KR20060006261A - 반도체 소자의 금속 배선 제조 방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 159
- 239000002184 metal Substances 0.000 title claims abstract description 159
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 74
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- 238000000151 deposition Methods 0.000 claims abstract description 29
- 238000005137 deposition process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000008021 deposition Effects 0.000 claims description 20
- 239000010408 film Substances 0.000 abstract description 116
- 239000010409 thin film Substances 0.000 abstract description 9
- 239000010936 titanium Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- -1 fluorine ions Chemical class 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 소자의 금속 배선 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판 또는 금속 배선이 형성된 반도체 기판의 구조물에 층간 절연막을 형성하고, 콘택홀을 층간 절연막에 형성하는 단계와, 콘택홀이 형성된 층간 절연막 전면에 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 이온화된 금속 플라즈마 증착 공정으로 제 1장벽 금속막을 형성하는 단계와, 제 1장벽 금속막 상부에 제 2장벽 금속막을 증착하는 단계와, 제 2장벽 금속막이 있는 층간 절연막의 콘택홀을 매립하도록 갭필 금속막을 형성하는 단계와, 층간 절연막 표면이 드러날 때까지 갭필 금속막 내지 제 1장벽 금속막을 평탄화하는 단계를 포함한다. 그러므로 본 발명은 이온화된 금속 플라즈마(IMP) 증착 공정시 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 제 1장벽 금속막을 증착함으로써 제 1장벽 금속막의 저항 및 균일도의 평균 표준 편차(Rs%Nu)를 최적화할 수 있어 웨이퍼 중심 및 에지 부분에 모두 균일한 제 1장벽 금속막의 박막을 형성할 수 있다.
이온화된 금속 플라즈마, DC 전원, RF 코일 전원, 균일도
Description
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 공정 순서도,
도 2는 본 발명이 적용된 이온화된 금속 플라즈마 증착 장비를 개략적으로 나타낸 구성도,
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 공정 순서도,
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 금속 배선 제조 공정시 금속 플라즈마 증착 공정으로 증착된 제 1장벽 금속막의 저항/두께 및 균일도의 평균 표준 편차를 나타낸 그래프들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 콘택홀에 매립된 금속 배선의 장벽 금속막의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속 배선의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자의 크기를 축소시키는 것 이외에도 소자의 성능을 향상시키기 위한 연구가 진행되고 있다. 일반적으로 금속 배선의 제조 경우 층간 절연막에 콘택홀을 형성 후, 적어도 1층 이상의 장벽 금속막을 형성한 후에 상기 콘택홀을 완전히 매립하도록 갭필 금속막을 증착함으로써 수직형 금속 배선을 형성한다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하여 종래 기술에 의한 금속 배선 제조 공정에 대해 설명한다.
우선 도 1a에 도시된 바와 같이, 알루미늄(Al) 등의 금속 배선(12)이 형성된 반도체 기판(10)의 구조물에 HDP(High Density Plasma) 증착 공정 등으로 실리콘 산화막(SiO2)을 증착하여 층간 절연막(14)을 형성한다.
그리고 도 1b에 도시된 바와 같이, 콘택 마스크(미도시됨)를 이용한 층간 절연막(14)을 건식 식각해서 금속 배선(12) 표면이 드러나는 콘택홀(16)을 형성한다. 이때 건식 식각 장치는 스퍼터(sputter) 장비를 사용하여 콘택홀(16)에 드러난 금속 배선(12)의 자연 산화막을 제거하여 콘택 저항을 안전되게 할 수 있다. 또한 스퍼터 장비를 이용한 건식 식각 공정시 층간 절연막(14)의 콘택홀(16) 바닥보다 입구측을 약간 넓게 식각하므로써 이후 증착될 장벽 금속막 및 갭필 금속막의 오버행(over hang)에 의한 새도우 효과(shadow effect) 없이 잘 증착되도록 한다.
이어서 도 1c에 도시된 바와 같이, 층간 절연막(14) 전면에 제 1장벽 금속막(18)으로서 티타늄막(Ti)을 약 100Å 두께로 증착한다.
그리고 도 1d에 도시된 바와 같이, 제 1장벽 금속막(18) 상부에 제 2장벽 금속막(20)으로서 티타늄질화막(TiN)을 약 200Å∼300Å 두께로 증착한다.
계속해서 도 1e에 도시된 바와 같이, 제 1 및 제 2장벽 금속막(18, 20)이 형성된 층간 절연막(14)의 콘택홀에 갭필 금속막(22)으로서 텅스텐(W)을 채워 넣는다.
그 다음 도 1f에 도시된 바와 같이, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 층간 절연막(14) 표면이 드러날 때까지 갭필 금속막(22)과 제 1 및 제 2장벽 금속막(18, 20) 표면을 연마한다. 이로 인해 층간 절연막(14)의 콘택홀에는 표면이 평탄화된 갭필 금속막(22a)과 제 1 및 제 2장벽 금속막(18, 20)이 형성된다.
그리고나서 도면에 도시되지는 않았지만, 평탄화된 갭필 금속막(22a)과 제 1 및 제 2장벽 금속막(18, 20) 상부에 금속 배선 공정을 진행하여 금속 배선을 형성한다.
그런데 이와 같은 종래 기술에 의한 반도체 소자의 금속 배선 제조 방법에 있어서, 제 1장벽 금속막(18)은 주로 티타늄막(Ti), 그리고 제 2장벽 금속막(20)은 주로 티타늄질화막(TiN)을 증착해서 형성한다. 이때 제 1장벽 금속막(18)인 티타늄막은 콘택홀 바닥에 고른(conformal) 박막을 형성하여 콘택 저항을 낮추는 역할을 하고, 제 2장벽 금속막(20)인 티타늄질화막은 콘택홀 측벽 및 바닥에 고른 박막을 형성시켜 이후 갭필 금속막 증착시 발생 가능한 플루오린 이온의 장벽(barrier) 역할을 하는 동시에 콘택 저항을 유지시킨다.
한편 제 1장벽 금속막(18)인 티타늄막 증착 공정은 주로 물리적 기상 증착법(PVD : Physical Vapor Deposition)으로 증착하게 되는데, 최근에는 고른 박막을 형성하기 위한 이온화된 금속 플라즈마(IMP : Ionized Metal Plasma) 증착 공정을 사용하고 있다. 이온화된 금속 플라즈마(IMP) 증착 공정은 스퍼터링으로 인해 타겟으로부터 떨어져 나온 금속 이온들을 양성으로 이온화시킨 후에 웨이퍼에 바이어스를 인가함으로써 웨이퍼 방향으로의 이온 직진성을 높여서 고른 박막 증착을 가능하게 한다.
하지만 이온화된 금속 플라즈마(IMP) 증착 공정을 이용한 반도체 소자의 금속 배선 제조 방법은 웨이퍼 중심 부분과 에지 부분의 콘택홀(또는 콘택홀) 바닥에 모두 일정 두께로 고른 제 1장벽 금속막을 형성해야만 한다.
이를 위해서는 제 1장벽 금속막의 증착 공정시 웨이퍼 중심 및 에지 부분에 모두 균일한 박막 형성함으로써 저항 및 균일도의 평균 표준 편차(Rs%Nu)를 최적화하는 것이 요구된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 이온화된 금속 플라즈마 증착 공정시 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 제 1장벽 금속막을 증착함으로써 제 1장벽 금속막의 저항 및 균일도의 평균 표준 편차(Rs%Nu)를 최적화하여 웨이퍼 중심 및 에지 부분에 모두 균일한 제 1장벽 금속막의 박막을 형성할 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 콘택홀에 의해 매립된 장벽 금속막 및 갭필 금속막을 포함하는 반도체 소자의 금속 배선 제조 방법에 있어서, 반도체 기판 또는 금속 배선이 형성된 반도체 기판의 구조물에 층간 절연막을 형성하고, 콘택홀을 층간 절연막에 형성하는 단계와, 콘택홀이 형성된 층간 절연막 전면에 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 이온화된 금속 플라즈마 증착 공정으로 제 1장벽 금속막을 형성하는 단계와, 제 1장벽 금속막 상부에 제 2장벽 금속막을 증착하는 단계와, 제 2장벽 금속막이 있는 층간 절연막의 콘택홀을 매립하도록 갭필 금속막을 형성하는 단계와, 층간 절연막 표면이 드러날 때까지 갭필 금속막 내지 제 1장벽 금속막을 평탄화하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명이 적용된 이온화된 금속 플라즈마 증착 장비를 개략적으로 나타낸 구성도이다. 도 2를 참조하면, 본 발명의 제 1장벽 금속막 증착 공정시 사용된 이온화된 금속 플라즈마(IMP) 증착 장비는 DC 마그네트론(30)과, 타겟(32)과, RF 코일(34)과, 웨이퍼(38)가 안착된 스테이지(40) 등을 포함한다. 미설명된 도면 부호 36은 타겟(32)으로부터 떨어져 나온 금속 이온들이 양성으로 이온화되어 웨이퍼 방향으로 향하는 금속 플라즈마를 나타낸다.
본 발명이 적용된 이온화된 금속 플라즈마(IMP) 증착 장비는 금속 배선의 제 1장벽 금속막인 티타늄 증착 공정시 DC 마그네트론(30)과 RF 코일(34)의 전원 비율 을 0.3∼0.9 범위로 하여 제 1장벽 금속막(108)을 증착하는데, 이때 최적의 DC 전원과 RF 코일 전원의 비율은 0.58이 바람직하다. 여기서 이온화된 금속 플라즈마(IMP) 증착 장비의 DC 전원은 1kW∼12kW 범위이며 RF 코일 전원은 10kW 이내로 한다. 예를 들어, DC 전원을 5.8kW로 하고 RF 코일 전원을 10kW로 하여 각 전원을 공급한다.
그리고 본 발명의 제 1장벽 금속막(108)을 위한 이온화된 금속 플라즈마(IMP) 증착 공정시 비휘발성 가스, 예컨대 Ar를 10sccm∼100sccm 추가 공급하고, 증착 압력을 10mTorr∼100mTorr로 한다. 또한 이온화된 금속 플라즈마(IMP) 증착 공정의 온도를 0℃∼400℃로 한다.
이에 따라 본 발명의 제 1장벽 금속막(108)은 이온화된 금속 플라즈마(IMP) 증착 장비에서 증착될 때 증착 장비내 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 각 DC 전원 및 RF 코일 전원을 공급하기 때문에 제 1장벽 금속막의 저항 및 균일도의 평균 표준 편차(Rs%Nu)를 최적화하여 웨이퍼 중심 및 에지 부분에 모두 균일하게 제 1장벽 금속막의 박막을 형성할 수 있다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명에 따른 제조 방법에 대해 설명한다.
우선 도 3a에 도시된 바와 같이, 알루미늄(Al) 등의 금속 배선(102)이 형성된 반도체 기판(100)의 구조물에 HDP 증착 공정 등으로 실리콘 산화막(SiO2)을 증착하여 층간 절연막(104)을 형성한다.
그리고 도 3b에 도시된 바와 같이, 콘택 마스크(미도시됨)를 이용한 층간 절연막(104)을 건식 식각해서 금속 배선(102) 표면이 드러나는 콘택홀(106)을 형성한다. 이때 건식 식각 장치는 스퍼터 장비를 사용하여 콘택홀(106)에 드러난 금속 배(102)의 자연 산화막을 제거하여 콘택 저항을 안전되게 할 수 있다. 또한 스퍼터 장비를 이용한 건식 식각 공정시 층간 절연막(104)의 콘택홀(106) 바닥보다 입구측을 약간 넓게 식각하므로써 이후 증착될 장벽 금속막 및 갭필 금속막의 오버행에 의한 새도우 효과없이 잘 증착되도록 한다.
이어서 도 3c에 도시된 바와 같이, 층간 절연막(104) 전면에 콘택홀 바닥에 고른(conformal) 박막을 형성하여 콘택 저항을 낮추는 역할을 하는 제 1장벽 금속막(108)으로서 티타늄막(Ti)을 약 100Å 두께로 증착한다. 이때 본 발명의 제 1장벽 금속막(108)은 도 2의 이온화된 금속 플라즈마(IMP) 증착 장비에서 증착한다. 이를 위하여 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 제 1장벽 금속막(108)을 증착하는데, 최적의 DC 전원과 RF 코일 전원의 비율은 0.58이다. 이에 따라 이온화된 금속 플라즈마(IMP) 증착 장비의 DC 전원은 1kW∼12kW로 하며 RF 코일 전원은 10kW 이내로 한다.
그리고 본 발명의 제 1장벽 금속막(108)을 위한 이온화된 금속 플라즈마(IMP) 증착 공정시 비휘발성 가스, 예컨대 Ar를 10sccm∼100sccm 추가 공급하고, 증착 압력을 10mTorr∼100mTorr로 한다. 또한 이온화된 금속 플라즈마(IMP) 증착 공정의 온도를 0℃∼400℃로 한다.
이에 따라 본 발명의 제 1장벽 금속막(108)은 이온화된 금속 플라즈마(IMP) 증착 장비에서 증착될 때 증착 장비내 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 각 DC 전원 및 RF 코일 전원을 공급하기 때문에 제 1장벽 금속막(108)의 저항 및 균일도의 평균 표준 편차(Rs%Nu)가 5% 이내로 최적화되어 웨이퍼 중심 및 에지 부분에서 모두 균일하게 증착될 수 있다.
계속해서 도 3d에 도시된 바와 같이, 제 1장벽 금속막(108) 상부에 제 2장벽 금속막(110)으로서 티타늄질화막(TiN)을 약 200Å∼300Å 두께로 증착한다. 여기서 제 2장벽 금속막(110)은 콘택홀 측벽 및 바닥에 고른 박막을 형성시켜 이후 갭필 금속막 증착시 발생 가능한 플루오린 이온의 장벽(barrier) 역할을 하는 동시에 콘택 저항을 유지시킨다.
계속해서 도 3e에 도시된 바와 같이, 제 1 및 제 2장벽 금속막(108, 110)이 형성된 층간 절연막(104)의 콘택홀에 갭필 금속막(112)으로서 텅스텐(W)을 채워 넣는다.
그 다음 도 3f에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 진행하여 층간 절연막(104) 표면이 드러날 때까지 갭필 금속막(112)과 제 1 및 제 2장벽 금속막(108, 110) 표면을 연마한다. 이로 인해 층간 절연막(104)의 콘택홀에는 표면이 평탄화된 갭필 금속막(112a)과 제 1 및 제 2장벽 금속막(108, 110)이 형성된다.
그리고나서 도면에 도시되지는 않았지만, 평탄화된 갭필 금속막(112a)과 제 1 및 제 2장벽 금속막(108, 110) 상부에 금속 배선 공정을 진행하여 금속 배선을 형성한다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 금속 배선 제조 공정시 금 속 플라즈마 증착 공정으로 증착된 제 1장벽 금속막의 저항/두께 및 균일도의 평균 표준 편차를 나타낸 그래프들이다.
도 4a의 그래프를 참조하면, 본 발명에 따른 금속 배선의 제 1장벽 금속막 제조 공정시 이온화된 금속 플라즈마(IMP) 증착 장비에서 DC 전원과 RF 코일 전원의 비율(DC/RF ratio)을 0.3∼0.9 범위로 하여 해당 전원을 공급할 경우 제 1장벽 금속막의 저항 및 균일도의 평균 표준 편차(Rs%Nu)가 5% 이내로 된다.
도 4b의 그래프를 참조하면, 본 발명에 따른 금속 배선의 제 1장벽 금속막 제조 공정시 이온화된 금속 플라즈마(IMP) 증착 장비에서 DC 전원과 RF 코일 전원의 비율(DC/RF ratio)을 0.3∼0.9 범위로 하여 전원을 공급할 경우 제 1장벽 금속막의 두께 및 균일도의 평균 표준 편차(Thk%Nu)가 3% 이내로 된다.
이상 설명한 바와 같이, 본 발명은 이온화된 금속 플라즈마(IMP) 증착 공정시 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 제 1장벽 금속막을 증착함으로써 제 1장벽 금속막의 저항 및 균일도의 평균 표준 편차(Rs%Nu)를 최적화할 수 있어 웨이퍼 중심 및 에지 부분에 모두 균일한 제 1장벽 금속막의 박막을 형성할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (7)
- 콘택홀에 의해 매립된 장벽 금속막 및 갭필 금속막을 포함하는 반도체 소자의 금속 배선 제조 방법에 있어서,반도체 기판 또는 금속 배선이 형성된 반도체 기판의 구조물에 층간 절연막을 형성하고, 상기 콘택홀을 상기 층간 절연막에 형성하는 단계와,상기 콘택홀이 형성된 층간 절연막 전면에 DC 전원과 RF 코일 전원의 비율을 0.3∼0.9 범위로 하여 이온화된 금속 플라즈마 증착 공정으로 제 1장벽 금속막을 형성하는 단계와,상기 제 1장벽 금속막 상부에 제 2장벽 금속막을 증착하는 단계와,상기 제 2장벽 금속막이 있는 상기 층간 절연막의 콘택홀을 매립하도록 갭필 금속막을 형성하는 단계와,상기 층간 절연막 표면이 드러날 때까지 상기 갭필 금속막 내지 상기 제 1장벽 금속막을 평탄화하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법.
- 제 1항에 있어서,상기 제 1장벽 금속막은 Ti이며 그 증착 온도는 0℃∼400℃인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1항에 있어서,상기 이온화된 금속 플라즈마 증착 공정시 비휘발성 가스를 10sccm∼100sccm 추가 공급하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1항에 있어서,상기 이온화된 금속 플라즈마 증착 공정시 증착 압력을 10mTorr∼100mTorr로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1항에 있어서,상기 이온화된 금속 플라즈마 증착 공정시 DC 전원은 1kW∼12kW이며 RF 코일 전원은 10kW 이내로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1항에 있어서,상기 제 1장벽 금속막은 저항 및 균일도의 평균 표준 편차가 5% 이내인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
- 제 1항에 있어서,상기 제 1장벽 금속막은 두께 및 균일도의 평균 표준 편차가 3% 이내인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR (1) | KR20060006261A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101101230B1 (ko) * | 2011-08-04 | 2012-01-04 | (주)구조사종합건축사사무소 | 건축용 배수그레이팅 |
| US9490107B2 (en) | 2014-05-12 | 2016-11-08 | Samsung Electronics Co., Ltd. | Plasma apparatus and method of fabricating semiconductor device using the same |
-
2004
- 2004-07-15 KR KR1020040055184A patent/KR20060006261A/ko not_active Application Discontinuation
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