KR100602789B1 - 반도체 소자의 장벽금속막 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 장벽금속막 형성 방법은, IMP(Ionized Metal Plasma) 스퍼터링 방식으로 비아 홀(via hole)에 장벽금속막을 형성하는 방법에 있어서, Ti 타겟과 비아 홀이 형성된 웨이퍼를 진공 챔버 내에 배치하는 단계; 진공 챔버 내에 플라즈마 형성을 위한 Ar 가스를 주입하는 단계; Ti 타겟에 DC 파워를 인가하여, Ti 타겟 표면에서 Ti 입자를 분리시키기 위한 Ar 플라즈마가 형성되는 단계; 코일부에 RF 파워를 인가하여, 코일부를 지나는 Ti 입자를 이온화시키기 위한 Ar 플라즈마가 형성되는 단계; 웨이퍼에 바이어스를 인가하여, Ti 타겟의 표면에서 분리된 Ti 입자가 코일부를 지나면서 이온화된 후, 웨이퍼의 비아 홀에 증착되는 단계; Ti 타겟에 대해 DC 파워를 낮추고, 상기 웨이퍼에 대해 더 높은 바이어스를 인가하여, Ar 플라즈마에 의해 비아 홀의 바닥에 증착된 Ti 입자가 웨이퍼로부터 분리되는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 비아 홀의 바닥에 대한 제1장벽금속막의 두께를 매우 얇게 하거나 또는 전혀 없게 하여, 배선의 접촉 저항을 감소시키고, 그로 인해 EM 및 SM 특성을 향상시켜서 반도체 소자의 속도를 향상시킬 수 있다.
장벽금속, 비아 홀, IMP, 스퍼터링
Description
도 1은 본 발명에 따른 반도체 소자의 장벽금속막 형성 과정을 나타내는 레시피.
도 2는 본 발명에 따른 방법으로 형성된 장벽금속막을 나타내는 공정 단면도.
본 발명은 반도체 소자 제조 분야에 관한 것으로서, 좀 더 구체적으로는 금속 배선의 접촉 저항을 줄일 수 있는 장벽금속막(Barrier Metal) 형성 방법에 관한 것이다.
실리콘 기판을 사용하는 반도체 소자의 전기적 연결을 위하여 일반적으로 알루미늄(Al)막을 금속 배선막으로 사용하는데, 알루미늄막 증착 후의 열처리 과정에서 접합 파괴(junction spiking) 문제가 발생한다.
접합 파괴는 실리콘(Si)과 알루미늄(Al)이 상호 확산됨으로 인하여 접합이 파괴되는 현상으로서, 이를 방지하기 위하여 알루미늄(Al)에 수 %의 실리콘(Si)을 첨가하여 알루미늄(Al)으로의 실리콘 확산을 억제하거나, 실리콘(Si)막과 알루미늄(Al)막 사이에 확산 방지 역할을 하는 장벽금속막을 형성하는 것이 일반적이다.
장벽금속막(Barrier Metal)이란, 접합 파괴 방지를 위해 실리콘(Si)막과 알루미늄(Al)막의 접합 사이에 증착되는 확산 방지용 금속막으로서, 알루미늄(Al) 및 실리콘(Si)과 반응성이 없고, 고온 안정성이 우수해야 하며, 알루미늄(Al) 및 실리콘(Si) 등의 확산 억제 능력이 높고, 실리콘과의 오믹 콘택(ohmic contact)을 갖는 금속이어야 한다.
이와 같은 장벽금속막(Barrier Metal)을 형성하기 위한 종래 기술을 살펴보면 다음과 같다.
우선, 층간절연막에 비아 홀(via hole)을 형성한다.
그리고 비아 홀(via hole)에 장벽금속막을 증착하기 전에, 비아 홀 내부에 드러난 알루미늄의 자연 산화막을 제거하기 위해, 스퍼터 에치(sputter etch)를 실시한다. 이와 같이 스퍼터 에치(sputter etch)를 통해 알루미늄의 자연 산화막을 제거함으로써 안정된 비아 저항을 확보할 수 있다.
이와 같이 스퍼터 에치(sputter etch) 후에 장벽금속막을 비아 홀에 증착한다. 일반적으로 비아 홀에 텅스텐(W)을 증착하기 전에, 박막 형태로 증착되는 장벽금속막은 2개의 층으로 이루어지는데, 본 발명에서는 먼저 비아홀에 증착되는 장벽금속막을 제1장벽금속막이라 하고, 그 제1장벽금속막 위에 증착되는 장벽금속막을 제2장벽금속막이라 칭한다.
따라서 스퍼터 에치(sputter etch) 후에, 제1장벽금속막을 비아 홀에 증착한 다. 여기서 비아 홀 내부에 고르게 박막 형태로 증착된 제1장벽금속막은 텅스텐/장벽금속막/알루미늄 배선 사이의 오믹 콘택(ohmic contact)을 유지시켜 준다. 그리고 일반적으로 제1장벽금속막은 티타늄(Ti)으로 이루어지는데, 티타늄(Ti)을 PVD 또는 CVD 방식으로 비아 홀에 증착함으로써 형성된다.
그리고 다시 제1장벽금속막 위에 제2장벽금속막을 증착한다. 여기서 비아 홀 내부에 고르게 박막 형태로 증착된 제2장벽금속막은, 이후 비아 홀에 텅스텐을 증착할 때 발생 가능한 플로린(fluorine)의 공격을 막아주는 동시에 오믹 콘택(ohmic contact)을 유지시켜 준다. 그리고 일반적으로 제2장벽금속막은 질화티타늄(TiN)으로 이루어지는데, 티타늄(Ti)을 질소(N2) 분위기에서 PVD 또는 CVD 방식으로 비아 홀에 증착함으로써 형성된다.
이어서, 제1장벽금속 및 제2장벽금속이 차례로 증착된 비아 홀의 내부를 텅스텐(W)으로 완전히 매립하고, 그 텅스텐막을 화학 기계적 연마(chemical mechanical polishing : CMP) 공정을 통해 평탄화시킨다. 이로써, 비아홀(9) 내부에 금속 플러그로써 텅스텐 플러그를 형성하여 비아를 완성한다.
한편, 이와 같은 종래 기술에 따르면 제1장벽금속막은 비아 홀 내부의 측면과 바닥에 고르게 증착되거나, 또는 오히려 측면보다 바닥에 증착되는 양이 더 많게 되는데, 그 중에서 바닥에 증착되는 제1장벽금속막의 두께가 너무 두꺼우면 금속 배선의 접촉 저항을 높이게 되는 문제점이 있다. 따라서 비아 홀의 측면에는 종래와 마찬가지로 제1장벽금속막이 어느 정도 두께를 가지는 것이 바람직하지만, 바닥에는 가급적 그 두께를 작게 하여 금속 배선의 접촉 저항을 낮출 필요가 있다.
그러나 종래 기술 따른 제1장벽금속막의 증착 방법으로 사용되는 PVD와 CVD 방식으로는, 제1장벽금속막을 비아 홀 내부의 측면과 바닥에 고르게 증착할 수 있을 뿐이고, 바닥의 증착 두께와 측면의 증착 두께를 다르게 할 수 없다.
본 발명의 목적은, 비아 홀 내부에 제1장벽금속막을 증착 할 때, 비아 홀의 측면에 증착되는 양의 변화 없이, 바닥에 증착되는 양을 줄여서 금속 배선의 접촉 저항을 줄이기 위한 것이다.
본 발명에 따른 반도체 소자의 장벽금속막 형성 방법은, IMP(Ionized Metal Plasma) 스퍼터링 방식으로 비아 홀(via hole)에 장벽금속막을 형성하는 방법에 있어서, Ti 타겟과 비아 홀이 형성된 웨이퍼를 진공 챔버 내에 배치하는 단계; 진공 챔버 내에 플라즈마 형성을 위한 Ar 가스를 주입하는 단계; Ti 타겟에 제 1범위의 DC 파워를 인가하여, Ti 타겟 표면에서 Ti 입자를 분리시키기 위한 Ar 플라즈마가 형성되는 단계; 코일부에 RF 파워를 인가하여, 코일부를 지나는 Ti 입자를 이온화시키기 위한 Ar 플라즈마가 형성되는 단계; 웨이퍼에 제 2범위의 바이어스를 인가하여, Ti 타겟의 표면에서 분리된 Ti 입자가 코일부를 지나면서 이온화된 후, 웨이퍼의 비아 홀에 증착되는 단계; Ti 타겟에 대해 제 1범위보다 낮은 제 3범위의 DC 파워를 인가하고, 상기 웨이퍼에 대해 상기 제 2범위보다 더 높은 제 4범위의 바이어스를 인가하여, Ar 플라즈마에 의해 비아 홀의 바닥에 증착된 Ti 입자가 웨이퍼로부터 분리되는 단계를 포함하는 것을 특징으로 한다.
이때, Ar 가스는 5 내지 10초간 20mTorr의 압력으로 진공 챔버 내에 주입되고, Ar 플라즈마의 형성을 위해, Ti 타겟에 4000W 내지 8000W인 제 1범위의 DC 파워를 인가하며, 또한 Ar 플라즈마의 형성을 위해, 코일부에 2000W 내지 3000W의 RF 파워를 인가하고, Ti 입자의 증착을 위해, 웨이퍼에 200W 이하인 제 2범위의 바이어스를 인가한다. 그리고 비아 홀의 바닥에 증착된 Ti 입자를 웨이퍼에서 분리하기 위해, Ti 타겟에 1000W 이하인 제 3범위의 DC 파워를 인가하고, 웨이퍼에 300W 내지 400W인 제 4범위의 바이어스를 인가한다. 한편, 이러한 장벽금속막은 0˚C 내지 400˚C의 온도 범위에서 증착되는 것이 바람직하다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
종래와 마찬가지로, 본 발명에 따른 장벽금속막을 형성하기 전에, 층간절연막에 비아 홀(via hole)을 형성한다.
그리고 비아 홀 내부에 드러난 알루미늄의 자연 산화막을 제거하기 위해, 스퍼터 에치(sputter etch)를 실시한다. 이와 같이 스퍼터 에치(sputter etch)를 통해 알루미늄의 자연 산화막을 제거함으로써 안정된 비아 저항을 확보할 수 있고, 또한 비아 홀의 구멍 부위를 스퍼터 에치(sputter etch) 함으로써 입구를 약간 넓게 하여, 장벽금속막 및 텅스텐(W)이 오버행(over hang) 없이 비아 홀에 잘 채워지도록 해준다.
이와 같이 스퍼터 에치(sputter etch) 후에 티타늄(Ti)을 비아 홀에 증착함으로써 제1장벽금속막을 비아 홀에 형성한다. 여기서 비아 홀 내부에 고르게 박막 형태로 증착된 제1장벽금속막은 텅스텐/장벽금속막/알루미늄 배선 사이의 오믹 콘택(ohmic contact)을 유지시켜 준다.
한편, 제1장벽금속막을 증착할 때, 비아 홀에 고른 박막을 형성시키기 위해 IMP(Ionized Metal Plasma) 스퍼터링 방법이 가장 최근에 사용되는 선행 기술로 각광 받고 있다. 여기서 IMP 스퍼터링 장치는, 진공 챔버와, 진공 챔버 내에 배치되어 플라즈마에 의해 금속 입자가 분리되는 금속 타겟, 금속 타겟으로부터 분리된 금속 입자가 증착되는 웨이퍼, 그리고 금속 타겟과 웨이퍼 사이에 배치되어 금속 입자를 이온화시키는 코일부로 구성된다.
이와 같은 IMP 스퍼터링 장치를 이용한 스퍼터링 방법을 IMP 스퍼터링 방법이라 하고, 이러한 스퍼터링 방법은, 스퍼터된 금속원자를 이온화시켜 그 진행 방향을 제어하고, 강한 직진성을 갖도록 하여 웨이퍼 위에 증착하는 방법으로서, 더욱 상세하게 설명하면, 금속 타겟과 웨이퍼 중간에 코일부를 위치시키고, 그 코일부에 RF(RADIO FREQUENCY) 파워를 인가하여, 금속 타겟과 웨이퍼 사이에 전자 밀도(electron density)를 높여서 금속 타겟에서 스퍼터된 금속 입자들을 이온화시키면, 이온화된 금속 입자들이 셀프 플라즈마 포탠셜(self plasma potential)이나 혹은 웨이퍼 인가된 네거티브 바이어스(negative bias)에 의해 강한 직진성을 갖고 웨이퍼 위에 증착되는 스퍼터링 방법이다.
그리고 도 1에는 본 발명에 따른 반도체 소자의 제1장벽금속막의 형성 과정을 나타내는 레시피가 도시되어 있다.
제1장벽금속막을 형성하기 위해, 우선 Ti 타겟과 비아 홀이 형성된 웨이퍼를 IMP 스퍼터링 장치의 진공 챔버 내에 배치한다. 다만, 제1장벽금속막으로 Ta를 사용할 경우에는 진공 챔버 내에 Ta 타겟을 배치한다.
그리고 진공 챔버 내에 플라즈마 형성을 위한 Ar 가스를 주입한다. 이때 Ar 가스는 5~10초간 20mTorr의 압력으로 진공 챔버 내에 주입된다.
이어서, Ti 타겟에 4000~8000W의 DC 파워를 인가하면, 주입된 Ar 가스가 플라즈마로 되고, 그 Ar 플라즈마가 Ti 타겟에서 Ti 입자를 분리시키게 된다. 또한 코일부에도 2000~3000W의 RF 파워를 인가하면, 코일부에도 Ar 플라즈마가 형성된다.
다음에 웨이퍼에 0~200W의 바이어스를 인가하면, Ti 타겟의 표면에서 Ar 플라즈마에 의해 분리된 Ti 입자가 코일부를 지나면서 이온화되어 웨이퍼에 증착된다. 즉, 이와 같은 IMP 스퍼터링 방식으로 비아 홀 내부의 측면과 바닥에 Ti 입자가 고르게 증착되어 제1장벽금속막을 형성된다.
비아 홀 내부의 측면과 바닥에 Ti 입자가 고르게 증착된 후, Ti 타겟에 대해 DC 파워를 1000W 이하로 낮추고, 웨이퍼에 대해 300~400W의 높은 바이어스를 인가하면, Ti 타겟에서 더 이상 Ti 입자는 분리되지 않고, Ar 플라즈마에 의해 비아 홀의 바닥에 증착된 Ti 입자가 웨이퍼로부터 분리된다. 이와 같은 방식으로 비아 홀 내부의 측면에 증착된 Ti 입자는 그대로 두고, 바닥에 증착된 Ti 입자만 분리시켜서 본 발명에 따른 제1장벽금속막을 형성한다. 즉, 본 발명에 따른 제1장벽금속막은, 비아 홀의 측면에 증착되는 Ti 양의 변화 없이, 바닥에 증착되는 Ti 양 줄어든 박막 형태로 형성된다.
한편, 이와 같이 비아 홀에 증착되는 제1장벽금속막은 0~400˚C의 온도 범위에서 증착되는 것이 바람직하다. 0˚C 이하의 온도에서는 증착되는 필름의 성장이 너무 느리거나 성장이 전혀 일어나지 않을 수 있고, 400˚C 이상의 온도에서는 이후에 Al의 배선 공정에서 Al을 변형시킬 염려가 있다.
도 2에는 비아 홀의 바닥에 증착된 Ti층에 대해 IMP 스퍼터링 방식으로 Ti를 제거하기 전과 후의 상태가 도시되어 있다.
도시된 바와 같이, IMP 스퍼터링 방식으로 Ti를 제거하기 전에는 비아 홀의 바닥에 증착된 Ti층의 스텝 커버리지(step coverage) 중 바텀 커버리지(bottom coverage)가 40% 정도를 나타내고 있으나, IMP 스퍼터링 방식으로 Ti를 제거한 후에는 비아 홀의 바닥에 증착된 Ti층의 바텀 커버리지(bottom coverage)가 거의 없음을 알 수 있다. 이와 같이 비아 홀의 바닥에 제1장벽금속막이 매우 얇게 형성되거나 또는 거의 형성되지 않으면, 금속 배선의 접촉 저항을 낮추어서 반도체 소자의 전기적 성능을 높일 수 있게 된다.
그리고 이와 같이 제1장벽금속막이 형성된 후, 다시 제1장벽금속막 위에 제2장벽금속막을 증착한다. 여기서 비아 홀 내부에 고르게 박막 형태로 증착된 제2장벽금속막은, 이후 비아 홀에 텅스텐을 증착할 때 발생 가능한 플로린(fluorine)의 공격을 막아주는 동시에 오믹 콘택(ohmic contact)을 유지시켜 준다. 그리고 일반적으로 제2장벽금속막은 질화티타늄(TiN)으로 이루어지는데, 티타늄(Ti)을 질소(N2) 분위기에서 PVD 또는 CVD 방식으로 비아 홀에 증착함으로써 형성된다.
이어서, 제1장벽금속 및 제2장벽금속이 차례로 증착된 비아 홀의 내부를 텅스텐(W)으로 완전히 매립하고, 그 텅스텐막을 화학 기계적 연마(chemical mechanical polishing : CMP) 공정을 통해 평탄화시킨다. 이로써, 비아 홀 내부에 금속 플러그로써 텅스텐 플러그를 형성하여 비아를 완성한다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 비아 홀의 바닥에 대한 제1장벽금속막의 두께를 매우 얇게 하거나 또는 전혀 없게 하여, 배선의 접촉 저항을 감소시키고, 그로 인해 EM 및 SM 특성을 향상시켜서 반도체 소자의 속도를 향상시킬 수 있다.
Claims (7)
- IMP(Ionized Metal Plasma) 스퍼터링 방식으로 비아 홀(via hole)에 장벽금속막을 형성하는 방법에 있어서,Ti 타겟과 비아 홀이 형성된 웨이퍼를 진공 챔버 내에 배치하는 단계;상기 진공 챔버 내에 플라즈마 형성을 위한 Ar 가스를 주입하는 단계;상기 Ti 타겟에 제 1범위의 DC 파워를 인가하여, Ti 타겟 표면에서 Ti 입자를 분리시키기 위한 Ar 플라즈마가 형성되는 단계;코일부에 RF 파워를 인가하여, 코일부를 지나는 Ti 입자를 이온화시키기 위한 Ar 플라즈마가 형성되는 단계;상기 웨이퍼에 제 2범위의 바이어스를 인가하여, Ti 타겟의 표면에서 분리된 Ti 입자가 코일부를 지나면서 이온화된 후, 웨이퍼의 비아 홀에 증착되는 단계;상기 Ti 타겟에 대해 상기 제 1범위보다 낮은 제 3범위의 DC 파워를 인가하고, 상기 웨이퍼에 대해 상기 제 2범위보다 더 높은 제 4범위의 바이어스를 인가하여, Ar 플라즈마에 의해 비아 홀의 바닥에 증착된 Ti 입자가 웨이퍼로부터 분리되는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
- 제1항에서,상기 Ar 가스는 5 내지 10초간 20mTorr의 압력으로 진공 챔버 내에 주입되는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
- 제1항에서,상기 Ar 플라즈마의 형성을 위해, 상기 Ti 타겟에 4000W 내지 8000W인 상기 제 1범위의 DC 파워를 인가하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
- 제1항에서,상기 Ar 플라즈마의 형성을 위해, 상기 코일부에 2000W 내지 3000W의 RF 파워를 인가하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
- 제1항에서,상기 Ti 입자의 증착을 위해, 상기 웨이퍼에 200W 이하인 상기 제 2범위의 바이어스를 인가하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
- 제1항 내지 제5항 중 어느 한 항에서,비아 홀의 바닥에 증착된 Ti 입자를 웨이퍼에서 분리하기 위해, 상기 Ti 타겟에 1000W 이하인 상기 제 3범위의 DC 파워를 인가하고, 웨이퍼에 300W 내지 400W인 상기 제 4범위의 바이어스를 인가하는 것을 특징으로 하는 반도체 소자의 장벽금속막 형성 방법.
- 제1항에서,상기 장벽금속막은 0˚C 내지 400˚C의 온도 범위에서 증착되는 것을 특징으 로 하는 반도체 소자의 장벽금속막 형성 방법.
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