JP3694803B2 - 半導体装置のチタニウム膜の形成方法 - Google Patents

半導体装置のチタニウム膜の形成方法 Download PDF

Info

Publication number
JP3694803B2
JP3694803B2 JP17934199A JP17934199A JP3694803B2 JP 3694803 B2 JP3694803 B2 JP 3694803B2 JP 17934199 A JP17934199 A JP 17934199A JP 17934199 A JP17934199 A JP 17934199A JP 3694803 B2 JP3694803 B2 JP 3694803B2
Authority
JP
Japan
Prior art keywords
film
semiconductor device
titanium film
titanium
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17934199A
Other languages
English (en)
Other versions
JP2000031094A (ja
Inventor
憲 度 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2000031094A publication Critical patent/JP2000031094A/ja
Application granted granted Critical
Publication of JP3694803B2 publication Critical patent/JP3694803B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体技術に関し、特に半導体装置のチタニウム(Ti)膜の形成方法に関するものである。
【０００２】
【従来の技術】
半導体素子が益々高集積化されていくにことよって、金属コンタクトホールの大きさも徐々に縮小化する傾向にあり、これに伴い金属配線形成が益々難しくなっている。金属配線工程時に一般的に適用される拡散防止膜(diffusion barrier)として主として物理蒸着(PVD)法によるTi/TiN膜を使用してきた。しかし、広く知られているように、物理蒸着法はその蒸着原理により優れた段差被覆性(step coverage)を得るのが根本的に難しい。
【０００３】
すなわち、物理蒸着(PVD)法を使用してTi/TiN膜を蒸着する場合、段差比(aspect ratio)が２以上の高段差コンタクトホールではコンタクトホールの下部と側壁での被覆性が劣悪になる。
【０００４】
このような物理蒸着法の劣悪な被覆性を改善するためにコリメーター(collimator)またはイオン化(ionized)方式の物理蒸着(PVD)法などが研究されているが、未だ充分な被覆性を確保しにくいだけでなく、このような研究の大部分がTiN膜に関し、Ti膜に関する研究はほとんどなされない実情である。
【０００５】
実質的に、TiN膜はバリアー(barrier)の役割だけを正しく遂行すれば素子の特性には大きい影響を及ぼさないが、Ti膜の場合、シリコン基板と接触し、また後続工程時に半導体基板との反応により素子の特性に非常に大きい影響を及ぼすようになる。
【０００６】
詳述した工程等の問題点を解決するために、高周波(RF)電源を印加してスパッタリングチャンバ(sputtering chamber)内に高密度プラズマを形成し、ウエハーにバイアス電源を印加してスパッタされた原子らがウエハーに垂直方向に入射されるようにしてコンタクトホール(contact hole)の下部の被覆性を増大させる工程が提案された。
【０００７】
しかし、この場合、被覆性は増加する反面、高密度のプラズマと半導体基板に印加したバイアスによりシリコン基板の損傷を誘発して素子の特性を劣化させるようになるという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明はスパッタ法によるチタニウム膜の蒸着時に基板の損傷なしに被覆性を向上させることができる半導体装置のチタニウム膜の形成方法を提供するのにその目的がある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明から提供されている特徴的な半導体装置のチタニウム膜形成方法は、スパッタ法を使用した半導体装置のチタニウム膜形成方法において、コンタクトホールが形成されたウエハーの上部に、1010/cm3を越えない密度のプラズマを利用してスパッタ法により第１チタニウム膜を蒸着する段階と、上記第１チタニウム膜上に、バイアスを印加した状態で少なくとも1011/cm3以上の密度のプラズマを使用して第２チタニウム膜を蒸着する段階とを含んでなる。
【００１０】
本発明はスパッタ法によるTi膜の蒸着時に高周波電源及びバイアス電源の調節により基板の損傷なしに優れた被覆性を確保することができるようにする。
【００１１】
すなわち、Ti膜の蒸着初期には低い密度のプラズマを利用して非常に低い工程圧力下で一定厚さを蒸着し、残り厚さのTi膜は中間密度以上のプラズマを利用してバイアスを印加して蒸着する技術である。
【００１２】
【発明の実施の形態】
以下、本発明の容易な実施のために本発明の望ましい実施例を説明する。
【００１３】
添付された図１〜図４は本発明の一実施例に係る半導体装置の金属配線形成工程を示す断面図であり、以下これを参照してその工程を詳細に説明する。
【００１４】
まず、図１に図示された通り所定の下部層工程を終えたシリコン基板10の上部に層間絶縁膜11を蒸着し、これを選択的にエッチングして金属コンタクトホールを形成してから高真空に維持されたスパッタリング装置内で全体構造の上部に第１Ti膜12を蒸着する。
【００１５】
この時、第１Ti膜12は、450〜650℃の温度下で、1010/cm3以下の低いプラズマ密度と2.0mTorr以下の低い工程圧力を使用して蒸着し、その厚さは予定されたTi膜の厚さの1/2を越えないようにする。
【００１６】
このように蒸着された第１Ti膜12は、図示された通り、コンタクトホール側壁部分の被覆は高密度プラズマを使用する時より優れており、コンタクトホール下部では高密度プラズマを使用する時より劣るが、コンタクトホール下部に露出していたシリコン基板10の損傷を防止できる。
【００１７】
次いで、図２に示すように、第１Ti膜12上に第2Ti膜13を蒸着する。この時、第２Ti膜13は、４５０〜６５０℃の温度下で、スパッタリングチャンバのプラズマ密度を1011/cm3以上に増加させ、工程圧力を15mTorr以上に増加させた状態で予定された厚さとなるまで蒸着し、バイアスを印加してスパッタリングされたTi粒子に直進性を与えることによってコンタクトホール下部の被覆性を良化させる。
【００１８】
続けて、図３に示すように、チャンバの移動なしに第２Ti膜13上にTiN膜14を蒸着する。TiN膜14の蒸着は第２Ti膜13の蒸着時とほとんど同じ雰囲気で蒸着する。
【００１９】
次に、図４に示すように、TiN膜14上にタングステン膜15を蒸着してコンタクトホールを埋める。例えば、前述した一実施形態では金属配線工程を一例として説明したが、本発明は金属ビットライン工程にも適用できる。
【００２０】
以上で説明した本発明は前述した実施例及び添付された図面により限定されることがなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形及び変更が可能だということは、本発明が属する技術分野における通常の知識を有する者にとって明白なことである。
【００２１】
【発明の効果】
以上のように本発明によれば、Ti膜の被覆性を改善して金属配線形成工程を安定化することによって半導体装置の信頼度及び歩留まりを向上させる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の金属配線形成工程を示す断面図である。
【図２】本発明の一実施例に係る半導体装置の金属配線形成工程を示す断面図である。
【図３】本発明の一実施例に係る半導体装置の金属配線形成工程を示す断面図である。
【図４】本発明の一実施例に係る半導体装置の金属配線形成工程を示す断面図である。
【符号の説明】
10 シリコン基板
11 層間絶縁膜
12 第１チタニウム膜
13 第２チタニウム膜
14 TiN膜
15 タングステン膜

Claims (6)

  1. コンタクトホールを有する半導体装置において、
    コンタクトホールが形成されたウエハーの上部に、1010/cm3を越えない密度のプラズマを利用してスパッタ法により第1チタニウム膜を蒸着する段階と、
    上記第１チタニウム膜上に、バイアスを印加した状態で少なくとも1011/cm3以上の密度のプラズマを使用して第２チタニウム膜を蒸着する段階とを含んでなることを特徴とする半導体装置のチタニウム膜の形成方法。
  2. 上記第１チタニウム膜が2.0mTorrを越えない工程圧力下で蒸着されることを特徴とする請求項1記載の半導体装置のチタニウム膜の形成方法。
  3. 上記第１チタニウム膜が450〜650℃の温度下で蒸着されることを特徴とする請求項２記載の半導体装置のチタニウム膜の形成方法。
  4. 上記第２チタニウム膜が少なくとも15mTorrの工程圧力下で蒸着されることを特徴とする請求項１記載の半導体装置のチタニウム膜の形成方法。
  5. 上記第２チタニウム膜が450〜650℃の温度下で蒸着されることを特徴とする請求項４記載の半導体装置のチタニウム膜の形成方法。
  6. 上記第１及び第２チタニウム膜が同一チャンバ内で蒸着されることを特徴とする請求項１記載の半導体装置のチタニウム膜の形成方法。
JP17934199A 1998-06-27 1999-06-25 半導体装置のチタニウム膜の形成方法 Expired - Fee Related JP3694803B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-1998-0024584A KR100484253B1 (ko) 1998-06-27 1998-06-27 반도체 장치의 타이타늄막 형성방법
KR1998-24584 1998-06-27

Publications (2)

Publication Number Publication Date
JP2000031094A JP2000031094A (ja) 2000-01-28
JP3694803B2 true JP3694803B2 (ja) 2005-09-14

Family

ID=19541118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17934199A Expired - Fee Related JP3694803B2 (ja) 1998-06-27 1999-06-25 半導体装置のチタニウム膜の形成方法

Country Status (4)

Country Link
US (1) US6316355B1 (ja)
JP (1) JP3694803B2 (ja)
KR (1) KR100484253B1 (ja)
TW (1) TW569383B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100440261B1 (ko) * 2001-12-22 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
CN114927413B (zh) * 2022-07-19 2022-11-04 广州粤芯半导体技术有限公司 粘附金属层的溅射方法及半导体器件的制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02291124A (ja) 1989-04-28 1990-11-30 Fujitsu Ltd 半導体装置の製造方法
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
KR0126457B1 (ko) * 1992-01-08 1997-12-26 기타오카 다카시 집적회로, 그 제조방법 및 그 박막형성장치
US6197686B1 (en) * 1992-03-03 2001-03-06 Sony Corporation Aluminum metallization by a barrier metal process
US5397962A (en) * 1992-06-29 1995-03-14 Texas Instruments Incorporated Source and method for generating high-density plasma with inductive power coupling
JPH06120176A (ja) 1992-06-30 1994-04-28 Ashida:Kk エッチング方法と装置
JP2607055B2 (ja) 1992-08-14 1997-05-07 ヒューズ・エアクラフト・カンパニー 炭素質材料上に窒化チタンを形成するための表面処理および蒸着方法
US5350629A (en) * 1993-03-01 1994-09-27 Storage Technology Corporation Magnetoresistive device and barrier formation process
JPH06268083A (ja) 1993-03-11 1994-09-22 Sony Corp 半導体装置の配線
US5512164A (en) 1993-06-03 1996-04-30 The United States Of America As Represented By The United States Department Of Energy Method for sputtering with low frequency alternating current
US5455197A (en) 1993-07-16 1995-10-03 Materials Research Corporation Control of the crystal orientation dependent properties of a film deposited on a semiconductor wafer
KR0124489B1 (ko) * 1993-11-23 1997-12-10 김주용 반도체 소자의 확산방지용 티타늄나이트라이드 박막 형성방법
JPH07263444A (ja) 1994-03-17 1995-10-13 Matsushita Electron Corp 半導体装置
JPH07263572A (ja) 1994-03-23 1995-10-13 Hitachi Ltd 半導体メモリ装置の製造方法及び半導体メモリ装置並びにそれを用いた応用システム
JPH07283214A (ja) 1994-04-04 1995-10-27 Mitsubishi Electric Corp 半導体装置の製造方法
US5580823A (en) * 1994-12-15 1996-12-03 Motorola, Inc. Process for fabricating a collimated metal layer and contact structure in a semiconductor device
KR960026167A (ko) * 1994-12-20 1996-07-22 김주용 반도체 소자의 콘택방법
JPH08176823A (ja) * 1994-12-26 1996-07-09 Sony Corp 高融点金属薄膜の成膜方法
JP2616733B2 (ja) 1994-12-28 1997-06-04 日本電気株式会社 半導体装置の製造方法
US5604140A (en) 1995-05-22 1997-02-18 Lg Semicon, Co. Ltd. Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same
US6054382A (en) * 1996-03-28 2000-04-25 Texas Instruments Incorporated Method of improving texture of metal films in semiconductor integrated circuits
JPH1022379A (ja) * 1996-06-28 1998-01-23 Fujitsu Ltd 半導体装置の製造方法
JP2985789B2 (ja) * 1996-08-30 1999-12-06 日本電気株式会社 半導体装置の製造方法
JP3393465B2 (ja) * 1996-11-13 2003-04-07 東京エレクトロン株式会社 半導体装置の製造方法
KR100253311B1 (ko) * 1997-09-02 2000-06-01 김영환 반도체 소자의 평탄화 방법
US5985759A (en) * 1998-02-24 1999-11-16 Applied Materials, Inc. Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers
US6171717B1 (en) * 1998-10-28 2001-01-09 United Microelectronics Corp. Structure of stacked barrier layer

Also Published As

Publication number Publication date
JP2000031094A (ja) 2000-01-28
TW569383B (en) 2004-01-01
KR100484253B1 (ko) 2005-07-07
KR20000003354A (ko) 2000-01-15
US6316355B1 (en) 2001-11-13

Similar Documents

Publication Publication Date Title
US5783282A (en) Resputtering to achieve better step coverage of contact holes
US5227337A (en) Interconnection forming method
KR100501460B1 (ko) 이온화된금속으로부터증착된접착층을사용한반도체구조물내의홀충전방법
KR100707656B1 (ko) 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자
JPH08250596A (ja) 半導体装置の金属配線形成方法
US6337274B1 (en) Methods of forming buried bit line memory circuitry
US6254739B1 (en) Pre-treatment for salicide process
JP3694803B2 (ja) 半導体装置のチタニウム膜の形成方法
KR100220933B1 (ko) 반도체 소자의 금속배선 형성방법
US6245631B1 (en) Method of forming buried bit line memory circuitry and semiconductor processing method of forming a conductive line
KR100345672B1 (ko) 고밀도 플라즈마 산화막 사용한 반도체 소자의 층간절연막 형성방법
KR100458297B1 (ko) 반도체소자의금속배선형성방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100200499B1 (ko) 반도체 소자의 금속배선막 형성방법
KR940011732B1 (ko) 반도체장치의 제조방법
KR100732747B1 (ko) 반도체 소자의 구리 배선 형성 방법
JP3120513B2 (ja) ドライエッチング方法
US20040222083A1 (en) Pre-treatment for salicide process
KR100257154B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR19990006109A (ko) 베리어 금속 증착 방법
KR100602789B1 (ko) 반도체 소자의 장벽금속막 형성 방법
JP3082230B2 (ja) 配線の形成方法
JPS62199033A (ja) 薄膜形成方法
KR19990057940A (ko) 반도체 장치의 금속배선 형성방법
JP2000223441A (ja) 電子装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041027

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050121

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050525

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050614

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080708

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090708

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090708

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100708

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110708

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110708

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120708

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130708

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees