KR100440261B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 이온 금속 플라즈마(Ion Metal Plasma; IMP) 방식을 이용한 Ti/TiN의 장벽 금속층 형성공정시 AC 바이어스 전력을 증가시킴으로써 콘택홀 저면부의 모서리 부위에 Ti/TiN의 증착 두께를 강화하여 후속 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제시한다.

Description

반도체 소자의 금속 배선 형성 방법{Method of manufacturing a metal line in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 이온 금속 플라즈마(Ion Metal Plasma; IMP) 방식을 이용한 장벽 금속층 형성 방법에 관한 것이다.
최근, 반도체 소자에서 신호 전달 및 전원 인가 등의 목적으로 사용되는 금속 배선은 소자의 집적도 증가로 인해 배선 자체의 선폭 및 배선 간의 간격이 점점 좁아지고 있으며, 이러한 추세에 따라 금속 배선 형성 방법도 다양하게 시도되고 있다. 금속 배선의 재료로는 알루미늄(Al), 구리(Cu) 및 이들의 합금층이 주로 사용되며, 소정의 접합부를 노출시키는 콘택홀 내에 금속 배선 재료를 매립시켜 원하는 두께 및 폭을 갖는 금속 배선을 형성한다. 또한, 금속 배선 재료의 불량한 콘택홀 매립특성을 개선하기 위해 콘택홀 내에 텅스텐 플러그(W plug)를 형성한 후에 그의 상부에 금속 배선을 형성한다.
그러나, 이 경우 콘택홀의 저면부에서 알루미늄 금속층 또는 텅스텐 플러그와 반도체 기판의 실리콘이 반응하여 접합 스파이킹(Junction spiking) 현상이 발생하게 되며, 이러한 접합 스파이킹은 결국 반도체 소자의 전기적 특성 및 신뢰성을 저하시키는 원인으로 작용하게 된다. 따라서, 이러한 접합 스파이킹 현상을 방지하기 위해 층간절연막(Inter Layer Dielectric; ILD)을 식각하여 형성하고, 텅스텐층에 의해 매립되는 콘택홀 내부 표면 상에 반도체 기판의 실리콘(Si) 이온이 텅스텐층으로 확산되는 것을 방지하기 위한 장벽 금속층(Barrier Metal; B/M)이 형성되며, 이러한 장벽 금속층은 티타늄(Ti)과 티타늄 질화막(TiN)의 적층 구조로 이루어진다.
Ti/TiN막으로 이루어진 적층 구조로 장벽 금속층을 형성하는 방법에는 컨벤셔널(Conventional) Ti/TiN 방법, 시준법(Collimated) Ti/컨벤셔널 TiN 방법, IMP Ti/화학기상증착(Chemical Vapor Deposition; CVD) TiN 방법, IMP Ti/IMP TiN(단, AC 바이어스 전력을 가하지 않음) 또는 IMP Ti/시준법(Collimated) TiN 방법이 널리 사용되고 있다.
도 1은 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일(Profile)을 도시한도면이다.
도 1을 참조하면, 컨벤셔널 Ti/TiN 방법의 경우, 게이트 및 접합영역을 포함한 소정의 메모리 셀 및 트랜지스터가 형성된 반도체 기판(10) 상에 층간절연막(12)을 형성한 후 포토리소그래피(Photorithography) 및 식각공정을 실시하여 반도체 기판(10)의 소정 부위가 오픈(Open)되도록 콘택홀(14)을 형성한다. 이어서, 아르곤(Ar) 가스를 이용하여 Ti 및 TiN 타겟을 때려 증착하는 컨벤셔널 방식으로 콘택홀(14)을 포함한 전체 구조 상부에 Ti막 및 TiN막(16a 및 16b)을 순차적으로 증착하여 장벽 금속층(16)을 형성한다. 한편, 시준법 Ti/컨벤셔널 TiN 방법의 경우, 반도체 기판(10)에 콘택홀(14)을 형성한 후 아르곤 가스를 이용하여 Ti을 때려 증착하되, 아르곤 가스에 의해 Ti 입자중 직진성을 갖는 입자만을 증착시키는 시준법을 이용하여 Ti막(16a)을 형성한다. 이어서, 컨벤셔널 방식으로 Ti막(16a) 상에 TiN막(16b)을 증착하여 장벽 금속층(16)을 형성한다.
상기와 같이, 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법을 이용할 경우, 장벽 금속층(16)은 반도체 소자의 집적도의 증가로 인해 층간절연막(12)에 형성된 콘택홀(14)의 크기가 감소함에 따라 콘택홀(14)의 저면부의 모서리 부위(A1)에서 충분한 Ti막(16a)의 스텝 커버리지(Step coverage) 특성을 얻을 수 없기 때문에 콘택 저항이 증가되어 반도체 소자의 결함을 유발하는 문제점이 발생한다. 또한, TiN막(16b)의 경우에도 콘택홀(14)의 저면부의 모서리 부위(A1)에서 충분한 스텝 커버리지 특성을 얻을 수 없으며, 콘택홀(14)의 내부 표면상에 형성된 TiN막(16b)의 측면 탑 부분에서의 오버행(Overhang) 현상으로 인해 후속 텅스텐층(도시하지 않음) 매립시 텅스텐층 내부에 키 홀(Key hole)이 발생되어 소자의 전기적 특성 및 신뢰성이 저하되는 문제점이 발생한다.
따라서, 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법은 도 3에 도시된 'A3'부위와 같이 콘택홀 저면의 모서리 부위에서 Ti/TiN막의 스텝 커버리지가 취약하여 텅스텐 증착시 플루오르(Fluorine; F) 이온이 반도체 기판의 실리콘 이온과 반응하여 텅스텐이 반도체 기판으로 침투하는 문제가 발생한다. 또한, 콘택홀 저면의 TiSi2층 하부에 플루오르 이온이 침투하여 그 부위에 비정질 층이 형성됨으로써 콘택저항의 증가로 인한 소자의 페일이 발생한다.
도 2는 IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일(Profile)을 도시한 도면이다.
도 2를 참조하면, IMP Ti/CVD TiN 방법은 반도체 기판(20) 상에 층간절연막(22)을 형성한 후 포토리소그래피 및 식각공정을 실시하여 반도체 기판(20)의 소정 부위가 오픈(Open)되도록 콘택홀(24)을 형성한다. 이어서, IMP 방식을 이용하여 Ti막(26a)을 형성하고, TDEAT+NH3소오스를 이용한 CVD 방식으로 Ti막(26a) 상에 TiN막(26b)를 형성한 후 플라즈마 처리(Plasma treatment)를 함으로써 층간절연막(22)에 형성된 콘택홀(24)의 저면 부위를 결정질(Crystalline)화하여 각 막의 스텝 커버리지 특성을 향상시키는 방법이다. 한편, IMP Ti/IMP TiN 방법은 콘택홀(24)이 형성된 반도체 기판(20) 상에 IMP 방식으로 Ti막(26a) 및 TiN막(26b)을 순차적으로 증착하여 장벽 금속층(26)을 형성하는 방법이다.
상기와 같이, IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용할 경우, 콘택홀의 측벽(Side wall)이 비정질상으로 그대로 남게 되어, 후속 열처리 공정(Anneal)시 콘택홀의 저면의 모서리 부위(A2)의 TiN막(26b)이 연속적인 막을 형성하지 못하게 된다. 이로 인해, 도 4에 도시된 'A4'와 같이 후속 텅스텐층 증착시 플루오르가 콘택홀의 저면 모서리 부위로 쉽게 침투하여 플루오르 이온과 반도체 기판의 실리콘 이온이 반응하여 그 부위에 유전막이 형성됨으로써 전체적으로 콘택 저항이 증가되어 소자 패일(Fail)을 유발시키게 된다. 또한, 콘택홀의 측벽의 스텝 커버리지가 너무 취약하여 텅스텐층 증착시 플루오르 이온의 라디칼(F-radical)이 반도체 기판의 실리콘 이온과 반응하여 SiF4를 형성함에 따라 후속 텅스텐층 매립 공정을 방해하게 된다.
상기에서 설명한 바와 같이 종래의 컨벤셔널 Ti/TiN 방법, 시준법 Ti/컨벤셔널 TiN 방법, IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용할 경우 발생하는 소자 페일을 도 5a 및 도 5b를 통해 설명하면 다음과 같다.
도 5a 및 도 5b는 도 3 및 도 4에서 도시된 플루오르 이온의 침투에 의한 셀 전류(Cell current)에 따라 발생하는 트랜스컨덕턴스(Trensconductor; 1/R) 특성 악화에 의한 소자의 기능 페일(Function fail)을 설명하기 위해 도시한 특성도이다.
즉, 도 5a에 도시된 바와 같이 플루오르 이온 침투에 의해 페일 셀(FailCell; FC)이 발생할 경우에는 셀 전압(Vpx)에 따른 셀 드레인 전류(Drain current)의 변화가 거의 없으며, 플루오르 이온 침투가 발생하지 않은 정상 셀(Normal Cell; NC)의 경우에는 셀 드레인 전류가 소정 문턱 전압에서 급격히 변화하는 것을 알 수 있다. 한편, 플루오르 이온 침투에 의한 콘택홀 저면의 콘택저항의 증가에 의해 페일 셀(FC)이 발생하면, 셀 게이트 전압을 스위핑(Sweeping) 할 경우 인접한 셀 게이트 전극에 인가되는 전류량의 변화폭이 감소하게 되어 2-비트 로우 GM(Low Maximum Gradient) 셀이 발생한다. 또한, 도 5b에 도시된 바와 같이 정상 셀(NC)의 경우 문턱전압이 일정한 범위(4.5V 내지 5V)를 유지하는데 반해, 페일 셀(FC)의 경우 문턱전압이 5.5V 에서 9.9V까지 증가하는 것을 알 수 있다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, IMP 방식을 이용한 Ti/TiN의 장벽 금속층 형성공정시 AC 바이어스 전력을 증가시킴으로써 콘택홀 저면부의 모서리 부위에 Ti/TiN의 증착 두께를 강화하여 후속 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
도 1은 컨벤셔널 Ti/TiN 방법과 시준법 Ti/컨벤셔널 TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일(Profile)을 도시한 도면.
도 2는 IMP Ti/CVD TiN 방법과 IMP Ti/IMP TiN 방법을 이용하여 장벽 금속층을 형성할 경우 얻을 수 있는 장벽 금속층의 프로파일을 도시한 도면.
도 3은 도 1에 도시된 장벽 금속층의 프로파일에 따른 페일 셀(Fail cell)의 프로파일을 도시한 TEM.
도 4는 도 2에 도시된 장벽 금속층의 프로파일에 따른 페일 셀의 프로파일을 도시한 TEM.
도 5a 내지 도 5b는 도 3 및 도 4에서 도시된 프로파일에 따라 발생하는 트랜스컨덕턴스(Trensconductor; 1/R) 특성 악화에 의한 소자의 기능 페일(Function fail)을 설명하기 위해 도시한 특성도.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을설명하기 위해 도시한 반도체 소자의 단면도.
도 7a 내지 도 7c는 AC 바이어스 전력에 따른 장벽 금속층의 프로파일을 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 100 : 반도체 기판 12, 22, 102 : 층간절연막
14, 24, 104 : 콘택홀 16a, 26a, 106a : Ti막
16b, 26b, 106b : TiN막 16, 26, 106 : 장벽 금속층
상술한 목적을 달성하기 위해 본 발명은 소정의 구조가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는단계; 상기 콘택홀의 내부 표면 상에 장벽 금속층을 형성하되, AC 바이어스 전력을 인가하여 상기 장벽 금속층의 프로파일을 결정하는 단계; 및 상기 콘택홀을 매립하도록 콘택 플러그를 형성한 후 전체 구조 상부에 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 6a를 참조하면, 메모리 셀 및 트랜지스터를 형성하기 위한 게이트 전극 및 접합 영역(도시하지 않음)이 형성된 반도체 기판(100) 상에 층간절연막(102)을 형성한 후 평탄화 공정(CMP)을 실시하여 층간절연막(102)을 평탄화한다.
이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 도포한 후 포토 마스크를 이용한 노광공정을 실시하여 반도체 기판(100)의 소정 부위를 오픈하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각공정을 실시하여 반도체 기판(100)이 소정 부위가 오픈되도록 콘택홀(104)을 형성한다.
도 6b를 참조하면, 소정의 세정공정을 실시하여 콘택홀(104)의 내부면에 잔재하는 파티클(Paticle)을 제거하여 콘택홀(104) 내부 면의 계면특성을 향상시킨다. 이어서, 후속 공정에 의해 콘택홀(104)의 내부 표면 및 층간절연막(102) 상에 콘택홀(104)을 매립하도록 형성되는 금속막과 반도체 기판(100) 간의 반응에 의해 그들의 접합면에서 발생하는 접합 스파이킹 현상을 방지하기 위해 Ti막(106a) 및 TiN막(106b)을 순차적으로 증착하여 장벽 금속층(106)을 형성한다.
여기서, 장벽 금속층(106)은 Ti막(106a) 및 TiN막(106b)을 단일 챔버에서 증착하여 형성하거나, 2개의 챔버에서 각각 독립적으로 형성하되, 일반적으로 증착 장비로는 IMP Ti/IMP TiN 레시피 튜닝(Recipe Tuning)을 쉽게 사용할 수 있는 AMAT사의 'Endura System'을 사용한다.
이때, Ti막(106a) 및 TiN막(106b)을 단일 챔버에서 증착할 경우, 먼저 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 DC 파워, RF 파워 및 AC 바이어스 파워를 각각 1.5 내지 3.0KW, 1.5 내지 3.0KW 및 200 내지 500W로 인가하여 Ti막(106a)을 증착한다. 이어서, 챔버 내의 조건을 Ti막(106a) 증착 조건과 거의 동일한 조건으로 유지하는 상태에서 챔버 내로 N2가스를 주입하여 Ti막(106a) 상에 TiN막(106b)을 증착한다. TiN막(106b) 증착 공정시 챔버 내로 주입되는 N2가스에 의해 챔버의 압력이 20 내지 100mTorr로 유지된다. 여기서, Ti막(106a)의 증착 타겟을 콘택홀(104)의 저면부를 기준으로 하여 50 내지 100Å이 되도록하기 위해 반도체 기판(100) 기준으로 100 내지 500Å의 두께로 증착한다.
또한, Ti막(106a) 및 TiN막(106b)을 2개의 챔버를 이용하여 증착할 경우, 먼저 제 1 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 DC 파워, RF 파워 및AC 바이어스 파워를 각각 1.5 내지 3.0KW, 1.5 내지 3.0KW 및 200 내지 500W로 인가하여 Ti막(106a)을 증착한다. 이어서, 제 1 챔버와 동일한 조건을 가지되, 추가적으로 N2가스가 주입된 제 2 챔버로 반도체 기판(100)을 이동시켜 Ti막(106a) 상에 TiN막(106b)을 증착한다. 이때, 제 2 챔버의 압력은 N2가스에 의해 20 내지 100mTorr로 유지된다. 여기서, Ti막(106a)의 증착 타겟을 콘택홀(104)의 저면부를 기준으로 하여 50 내지 100Å이 되도록하기 위해 반도체 기판(100) 기준으로 100 내지 500Å의 두께로 증착한다.
한편, Ti막(106a) 및 TiN막(106b)을 단일 챔버에서 증착할 경우 챔버 내에서 최종적으로 증착되는 막은 Ti막/TiN막/Ti막으로 이루어진다. 이는, 전 웨이퍼 공정시 N2가스에서 증착공정을 마무리하게 되면, 장벽 금속층을 형성하기 위해 챔버 내로 후속 웨이퍼(즉, 새로운 웨이퍼)가 인입될 시 새로운 웨이퍼 상에는 Ti막보다 TiN막이 먼저 증착되어 전기적인 특성을 저하시키는 원인이 됨에 따라 이를 방지하기 위해 TiN막을 증착한 후 N2가스를 차단한 상태로 증착공정을 마무리하기 때문이다. 여기서, TiN막 상에 증착된 Ti막은 후속 N2가스를 이용한 열처리 공정에 의해 TiN막으로 모두 변환된다.
도 6c를 참조하면, 소정의 열처리 공정을 실시하여 장벽 금속층(106)을 열처리 한후 콘택홀(104)이 매립되도록 콘택홀(104) 및 장벽 금속층(106) 상에 텅스텐층(108)을 증착한다. 이후, 도시되지는 않아지만 텅스텐층(108)은 층간절연막(102)상에 형성된 TiN막(106b)이 노출되도록 에치백되며, 그런 다음 TiN막(106b) 및 텅스텐층(108) 상에 알루미늄 금속막을 증착한 상태에서 알루미늄 금속막, 장벽 금속층(106)을 패터닝하여 금속 배선을 형성한다.
상기에서 설명한 바와 같이, 장벽 금속층(106)을 형성하기 위한 Ti막(106a) 및 TiN막(106b)의 증착공정을 IMP 방식을 이용하여 실시하되, 도 6b에 도시된 'B1'과 같은 프로파일을 얻기 위해서는 증착공정시 AC 바이어스 전력을 소정 크기 이상으로 인가해야 한다. 여기서, AC 바이어스 전력을 인가하는 이유는 장벽 금속층(106)의 특성 강화를 위함과 아울러 콘택홀(104) 저면부의 모서리 부위에 형성되는 TiN막(106b)의 두께를 두껍게 형성하여 종래 기술에서 발생하는 문제를 해결하기 위함이다.
이와 같이, IMP Ti/IMP TiN 방법에서 AC 바이어스 전력은 장벽 금속층의 프로파일을 결정하는 중요한 요소로 작용하는데, 이러한 AC 바이어스 전력의 크기에 따른 장벽 금속층의 프로파일의 변화를 도 7a 내지 도 7c를 결부하여 상세히 설명하면 다음과 같다.
도 7a을 참조하면, 이 도면은 AC 바이어스 전력을 0 내지 50W로 인가할 경우의 장벽 금속층의 프로파일을 도시한 도면으로서, 콘택홀(104) 저면부의 모서리 부위(B2)가 일반적인 물리기상증착(Physical Vapor Deposition; PVD)을 이용한 금속 증착공정으로 증착되는 대부분의 장벽 금속층(106)이 갖는 프로파일과 동일한 프로파일을 갖는다. 이로써, 종래의 장벽 금속층이 갖는 동일한 문제가 발생하게 된다.
도 7b를 참조하면, 이 도면은 AC 바이어스 전력을 100 내지 150W로 인가할경우의 장벽 금속층의 프로파일을 도시한 도면으로서, 도 7a에 도시된 바와 같이 콘택홀(104) 저면부의 중앙이 볼록하게 돌출되는 부위(B2)가 AC 바이어스 전력을 100W로 상승시켜 인가함으로써 도시된 'B3'와 같이 균일한 크기로 일정하게 형성된다.
도 7c를 참조하면, 이 도면은 AC 바이어스 전력을 200 내지 500W로 인가할 경우의 장벽 금속층의 프로파일을 도시한 도면으로서, 도 7b에 도시된 'B3'와 달리 콘택홀(104)의 저면부의 모서리 부위(B4)가 오목한 프로파일을 갖는다. 이는 높은 AC 바이어스 전력에 의해 Ti 이온이 높은 에너지를 가지고 콘택홀의 저면부의 Ti막 또는 TiN막에 충돌하면서 기증착된 층을 재증착(Re-sputtering) 시키기 때문에 콘택홀(104) 저면부의 모서리 부위(B4)와 측벽 부위에 장벽 금속층(106)이 두껍게 형성되기 때문이다.
본 발명은 IMP 방식을 이용한 Ti/TiN의 장벽 금속층 형성공정시 AC 바이어스 전력을 증가시킴으로써 콘택홀 저면부의 모서리 부위에 Ti/TiN의 증착 두께를 강화하여 후속 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지할 수 있다.
또한, 본 발명은 IMP 방식을 이용한 장벽 금속층 형성공정시 AC 바이어스 전력을 적절히 조절함으로써 텅스텐층 증착 공정시 플루오르 이온이 반도체 기판으로 침투하는 것을 방지하여 플루오르에 의한 소자의 패일을 방지할 수 있으며, 메모리소자의 특성 및 수율 증대를 향상시킬 수 있다.

Claims (8)

  1. 소정의 구조가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부 표면 상에 DC파워, RF파워 및 AC 바이어스 파워를 이용한 이온금속 플라즈마처리를 통해 장벽 금속층을 형성하되, AC 바이어스 전력로 인해 상기 장벽 금속층의 프로파일을 결정하는 단계; 및
    상기 장벽금속층이 포함된 결과물 전면에 금속물질을 형성하여 금속배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서, 상기 장벽금속층은
    상기 DC 파워가 1.5 내지 3.0KW, 상기 RF 파워가 1.5 내지 3.0 KW, 상기 AC 바이어스 파워가 200 내지 500W인가되어 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제1 항 또는 제2 항에 있어서, 상기 장벽금속층은
    단일챔버에서 Ti막 및 TiN막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 3 항에 있어서, 상기 Ti막은
    상기 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 100 내지 500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제3 항 또는 제4 항에 있어서, 상기 TiN막은
    상기 챔버 내의 조건을 상기 Ti막 증착 조건과 동일한 조건으로 유지하는 상태에서 상기 챔버 내로 N2가스를 주입하여 제1 TiN막을 증착하는 단계;
    상기 챔버 내로 주입되는 상기 N2가스를 차단하여 상기 제 1 TiN막 상에 Ti막을 증착하는 단계; 및
    N2가스를 이용한 열처리 공정을 실시하여 상기 Ti막을 제 2 TiN막으로 변환시키는 단계를 통해 제 1 및 제 2 TiN막의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 1 항에 있어서, 상기 장벽 금속층은
    제 1 및 제 2 챔버를 이용하여 Ti막 및 TiN막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 6 항에 있어서, 상기 Ti막은
    상기 1 챔버의 압력을 10 내지 50mTorr로 유지하는 상태에서 100 내지 500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제 6 항 또는 제7 항에 있어서, 상기 TiN막은
    상기 제 1 챔버와 동일한 조건을 가지되, 추가적으로 N2가스가 주입된 제 2 챔버로 상기 Ti막이 증착된 상기 반도체 기판을 이동시켜 상기 Ti막 상에 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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