JP2003203975A - 半導体素子の金属配線形成方法 - Google Patents
半導体素子の金属配線形成方法Info
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Abstract
(57)【要約】
【課題】 タングステン層の蒸着工程時にフッ素イオン
が半導体基板に浸透することを防止することが可能な半
導体素子の金属配線形成方法を提供すること。 【解決手段】 所定の構造が形成された半導体基板上に
層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチ
ングしてコンタクトホールを形成する段階と、前記コン
タクトホールの内部表面上に障壁金属層を形成するが、
ＡＣバイアス電力を印加して前記障壁金属層のプロファ
イルを決定する段階と、前記コンタクトホールを埋め込
むようにコンタクトプラグを形成した後、全体構造上に
金属配線を形成する段階とを含んでなる。
が半導体基板に浸透することを防止することが可能な半
導体素子の金属配線形成方法を提供すること。 【解決手段】 所定の構造が形成された半導体基板上に
層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチ
ングしてコンタクトホールを形成する段階と、前記コン
タクトホールの内部表面上に障壁金属層を形成するが、
ＡＣバイアス電力を印加して前記障壁金属層のプロファ
イルを決定する段階と、前記コンタクトホールを埋め込
むようにコンタクトプラグを形成した後、全体構造上に
金属配線を形成する段階とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の金属
配線形成方法に関し、特に、イオン金属プラズマ(Ion M
etal Plasma;ＩＭＰ)方式を用いた障壁金属層形成方法
に関する。
配線形成方法に関し、特に、イオン金属プラズマ(Ion M
etal Plasma;ＩＭＰ)方式を用いた障壁金属層形成方法
に関する。
【０００２】
【従来の技術】最近、半導体素子において信号伝達及び
電源印加などの目的で使用される金属配線は、素子の集
積度増加によって配線自体の線幅及び配線間の間隔が段
々狭くなっている。このような趨勢に伴って、金属配線
形成方法も様々に試みられている。金属配線の材料とし
てはアルミニウム（Ａｌ）、銅（Ｃｕ）及びこれらの合
金層が主に使用されている。所定の接合部を露出させる
コンタクトホール内に金属配線材料を埋め込んて、所望
の厚さ及び幅を有する金属配線を形成する。また、金属
配線材料の不良なコンタクトホール埋め込み特性を改善
するためにコンタクトホール内にタングステンプラグ(W
plug)を形成した後、その上部に金属配線を形成する。
電源印加などの目的で使用される金属配線は、素子の集
積度増加によって配線自体の線幅及び配線間の間隔が段
々狭くなっている。このような趨勢に伴って、金属配線
形成方法も様々に試みられている。金属配線の材料とし
てはアルミニウム（Ａｌ）、銅（Ｃｕ）及びこれらの合
金層が主に使用されている。所定の接合部を露出させる
コンタクトホール内に金属配線材料を埋め込んて、所望
の厚さ及び幅を有する金属配線を形成する。また、金属
配線材料の不良なコンタクトホール埋め込み特性を改善
するためにコンタクトホール内にタングステンプラグ(W
plug)を形成した後、その上部に金属配線を形成する。
【０００３】ところが、この場合、コンタクトホールの
底面部においてアルミニウム金属層またはタングステン
プラグと半導体基板のシリコンが反応して接合スパイキ
ング(junction spiking)現象が発生する。このような接
合スパイキングは半導体素子の電気的特性及び信頼性を
低下させる原因として作用する。従って、このような接
合スパイキング現象を防止するために、層間絶縁膜(Int
er Layer Dielectric;ＩＬＤ)をエッチングして形成
し、タングステン層によって埋め込まれるコンタクトホ
ールの内部表面上に、半導体基板のシリコンイオンがタ
ングステン層へ拡散することを防止するための障壁金属
層(Barrier Metal;Ｂ／Ｍ)を形成する。このような障壁
金属層はチタニウムＴｉとチタニウム窒化膜ＴｉＮの積
層構造からなる。
底面部においてアルミニウム金属層またはタングステン
プラグと半導体基板のシリコンが反応して接合スパイキ
ング(junction spiking)現象が発生する。このような接
合スパイキングは半導体素子の電気的特性及び信頼性を
低下させる原因として作用する。従って、このような接
合スパイキング現象を防止するために、層間絶縁膜(Int
er Layer Dielectric;ＩＬＤ)をエッチングして形成
し、タングステン層によって埋め込まれるコンタクトホ
ールの内部表面上に、半導体基板のシリコンイオンがタ
ングステン層へ拡散することを防止するための障壁金属
層(Barrier Metal;Ｂ／Ｍ)を形成する。このような障壁
金属層はチタニウムＴｉとチタニウム窒化膜ＴｉＮの積
層構造からなる。
【０００４】Ｔｉ／ＴｉＮからなる積層構造で障壁金属
層を形成する方法には、コンベンショナル(Conventiona
l)Ｔｉ／ＴｉＮ、視準法(Collimated)Ｔｉ／コンベンシ
ョナルＴｉＮ方法、ＩＭＰ Ｔｉ／化学気相成長(Chemic
al Vapor Deposition;ＣＶＤ)ＴｉＮ方法、ＩＭＰ Ｔｉ
／ＩＭＰ ＴｉＮ（但し、ＡＣバイアス電力を加えな
い）またはＩＭＰ Ｔｉ／視準法ＴｉＮ方法が広く使用
されている。
層を形成する方法には、コンベンショナル(Conventiona
l)Ｔｉ／ＴｉＮ、視準法(Collimated)Ｔｉ／コンベンシ
ョナルＴｉＮ方法、ＩＭＰ Ｔｉ／化学気相成長(Chemic
al Vapor Deposition;ＣＶＤ)ＴｉＮ方法、ＩＭＰ Ｔｉ
／ＩＭＰ ＴｉＮ（但し、ＡＣバイアス電力を加えな
い）またはＩＭＰ Ｔｉ／視準法ＴｉＮ方法が広く使用
されている。
【０００５】図１はコンベンショナルＴｉ／ＴｉＮ方法
と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いて障
壁金属層を形成する場合に得られる障壁金属層のプロフ
ァイルを示す断面図である。
と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いて障
壁金属層を形成する場合に得られる障壁金属層のプロフ
ァイルを示す断面図である。
【０００６】図１を参照すると、コンベンショナルＴｉ
／ＴｉＮ方法の場合、ゲート及び接合領域を含んだ所定
のメモリセル及びトランジスタが形成された半導体基板
１０上に層間絶縁膜１２を形成した後、フォトリソグラ
フィ(Photolithography)及びエッチング工程を行って半
導体基板１０の所定の部位がオープン(open)されるよう
にコンタクトホール１４を形成する。次に、アルゴンＡ
ｒガスを用いてＴｉ／ＴｉＮ膜１６ａ及び１６ｂを打っ
て蒸着するコンベンショナル方式でコンタクトホール１
４を含んだ全体構造上にＴｉ膜及びＴｉＮ膜１６ａ及び
１６ｂを順次蒸着して障壁金属層１６を形成する。一
方、視準法Ｔｉ／コンベンショナルＴｉＮ方法の場合、
半導体基板１０にコンタクトホール１４を形成した後、
アルゴンガスを用いてＴｉを打って蒸着するが、アルゴ
ンガスによって直進性を有するＴｉ粒子のみを蒸着させ
る視準法を用いてＴｉ膜１６ａを形成する。次に、コン
ベンショナル方式でＴｉ膜１６上にＴｉＮ膜１６ｂを蒸
着して障壁金属層１６を形成する。
／ＴｉＮ方法の場合、ゲート及び接合領域を含んだ所定
のメモリセル及びトランジスタが形成された半導体基板
１０上に層間絶縁膜１２を形成した後、フォトリソグラ
フィ(Photolithography)及びエッチング工程を行って半
導体基板１０の所定の部位がオープン(open)されるよう
にコンタクトホール１４を形成する。次に、アルゴンＡ
ｒガスを用いてＴｉ／ＴｉＮ膜１６ａ及び１６ｂを打っ
て蒸着するコンベンショナル方式でコンタクトホール１
４を含んだ全体構造上にＴｉ膜及びＴｉＮ膜１６ａ及び
１６ｂを順次蒸着して障壁金属層１６を形成する。一
方、視準法Ｔｉ／コンベンショナルＴｉＮ方法の場合、
半導体基板１０にコンタクトホール１４を形成した後、
アルゴンガスを用いてＴｉを打って蒸着するが、アルゴ
ンガスによって直進性を有するＴｉ粒子のみを蒸着させ
る視準法を用いてＴｉ膜１６ａを形成する。次に、コン
ベンショナル方式でＴｉ膜１６上にＴｉＮ膜１６ｂを蒸
着して障壁金属層１６を形成する。
【０００７】上述したように、コンベンショナルＴｉ／
ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法
を用いる場合、障壁金属層１６は、半導体素子の集積度
の増加によって層間絶縁膜１２に形成されたコンタクト
ホール１４の大きさが減少することにより、コンタクト
ホール１４の底面部の角部位Ａ１で十分なＴｉ膜１６ａ
のステップカバレッジ(Step coverage)特性が得られな
いため、コンタクト抵抗が増加して半導体素子の欠陥を
誘発するという問題点が発生する。また、ＴｉＮ膜１６
ｂの場合にも、コンタクトホール１４の底面部の角部位
Ａｌで十分なステップカバレッジ特性が得られず、コン
タクトホール１４の内部表面上に形成されたＴｉ膜１６
ｂの側面上部におけるオーバーハング(Overhang)現象に
よって後続のタングステン層（図示せず）埋め込み時に
内部にキーホール(key hole)が発生して素子の電気的特
性及び信頼性が低下するという問題点が発生する。
ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法
を用いる場合、障壁金属層１６は、半導体素子の集積度
の増加によって層間絶縁膜１２に形成されたコンタクト
ホール１４の大きさが減少することにより、コンタクト
ホール１４の底面部の角部位Ａ１で十分なＴｉ膜１６ａ
のステップカバレッジ(Step coverage)特性が得られな
いため、コンタクト抵抗が増加して半導体素子の欠陥を
誘発するという問題点が発生する。また、ＴｉＮ膜１６
ｂの場合にも、コンタクトホール１４の底面部の角部位
Ａｌで十分なステップカバレッジ特性が得られず、コン
タクトホール１４の内部表面上に形成されたＴｉ膜１６
ｂの側面上部におけるオーバーハング(Overhang)現象に
よって後続のタングステン層（図示せず）埋め込み時に
内部にキーホール(key hole)が発生して素子の電気的特
性及び信頼性が低下するという問題点が発生する。
【０００８】従って、コンベンショナルＴｉ／ＴｉＮ方
法と視準法Ｔｉ／コンベンショナルＴｉＮ方法は、図３
に示した「Ａ３」部位の如くコンタクトホール底面の角
部位でＴｉ／ＴｉＮ膜のステップカバレッジが脆弱であ
って、タングステン蒸着時にフッ素(Fluorine;Ｆ)イオ
ンが半導体基板のシリコンイオンと反応してタングステ
ンが半導体基板に浸透するという問題が発生する。ま
た、コンタクトホール底面のＴｉＳｉ２層の下部にフッ
素イオンが浸透してその部位に非晶質層が形成されるこ
とにより、コンタクト抵抗の増加による素子のフェール
が発生する。
法と視準法Ｔｉ／コンベンショナルＴｉＮ方法は、図３
に示した「Ａ３」部位の如くコンタクトホール底面の角
部位でＴｉ／ＴｉＮ膜のステップカバレッジが脆弱であ
って、タングステン蒸着時にフッ素(Fluorine;Ｆ)イオ
ンが半導体基板のシリコンイオンと反応してタングステ
ンが半導体基板に浸透するという問題が発生する。ま
た、コンタクトホール底面のＴｉＳｉ２層の下部にフッ
素イオンが浸透してその部位に非晶質層が形成されるこ
とにより、コンタクト抵抗の増加による素子のフェール
が発生する。
【０００９】図２はＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法と
ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を
形成する場合に得られる障壁金属層のプロファイルを示
す断面図である。
ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を
形成する場合に得られる障壁金属層のプロファイルを示
す断面図である。
【００１０】図２を参照すると、ＩＭＰ Ｔｉ／ＣＶＤ
ＴｉＮ方法は、半導体基板２０上に層間絶縁膜２２を形
成した後、フォトリソグラフィ及びエッチング工程を行
って半導体基板２０の所定の部位がオープン(open)され
るようにコンタクトホール２４を形成する。次に、ＩＭ
Ｐ方式を用いてＴｉ膜２６ａを形成し、ＴＤＥＡＴ＋Ｎ
Ｈ３ソースを用いたＣＶＤ方式でＴｉ膜２６ａ上にＴｉ
Ｎ膜２６ｂを形成した後、プラズマ処理(Plasma treatm
ent)を行うことにより、層間絶縁膜２２に形成されたコ
ンタクトホール２４の底面部位を結晶質化して各膜のス
テップカバレッジ特性を向上させる方法である。一方、
ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法は、コンタクトホール
２４の形成された半導体基板２０上にＩＭＰ方式でＴｉ
膜２６a及びＴｉＮ膜２６ｂを順次蒸着して障壁金属層
２６を形成する方法である。
ＴｉＮ方法は、半導体基板２０上に層間絶縁膜２２を形
成した後、フォトリソグラフィ及びエッチング工程を行
って半導体基板２０の所定の部位がオープン(open)され
るようにコンタクトホール２４を形成する。次に、ＩＭ
Ｐ方式を用いてＴｉ膜２６ａを形成し、ＴＤＥＡＴ＋Ｎ
Ｈ３ソースを用いたＣＶＤ方式でＴｉ膜２６ａ上にＴｉ
Ｎ膜２６ｂを形成した後、プラズマ処理(Plasma treatm
ent)を行うことにより、層間絶縁膜２２に形成されたコ
ンタクトホール２４の底面部位を結晶質化して各膜のス
テップカバレッジ特性を向上させる方法である。一方、
ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法は、コンタクトホール
２４の形成された半導体基板２０上にＩＭＰ方式でＴｉ
膜２６a及びＴｉＮ膜２６ｂを順次蒸着して障壁金属層
２６を形成する方法である。
【００１１】上述したように、ＩＭＰ Tｉ／ＣＶＤ Ｔ
ｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いる場
合、コンタクトホールの側壁(Side wall)が非晶質状に
そのまま残り、後続の熱処理工程(Anneal)の際にコンタ
クトホール底面の角部位Ａ２のＴｉＮ膜２６ｂが連続的
な膜を形成しなくなる。これにより、図４に示した「Ａ
４」の如く後続のタングステン層蒸着時にフッ素がコン
タクトホール底面の角部位に容易に浸透してフッ素イオ
ンと半導体基板のシリコンイオンとが反応してその部位
に誘電膜が形成されることにより、全体的にコンタクト
抵抗が増加して素子フェールを誘発させる。また、コン
タクトホールの側壁のステップカバレッジが非常に脆弱
してタングステン層の蒸着時にフッ素イオンのラジカル
(F-radical)が半導体基板のシリコンイオンと反応して
ＳｉＦ４を形成することにより、後続のタングステン層
埋め込み工程を妨害する。
ｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いる場
合、コンタクトホールの側壁(Side wall)が非晶質状に
そのまま残り、後続の熱処理工程(Anneal)の際にコンタ
クトホール底面の角部位Ａ２のＴｉＮ膜２６ｂが連続的
な膜を形成しなくなる。これにより、図４に示した「Ａ
４」の如く後続のタングステン層蒸着時にフッ素がコン
タクトホール底面の角部位に容易に浸透してフッ素イオ
ンと半導体基板のシリコンイオンとが反応してその部位
に誘電膜が形成されることにより、全体的にコンタクト
抵抗が増加して素子フェールを誘発させる。また、コン
タクトホールの側壁のステップカバレッジが非常に脆弱
してタングステン層の蒸着時にフッ素イオンのラジカル
(F-radical)が半導体基板のシリコンイオンと反応して
ＳｉＦ４を形成することにより、後続のタングステン層
埋め込み工程を妨害する。
【００１２】次に、上述したように、従来のコンベンシ
ョナルＴｉ／ＴｉＮ方法、視準法Ｔｉ ／コンベンショ
ナルＴｉＮ方法及びＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法を
用いる場合に発生する素子フェールを図５ａ及び図５ｂ
に基づいて説明する。
ョナルＴｉ／ＴｉＮ方法、視準法Ｔｉ ／コンベンショ
ナルＴｉＮ方法及びＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法を
用いる場合に発生する素子フェールを図５ａ及び図５ｂ
に基づいて説明する。
【００１３】図５ａ及び図５ｂは、図３及び図４に示し
たフッ素イオンの浸透によるセル電流(Cell current)に
よって発生するトランスコンダクタンス（１／Ｒ）特性
の悪化による素子の機能フェール(Function fail)を説
明するために示す特性図である。
たフッ素イオンの浸透によるセル電流(Cell current)に
よって発生するトランスコンダクタンス（１／Ｒ）特性
の悪化による素子の機能フェール(Function fail)を説
明するために示す特性図である。
【００１４】即ち、図５ａに示すように、フッ素イオン
の浸透によってフェールセル(FailCell;ＦＣ)が発生す
る場合にはセル電圧Ｖｐｘによるセルドレイン電流(Dra
in current)の変化が殆どなく、フッ素イオンの浸透が
発生していないノーマルセル(Normal Cell;ＮＣ)の場合
にはセルドレイン電流が所定のしきい値電圧で急激に変
化することが分かる。一方、フッ素イオン浸透によるコ
ンタクトホール底面のコンタクトホールの増加によって
フェールセルＦＣが発生するが、セルゲート電圧をスウ
ィーピング(sweeping)する場合、隣接したセルゲート電
極に印加される電流量の変化幅が減少し、２ビットロー
ＧＭ(Low Maximum Gradient)セルが発生する。また、図
５ｂに示すように、ノーマルセルＮＣの場合にはしきい
値電圧が一定の範囲（４.５Ｖ〜５Ｖ）を維持し、これ
に対し、フェールセルＦＣの場合にはしきい値電圧が
５.５Ｖから９.９Ｖまで増加することが分かる。
の浸透によってフェールセル(FailCell;ＦＣ)が発生す
る場合にはセル電圧Ｖｐｘによるセルドレイン電流(Dra
in current)の変化が殆どなく、フッ素イオンの浸透が
発生していないノーマルセル(Normal Cell;ＮＣ)の場合
にはセルドレイン電流が所定のしきい値電圧で急激に変
化することが分かる。一方、フッ素イオン浸透によるコ
ンタクトホール底面のコンタクトホールの増加によって
フェールセルＦＣが発生するが、セルゲート電圧をスウ
ィーピング(sweeping)する場合、隣接したセルゲート電
極に印加される電流量の変化幅が減少し、２ビットロー
ＧＭ(Low Maximum Gradient)セルが発生する。また、図
５ｂに示すように、ノーマルセルＮＣの場合にはしきい
値電圧が一定の範囲（４.５Ｖ〜５Ｖ）を維持し、これ
に対し、フェールセルＦＣの場合にはしきい値電圧が
５.５Ｖから９.９Ｖまで増加することが分かる。
【００１５】
【発明が解決しようとする課題】従って、本発明は、前
記の問題点を解決するためのもので、その目的は、ＩＭ
Ｐ方式を用いたＴｉ／ＴｉＮの障壁金属層形成工程時に
ＡＣバイアス電力を増加させることにより、コンタクト
ホールの底面の角部位にＴｉ／ＴｉＮの蒸着厚さを強化
して後続のタングステン層蒸着工程時にフッ素イオンが
半導体基板に浸透することを防止することが可能な半導
体素子の金属配線形成方法を提供することにある。
記の問題点を解決するためのもので、その目的は、ＩＭ
Ｐ方式を用いたＴｉ／ＴｉＮの障壁金属層形成工程時に
ＡＣバイアス電力を増加させることにより、コンタクト
ホールの底面の角部位にＴｉ／ＴｉＮの蒸着厚さを強化
して後続のタングステン層蒸着工程時にフッ素イオンが
半導体基板に浸透することを防止することが可能な半導
体素子の金属配線形成方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、所定の構造が形成された半導体基板上に
層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチ
ングしてコンタクトホールを形成する段階と、前記コン
タクトホールの内部表面上に障壁金属層を形成するが、
ＡＣバイアス電力を印加して前記障壁金属層のプロファ
イルを決定する段階と、前記コンタクトホールを埋め込
むようにコンタクトプラグを形成した後、全体構造上に
金属配線を形成する段階とを含んでなることを特徴とす
る。
に、本発明は、所定の構造が形成された半導体基板上に
層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチ
ングしてコンタクトホールを形成する段階と、前記コン
タクトホールの内部表面上に障壁金属層を形成するが、
ＡＣバイアス電力を印加して前記障壁金属層のプロファ
イルを決定する段階と、前記コンタクトホールを埋め込
むようにコンタクトプラグを形成した後、全体構造上に
金属配線を形成する段階とを含んでなることを特徴とす
る。
【００１７】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
好適な実施例を詳細に説明する。
【００１８】図６ａ〜図６ｃは、本発明の実施例に係る
半導体素子の金属配線形成方法を説明するために示した
半導体素子の断面図である。
半導体素子の金属配線形成方法を説明するために示した
半導体素子の断面図である。
【００１９】図６ａを参照すると、メモリセル及びトラ
ンジスタを形成するためのゲート電極及び接合領域（図
示せず）が形成された半導体基板１００上に層間絶縁膜
１０２を形成した後、平坦化工程（ＣＭＰ）を行って層
間絶縁膜１０２を平坦化する。
ンジスタを形成するためのゲート電極及び接合領域（図
示せず）が形成された半導体基板１００上に層間絶縁膜
１０２を形成した後、平坦化工程（ＣＭＰ）を行って層
間絶縁膜１０２を平坦化する。
【００２０】次に、全体構造上にフォトレジストを塗布
した後、フォトマスクを用いた露光工程を行って半導体
基板１００の所定の部位をオープンするためのフォトレ
ジストパターン（図示せず）を形成する。その後、フォ
トレジストパターンを用いたエッチング工程を行って半
導体基板１００の所定の部位がオープンされるようにコ
ンタクトホール１０４を形成する。
した後、フォトマスクを用いた露光工程を行って半導体
基板１００の所定の部位をオープンするためのフォトレ
ジストパターン（図示せず）を形成する。その後、フォ
トレジストパターンを用いたエッチング工程を行って半
導体基板１００の所定の部位がオープンされるようにコ
ンタクトホール１０４を形成する。
【００２１】図６ｂを参照すると、所定の洗浄工程を行
ってコンタクトホール１０４の内部面に残在するパーテ
ィクル(Particle)を除去してコンタクトホール１０４の
内部面の界面特性を向上させる。次に、後続の工程によ
ってコンタクトホール１０４の内部表面及び層間絶縁膜
１０２上にコンタクトホール１０４を埋め込むように形
成される金属膜と半導体基板１００間の反応によってそ
れらの接合面で発生する接合スパイキング現象を防止す
るために、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを順次
蒸着して障壁金属層１０６を形成する。
ってコンタクトホール１０４の内部面に残在するパーテ
ィクル(Particle)を除去してコンタクトホール１０４の
内部面の界面特性を向上させる。次に、後続の工程によ
ってコンタクトホール１０４の内部表面及び層間絶縁膜
１０２上にコンタクトホール１０４を埋め込むように形
成される金属膜と半導体基板１００間の反応によってそ
れらの接合面で発生する接合スパイキング現象を防止す
るために、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを順次
蒸着して障壁金属層１０６を形成する。
【００２２】ここで、障壁金属層１０６は、Ｔｉ膜１０
６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着して
形成し、或いは２つのチャンバーでそれぞれ独立的に形
成する。一般に、蒸着装備としてはＩＭＰ Ｔｉ／ＩＭ
Ｐ ＴｉＮレシピチューニング(Recipe Tuning)を容易に
使用することが可能なＡＭＡＴ社の「Endura System」
を使用する。
６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着して
形成し、或いは２つのチャンバーでそれぞれ独立的に形
成する。一般に、蒸着装備としてはＩＭＰ Ｔｉ／ＩＭ
Ｐ ＴｉＮレシピチューニング(Recipe Tuning)を容易に
使用することが可能なＡＭＡＴ社の「Endura System」
を使用する。
【００２３】この際、Ｔｉ膜１０６ａ及びＴｉＮ膜１０
６ｂを単一チャンバーで蒸着する場合、まずチャンバー
の圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣパ
ワー、ＲＦパワー及びＡＣバイアスパワーをそれぞれ
１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５０
０Ｗで印加してＴｉ膜１０６ａを蒸着する。次に、チャ
ンバー内の条件をＴｉ膜１０６ａの蒸着条件とほぼ同一
の条件に維持する状態でチャンバー内にＮ２ガスを注入
してＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂを蒸着する。
ＴｉＮ膜１０６ｂの蒸着工程時にチャンバー内に注入さ
れるＮ２ガスによってチャンバーの圧力が２０〜１００
ｍＴｏｒｒに維持される。ここで、Ｔｉ膜１０６ａの蒸
着ターゲットを、コンタクトホール１０４の底面部を基
準として５０〜１００Åとなるようにするために、半導
体基板１００を基準として１００〜５００Åの厚さに蒸
着する。
６ｂを単一チャンバーで蒸着する場合、まずチャンバー
の圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣパ
ワー、ＲＦパワー及びＡＣバイアスパワーをそれぞれ
１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５０
０Ｗで印加してＴｉ膜１０６ａを蒸着する。次に、チャ
ンバー内の条件をＴｉ膜１０６ａの蒸着条件とほぼ同一
の条件に維持する状態でチャンバー内にＮ２ガスを注入
してＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂを蒸着する。
ＴｉＮ膜１０６ｂの蒸着工程時にチャンバー内に注入さ
れるＮ２ガスによってチャンバーの圧力が２０〜１００
ｍＴｏｒｒに維持される。ここで、Ｔｉ膜１０６ａの蒸
着ターゲットを、コンタクトホール１０４の底面部を基
準として５０〜１００Åとなるようにするために、半導
体基板１００を基準として１００〜５００Åの厚さに蒸
着する。
【００２４】また、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６
ｂを２つのチャンバーを用いて蒸着する場合、まず、第
１チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する
状態でＤＣパワー、ＲＦパワー及びＡＣバイアスパワー
をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２
００〜５００Ｗで印加してＴｉ膜１０６ａを蒸着する。
次に、第１チャンバーと同一の条件を有するが、追加的
にＮ２ガスの注入された第２チャンバーへ半導体基板１
００を移動させてＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂ
を蒸着する。この際、第２チャンバーの圧力はＮ２ガス
によって２０〜１００ｍＴｏｒｒに維持される。ここ
で、Ｔｉ膜１０６ａの蒸着ターゲットを、コンタクトホ
ール１０４の底面部を基準として５０〜１００Åとなる
ようにするために、半導体基板１００を基準として１０
０〜５００Åの厚さに蒸着する。
ｂを２つのチャンバーを用いて蒸着する場合、まず、第
１チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する
状態でＤＣパワー、ＲＦパワー及びＡＣバイアスパワー
をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２
００〜５００Ｗで印加してＴｉ膜１０６ａを蒸着する。
次に、第１チャンバーと同一の条件を有するが、追加的
にＮ２ガスの注入された第２チャンバーへ半導体基板１
００を移動させてＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂ
を蒸着する。この際、第２チャンバーの圧力はＮ２ガス
によって２０〜１００ｍＴｏｒｒに維持される。ここ
で、Ｔｉ膜１０６ａの蒸着ターゲットを、コンタクトホ
ール１０４の底面部を基準として５０〜１００Åとなる
ようにするために、半導体基板１００を基準として１０
０〜５００Åの厚さに蒸着する。
【００２５】一方、Ｔｉ膜１０６ａ及びＴｉＮ１０６ｂ
を単一チャンバーで蒸着する場合、チャンバー内で最終
的に蒸着される膜はＴｉ膜／ＴｉＮ膜／Ｔｉ膜からな
る。これは、前ウェーハ工程時にＮ２ガスで蒸着工程を
仕上げると、障壁金属層を形成するためにチャンバー内
へ後続のウェーハ（即ち、新しいウェーハ）が引き込ま
れる際、新しいウェーハ上にはＴｉ膜よりＴｉＮ膜がま
ず蒸着され、電気的な特性を低下させる原因になるの
で、これを防止するために、ＴｉＮ膜を蒸着した後Ｎ２
ガスを遮断した状態で蒸着工程を仕上げるからである。
ここで、ＴｉＮ膜上に蒸着されたＴｉ膜は後続のＮ２ガ
スを用いた熱処理工程によってＴｉＮ膜に全て変換され
る。
を単一チャンバーで蒸着する場合、チャンバー内で最終
的に蒸着される膜はＴｉ膜／ＴｉＮ膜／Ｔｉ膜からな
る。これは、前ウェーハ工程時にＮ２ガスで蒸着工程を
仕上げると、障壁金属層を形成するためにチャンバー内
へ後続のウェーハ（即ち、新しいウェーハ）が引き込ま
れる際、新しいウェーハ上にはＴｉ膜よりＴｉＮ膜がま
ず蒸着され、電気的な特性を低下させる原因になるの
で、これを防止するために、ＴｉＮ膜を蒸着した後Ｎ２
ガスを遮断した状態で蒸着工程を仕上げるからである。
ここで、ＴｉＮ膜上に蒸着されたＴｉ膜は後続のＮ２ガ
スを用いた熱処理工程によってＴｉＮ膜に全て変換され
る。
【００２６】図６ｃを参照すると、所定の熱処理工程を
行って障壁金属層１０６を熱処理した後、コンタクトホ
ール１０４が埋め込まれるようにコンタクトホール１０
４及び障壁金属層１０６上にタングステン層１０８を蒸
着する。その後、図示してはいないが、タングステン層
１０８は層間絶縁膜１０２上に形成されたＴｉＮ膜１０
６ｂが露出されるようにエッチバックされ、その後Ｔｉ
Ｎ膜１０６ｂ及びタングステン層１０８上にアルミニウ
ム金属膜を蒸着した状態でアルミニウム金属膜、障壁金
属層１０６をパターニングして金属配線を形成する。
行って障壁金属層１０６を熱処理した後、コンタクトホ
ール１０４が埋め込まれるようにコンタクトホール１０
４及び障壁金属層１０６上にタングステン層１０８を蒸
着する。その後、図示してはいないが、タングステン層
１０８は層間絶縁膜１０２上に形成されたＴｉＮ膜１０
６ｂが露出されるようにエッチバックされ、その後Ｔｉ
Ｎ膜１０６ｂ及びタングステン層１０８上にアルミニウ
ム金属膜を蒸着した状態でアルミニウム金属膜、障壁金
属層１０６をパターニングして金属配線を形成する。
【００２７】上述したように、障壁金属層１０６を形成
するためのＴｉ膜１０６ａ及びＴｉＮ膜１０６ｂの蒸着
工程をＩＭＰ方式で実施するが、図６ｂに示した「Ｂ
１」のようなプロファイルを得るためには、蒸着工程時
にＡＣバイアス電力を所定の大きさ以上に印加しなけれ
ばならない。ここで、ＡＣバイアス電力を印加する理由
は、障壁金属層１０６の特性を強化させるとともに、コ
ンタクトホール１０４の底面部の角部位に形成されるＴ
ｉＮ膜１０６ｂの厚さを厚く形成して従来の技術の問題
を解決するためである。
するためのＴｉ膜１０６ａ及びＴｉＮ膜１０６ｂの蒸着
工程をＩＭＰ方式で実施するが、図６ｂに示した「Ｂ
１」のようなプロファイルを得るためには、蒸着工程時
にＡＣバイアス電力を所定の大きさ以上に印加しなけれ
ばならない。ここで、ＡＣバイアス電力を印加する理由
は、障壁金属層１０６の特性を強化させるとともに、コ
ンタクトホール１０４の底面部の角部位に形成されるＴ
ｉＮ膜１０６ｂの厚さを厚く形成して従来の技術の問題
を解決するためである。
【００２８】このように、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ
方法において、ＡＣバイアス電力は障壁金属層のプロフ
ァイルを決定する重要な要素として作用するが、このよ
うなバイアス電力の大きさによる障壁層のプロファイル
の変化を図７ａ〜図７ｃに基づいて詳細に説明すると、
次の通りである。
方法において、ＡＣバイアス電力は障壁金属層のプロフ
ァイルを決定する重要な要素として作用するが、このよ
うなバイアス電力の大きさによる障壁層のプロファイル
の変化を図７ａ〜図７ｃに基づいて詳細に説明すると、
次の通りである。
【００２９】図７ａはＡＣバイアス電力を０〜５０Ｗで
印加する場合の障壁金属層のプロファイルを示す図であ
る。図７ａを参照すると、コンタクトホール１０４の底
面部の角部位Ｂ２が一般的な物理気相蒸着(Physical Va
por Deposition;ＰＶＤ)法を用いた金属蒸着工程で蒸着
される殆どの障壁金属層１０６のプロファイルと同一の
プロファイルを有する。これにより、従来の障壁金属層
と同一の問題が発生する。
印加する場合の障壁金属層のプロファイルを示す図であ
る。図７ａを参照すると、コンタクトホール１０４の底
面部の角部位Ｂ２が一般的な物理気相蒸着(Physical Va
por Deposition;ＰＶＤ)法を用いた金属蒸着工程で蒸着
される殆どの障壁金属層１０６のプロファイルと同一の
プロファイルを有する。これにより、従来の障壁金属層
と同一の問題が発生する。
【００３０】図７ｂはＡＣバイアス電力を１００〜１５
０Ｗで印加する場合の障壁金属層のプロファイルを示す
図である。図７ｂを参照すると、図７ａに示すようにコ
ンタクトホール１０４の底面部の凸状に突出する中央部
位がＡＣバイアス電力を１００Ｗないし１５０Ｗに上昇
させて印加することにより、図示された「Ｂ３」の如く
均一の大きさで一定に形成される。
０Ｗで印加する場合の障壁金属層のプロファイルを示す
図である。図７ｂを参照すると、図７ａに示すようにコ
ンタクトホール１０４の底面部の凸状に突出する中央部
位がＡＣバイアス電力を１００Ｗないし１５０Ｗに上昇
させて印加することにより、図示された「Ｂ３」の如く
均一の大きさで一定に形成される。
【００３１】図７ｃはＡＣバイアス電力を２００〜５０
０Ｗで印加する場合の障壁金属層のプロファイルを示す
図である。図７ｃを参照すると、図７ｂに示した「Ｂ
３」とは異なり、コンタクトホール１０４の底面部の角
部位Ｂ４が凹状に凹んだプロファイルを有する。これ
は、高いＡＣバイアス電力によってＴｉイオンが高いエ
ネルギーを有し、コンタクトホールの底面部のＴｉ膜ま
たはＴｉＮ膜に衝突しながら既に蒸着された層を再蒸着
(Re-sputtering)させるために、コンタクトホール１０
４の底面部の角部位Ｂ４と側壁部位に障壁金属層１０６
が厚く形成されるからである。
０Ｗで印加する場合の障壁金属層のプロファイルを示す
図である。図７ｃを参照すると、図７ｂに示した「Ｂ
３」とは異なり、コンタクトホール１０４の底面部の角
部位Ｂ４が凹状に凹んだプロファイルを有する。これ
は、高いＡＣバイアス電力によってＴｉイオンが高いエ
ネルギーを有し、コンタクトホールの底面部のＴｉ膜ま
たはＴｉＮ膜に衝突しながら既に蒸着された層を再蒸着
(Re-sputtering)させるために、コンタクトホール１０
４の底面部の角部位Ｂ４と側壁部位に障壁金属層１０６
が厚く形成されるからである。
【００３２】
【発明の効果】本発明は、ＩＭＰ方式を用いたＴｉ／Ｔ
ｉＮの障壁金属層形成工程時にＡＣバイアス電力を増加
させることにより、コンタクトホールの底面部の角部位
にＴｉ／ＴｉＮの蒸着厚さを強化して後続のタングステ
ン層蒸着工程時にフッ素イオンが半導体基板に浸透する
ことを防止することができる。
ｉＮの障壁金属層形成工程時にＡＣバイアス電力を増加
させることにより、コンタクトホールの底面部の角部位
にＴｉ／ＴｉＮの蒸着厚さを強化して後続のタングステ
ン層蒸着工程時にフッ素イオンが半導体基板に浸透する
ことを防止することができる。
【００３３】また、本発明は、ＩＭＰ方式を用いた障壁
金属層の形成工程時にＡＣバイアス電力を適切に調節す
ることにより、タングステン層の蒸着工程時にフッ素イ
オンが半導体基板に浸透することを防止し、フッ素によ
る素子のフェールを防止することができ、メモリ素子の
特性及び収率増大を向上させることができる。
金属層の形成工程時にＡＣバイアス電力を適切に調節す
ることにより、タングステン層の蒸着工程時にフッ素イ
オンが半導体基板に浸透することを防止し、フッ素によ
る素子のフェールを防止することができ、メモリ素子の
特性及び収率増大を向上させることができる。
【図１】コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔ
ｉ／コンベンショナルＴｉＮ方法を用いて障壁金属層を
形成する場合に得られる障壁金属層のプロファイル(pro
file)を示す断面図である。
ｉ／コンベンショナルＴｉＮ方法を用いて障壁金属層を
形成する場合に得られる障壁金属層のプロファイル(pro
file)を示す断面図である。
【図２】ＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔ
ｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を形成する
場合に得られる障壁金属層のプロファイルを示す断面図
である。
ｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を形成する
場合に得られる障壁金属層のプロファイルを示す断面図
である。
【図３】図１に示した障壁金属層のプロファイルによる
フェールセル(Fail cell)のプロファイルを示すＴＥＭ
である。
フェールセル(Fail cell)のプロファイルを示すＴＥＭ
である。
【図４】図２に示した障壁金属層のプロファイルによる
フェールセルのプロファイルを示すＴＥＭである。
フェールセルのプロファイルを示すＴＥＭである。
【図５】図３及び図４に示したプロファイルによって発
生するトランスコンダクタンス（１／Ｒ）特性の悪化に
よる素子の機能フェールを説明するために示す特性図で
ある。
生するトランスコンダクタンス（１／Ｒ）特性の悪化に
よる素子の機能フェールを説明するために示す特性図で
ある。
【図６】本発明の実施例に係る半導体素子の製造方法を
説明するために示す半導体素子の断面図である。
説明するために示す半導体素子の断面図である。
【図７】ＡＣバイアス電力による障壁金属層のプロファ
イルを示す半導体素子の断面図である。
イルを示す半導体素子の断面図である。
１０、２０、１００ 半導体基板
１２、２２、１０２ 層間絶縁膜
１４、２４、１０４ コンタクトホール
１６ａ、２６ａ、１０６ａ Ｔｉ膜
１６ｂ、２６ｂ、１０６ｂ ＴｉＮ膜
１６、２６、１０６ 障壁金属層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB14 CC01 DD08 DD09
DD22 DD33 DD64 DD65 DD78
DD86 FF17 FF18 FF22 HH04
HH12 HH15
5F033 HH08 HH18 HH33 JJ01 JJ08
JJ18 JJ19 JJ33 KK01 MM08
MM13 NN06 NN07 PP14 PP33
QQ08 QQ09 QQ31 QQ37 QQ48
QQ73 QQ92 QQ93 VV16 WW00
WW02 WW07 XX01 XX09 XX21
XX28
Claims (8)
- 【請求項１】 所定の構造が形成された半導体基板上に
層間絶縁膜を形成する段階と、 前記層間絶縁膜をエッチングしてコンタクトホールを形
成する段階と、 前記コンタクトホールの内部表面上に障壁金属層を形成
するが、ＡＣバイアス電力を印加して前記コンタクトホ
ールの底面部に凹のプロファイルを持つように、前記障
壁金属層のプロファイルを決定する段階と、 前記コンタクトホールを埋め込むようにコンタクトプラ
グを形成した後、全体構造上に金属配線を形成する段階
とを含んでなることを特徴とする半導体素子の金属配線
形成方法。 - 【請求項２】 前記ＡＣバイアス電力が２００〜５００
Ｗであることを特徴とする請求項１記載の半導体素子の
金属配線形成方法。 - 【請求項３】 前記障壁金属層は単一チャンバーを用い
たイオン金属プラズマ方式でＴｉ膜及びＴｉＮ膜の積層
構造で形成することを特徴とする請求項１記載の半導体
素子の金属配線形成方法。 - 【請求項４】 前記Ｔｉ膜は、チャンバーの圧力を１０
〜５０ｍＴｏｒｒに維持する状態でＤＣパワー、ＲＦパ
ワー及びＡＣバイアスパワーをそれぞれ１.５〜３.０Ｋ
Ｗ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加して
１００〜５００Åの厚さに蒸着することを特徴とする請
求項３記載の半導体素子の金属配線形成方法。 - 【請求項５】 前記ＴｉＮ膜は、前記チャンバー内の条
件をＴｉ膜の蒸着条件と同一の条件に維持する状態でチ
ャンバー内にＮ２ガスを注入して第１ＴｉＮ膜を蒸着す
る段階と、 前記チャンバー内に注入されるＮ２ガスを遮断して前記
第１ＴｉＮ膜上にＴｉ膜を蒸着する段階と、 前記Ｎ２ガスを用いた熱処理工程を行って前記Ｔｉ膜を
第２ＴｉＮ膜に変換する段階とによって、第１及び第２
ＴｉＮ膜の積層構造で形成することを特徴とする請求項
３記載の半導体素子の金属配線形成方法。 - 【請求項６】 前記障壁金属層は第１及び第２チャンバ
ーを用いたイオン金属プラズマ方式によってＴｉ膜及び
ＴｉＮ膜の積層構造で形成することを特徴とする請求項
１記載の半導体素子の金属配線形成方法。 - 【請求項７】 前記Ｔｉ膜は、第１チャンバーの圧力を
１０〜５０ｍＴｏｒｒに維持する状態でＤＣパワー、Ｒ
Ｆパワー及びＡＣバイアスパワーをそれぞれ１.５〜３.
０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加
して１００〜５００Åの厚さに蒸着することを特徴とす
る請求項６記載の半導体素子の金属配線形成方法。 - 【請求項８】 前記ＴｉＮ膜は、前記第１チャンバーと
同一の条件を有するが、追加的にＮ２ガスの注入された
第２チャンバーへ前記Ｔｉ膜の蒸着された前記半導体基
板を移動させて前記Ｔｉ膜上に蒸着することを特徴とす
る請求項６記載の半導体素子の金属配線形成方法。
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- 2002-11-26 JP JP2002342086A patent/JP4657571B2/ja not_active Expired - Fee Related
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