JPH06158299A - 薄膜形成法及び装置並びに集積回路装置 - Google Patents
薄膜形成法及び装置並びに集積回路装置Info
- Publication number
- JPH06158299A JPH06158299A JP30998692A JP30998692A JPH06158299A JP H06158299 A JPH06158299 A JP H06158299A JP 30998692 A JP30998692 A JP 30998692A JP 30998692 A JP30998692 A JP 30998692A JP H06158299 A JPH06158299 A JP H06158299A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bias
- coverage
- substrate
- target
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】高密度集積回路のコンタクトホール等のカバレ
ッジを大幅に改善できるバイアススパッタ法及び装置を
提供すること。 【構成】本発明は、カバレッジとホール底部のダメージ
を改善する手段としてターゲットと基板間の距離を従来
のスパッタ法，バイアススパッタ法より長くし、圧力の
低い条件で膜形成することにより基板に対し垂直スパッ
タ粒子を多くし、ホール底部に多く膜を堆積させホール
底部のダメージを防止すると共にカバレッジを改善する
バイアススパッタ法である。 【効果】アスペクト比１.５ 以上の高密度集積回路のコ
ンタクトホール等のカバレッジを大幅に改善できるので
高密度集積回路の信頼性を向上させる。
ッジを大幅に改善できるバイアススパッタ法及び装置を
提供すること。 【構成】本発明は、カバレッジとホール底部のダメージ
を改善する手段としてターゲットと基板間の距離を従来
のスパッタ法，バイアススパッタ法より長くし、圧力の
低い条件で膜形成することにより基板に対し垂直スパッ
タ粒子を多くし、ホール底部に多く膜を堆積させホール
底部のダメージを防止すると共にカバレッジを改善する
バイアススパッタ法である。 【効果】アスペクト比１.５ 以上の高密度集積回路のコ
ンタクトホール等のカバレッジを大幅に改善できるので
高密度集積回路の信頼性を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜形成法と薄膜形成装
置及び半導体装置に係る。本発明は高密度集積回路の配
線膜形成に適用される。
置及び半導体装置に係る。本発明は高密度集積回路の配
線膜形成に適用される。
【０００２】
【従来の技術】ＶＬＳＩ（高密度集積回路）の集積度が
進むと、シリコン基板とアルミニウム配線間のコンタク
トホールやアルミニウム配線間のスルホール径が小さく
なり、アスペクト比が大きくなってくる。一般に用いら
れているＤＣマグネトロンスパッタ法では、アスペクト
比が１に近づいてくると配線材料のスパッタ付着のシヤ
ドーイング効果により、ステップカバレッジが低下し、
配線抵抗の増大やエレクトロンマイグレーション（ＥＭ
Ｄ）などによる断線が発生しやすくなる。また高密度集
積回路のコンタクトホール等のカバレッジは３０％必要
とされているが、アスペクト比が１.５ 以上（１６ＭＤ
ＲＡＭ相当）になるとカバレッジは３０％を割り信頼性
に問題がある。また、カバレッジが改善できるバイアス
スパッタ法はアスペクト比が約１.２ 以上になるとホー
ル底部のカバレッジが低下し基板にダメージが発生する
などの問題がある。
進むと、シリコン基板とアルミニウム配線間のコンタク
トホールやアルミニウム配線間のスルホール径が小さく
なり、アスペクト比が大きくなってくる。一般に用いら
れているＤＣマグネトロンスパッタ法では、アスペクト
比が１に近づいてくると配線材料のスパッタ付着のシヤ
ドーイング効果により、ステップカバレッジが低下し、
配線抵抗の増大やエレクトロンマイグレーション（ＥＭ
Ｄ）などによる断線が発生しやすくなる。また高密度集
積回路のコンタクトホール等のカバレッジは３０％必要
とされているが、アスペクト比が１.５ 以上（１６ＭＤ
ＲＡＭ相当）になるとカバレッジは３０％を割り信頼性
に問題がある。また、カバレッジが改善できるバイアス
スパッタ法はアスペクト比が約１.２ 以上になるとホー
ル底部のカバレッジが低下し基板にダメージが発生する
などの問題がある。
【０００３】従来技術としては、例えば、特開昭61−26
1472号公報，米国（4,999,096)を挙げることができる。
1472号公報，米国（4,999,096)を挙げることができる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
に示した問題点を解決し、配線幅が狭く高アスペクト比
でもカバレッジ良く膜が形成できる薄膜形成法（バイア
ススパッタ法）及び装置を提供するにある。
に示した問題点を解決し、配線幅が狭く高アスペクト比
でもカバレッジ良く膜が形成できる薄膜形成法（バイア
ススパッタ法）及び装置を提供するにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によるバイアススパッタ法は、カバレッジと
ホール底部のダメージを改善する手段としてターゲット
と基板間の距離を従来のスパッタ法，バイアススパッタ
法より長くし、圧力の低い条件で膜形成することにより
基板に対し垂直スパッタ粒子を多くし、ホール底部に多
く膜を堆積させホール底部のダメージを防止すると共に
カバレッジを改善することを特徴とするバイアススパッ
タ法である。また上記動作を制御する手段を備えたこと
を特徴とする薄膜形成装置。
め、本発明によるバイアススパッタ法は、カバレッジと
ホール底部のダメージを改善する手段としてターゲット
と基板間の距離を従来のスパッタ法，バイアススパッタ
法より長くし、圧力の低い条件で膜形成することにより
基板に対し垂直スパッタ粒子を多くし、ホール底部に多
く膜を堆積させホール底部のダメージを防止すると共に
カバレッジを改善することを特徴とするバイアススパッ
タ法である。また上記動作を制御する手段を備えたこと
を特徴とする薄膜形成装置。
【０００６】
【作用】ターゲットと基板間距離を従来スパッタ法より
長くし、膜形成圧力を低い条件で膜形成すると図１に示
すようにホール底部に多く膜が堆積する。これはターゲ
ットと基板間距離を長くすると斜から基板に到達するス
パッタ粒子が少なく、また圧力が低いためスパッタ粒子
の散乱が少ないためホール底部に多く膜が付着する。し
かし従来スパッタ法は、アスペクト比の大きいホールに
膜形成すると図８のようにホール底部にほとんど膜は形
成されない。このような従来スパッタ法の条件にバイア
スを印加して膜形成すると図９のようにダメージが発生
してしまう。これはホール底部と表面のバイアスによる
逆スパッタ速度はほぼ同じなので膜厚の薄い底部の膜が
消滅してしまうためである。しかし、本発明のバイアス
無しのスパッタ法で膜を形成すると底部に多く膜が付着
する。これに適度なバイアス電圧を基板に印加して膜形
成すると図２に示すように底部にダメージを与えること
なくカバレッジを改善することができる。また、スパッ
タとバイアスを交互に行うバイアススパッタ法の膜形成
メカニズムを図３に示す。ターゲットと基板間距離を従
来スパッタ法より長くし、膜形成圧力を低い条件で膜形
成すると、図３−(ａ)のように底部にも多くの膜が形成
される。次にバイアス（図３−(ｂ)）を与えると底部に
堆積した膜の一部は逆スパッタされ側壁に付着する。こ
の動作を交互に連続して行うことによりカバレッジを改
善することができる。この動作から底部に厚く膜を形成
することができればよりカバレッジを改善できる。
長くし、膜形成圧力を低い条件で膜形成すると図１に示
すようにホール底部に多く膜が堆積する。これはターゲ
ットと基板間距離を長くすると斜から基板に到達するス
パッタ粒子が少なく、また圧力が低いためスパッタ粒子
の散乱が少ないためホール底部に多く膜が付着する。し
かし従来スパッタ法は、アスペクト比の大きいホールに
膜形成すると図８のようにホール底部にほとんど膜は形
成されない。このような従来スパッタ法の条件にバイア
スを印加して膜形成すると図９のようにダメージが発生
してしまう。これはホール底部と表面のバイアスによる
逆スパッタ速度はほぼ同じなので膜厚の薄い底部の膜が
消滅してしまうためである。しかし、本発明のバイアス
無しのスパッタ法で膜を形成すると底部に多く膜が付着
する。これに適度なバイアス電圧を基板に印加して膜形
成すると図２に示すように底部にダメージを与えること
なくカバレッジを改善することができる。また、スパッ
タとバイアスを交互に行うバイアススパッタ法の膜形成
メカニズムを図３に示す。ターゲットと基板間距離を従
来スパッタ法より長くし、膜形成圧力を低い条件で膜形
成すると、図３−(ａ)のように底部にも多くの膜が形成
される。次にバイアス（図３−(ｂ)）を与えると底部に
堆積した膜の一部は逆スパッタされ側壁に付着する。こ
の動作を交互に連続して行うことによりカバレッジを改
善することができる。この動作から底部に厚く膜を形成
することができればよりカバレッジを改善できる。
【０００７】
実施例１ 以下、本発明の実施例の膜形成装置と膜形成法について
図を用いて詳細に説明する。図４は本発明の膜形成装置
概略構成を示す図である。ここで、１は基板、２は基板
電極、３は基板１にバイアス電圧を与えるためのバイア
ス電源、４はターゲット、５はターゲット電極、６はタ
ーゲットにスパッタ電力を供給するためのスパッタ電
源、７はバイアス電圧，スパッタ電力を制御するための
設定値信号発生制御装置、８はターゲット４と基板間距
離を変えるために必要なベローズ、９は膜形成室、１０
は絶縁体、１１は排気装置、１２はガス圧制御装置など
から構成されている。まず、ターゲットと基板間距離を
設定し、次に排気装置１１で膜形成室を排気した後、ガ
ス圧制御装置１２で膜形成に必要なＡｒ雰囲気圧力にす
る。また設定値信号発生制御装置７で膜を形成するため
のスパッタ電力，バイアス電圧を設定する。これらの信
号をスパッタ電源６，バイアス電源３に与える。それぞ
れの装置は各々の信号を受けて各々の信号に対応する出
力を発生できるようになっている。以下、図４の薄膜形
成装置による薄膜形成について説明する。本発明ではホ
ール底部のダメージ防止とカバレッジ改善にはできるだ
け底部に膜を堆積する条件を見いだす必要がある。そこ
で、ターゲットと基板間距離を７５〜２００mm，膜形成
室のＡｒ雰囲気圧力は６６ｍＰａ〜６６０ｍＰａ，基板
はアスペクト比１.５，ターゲットはＡｌ−１重量％Ｓ
ｉ−０.５重量％Ｃｕの条件で膜形成した結果を図５に
示す。なお、一般的にスパッタ法あるいはバイアススパ
ッタ法で膜を形成する場合ターゲットと基板間距離は５
０〜８０mm以内に固定されている。図５において膜形成
圧力６６ｍＰａと６６０ｍＰａのいずれの場合も、ター
ゲットと基板間距離７５mmの従来域で膜形成した底部と
側壁カバレッジは約１２〜１７％ある。しかし、電極間
を長くしていくと底部のカバレッジは電極間距離の増加
と共に大きくなり、電極間距離が２００mmで圧力が６６
０mＰaで８２％，６６０ｍＰａで９８％になり大幅に改
善される。なお、側壁のカバレッジは従来域で形成した
ものとほとんど変わらない。しかし、本発明のバイアス
スパッタ法は底部に堆積した膜をバイアスにより逆スパ
ッタし側壁に付着させカバレッジを改善することにある
ため、側壁のカバレッジは小さくても良い。むしろ側壁
のカバレッジが大きいと底部に堆積するのを阻害してし
まう。次に図６に連続バイアスとスパッタとバイアスを
交互に行うバイアススパッタ法（スイッチングバイアス
とする）のカバレッジに及ぼすターゲットと基板間距離
との関係を示す。ここでのカバレッジはホール内の最小
膜厚のカバレッジである。膜形成条件はＡｒ雰囲気圧力
を６６０ｍＰａとスパッタ電力を６ＫＷの一定とし、バ
イアス電圧，スイッチングバイアスではスパッタとバイ
アスの時間比をかえることによりそれぞれのターゲット
と基板間距離で最大カバレッジが得られる条件で膜形成
した。図６において、ターゲットと基板間距離が７５mm
の従来例で膜形成したカバレッジは７％程度である。し
かし、ターゲットと基板間距離が増加するにしたがって
大幅にカバレッジは増加し２００mmでスイッチングバイ
アスで６５％，連続バイアスで４３％にもなる。高密度
集積回路のホール部のカバレッジは３０％以上必要とさ
れているが、３０％をクリヤーできるターゲットと基板
間距離は連続バイアスで１２５mm、スイッチングバイア
スで１１５mm以上にすればよい。また、膜形成Ａｒ雰囲
気圧力の影響について調べたが圧力が低い程カバレッジ
は向上する。しかし圧力の高い６６０ｍＰａではターゲ
ットと基板間距離を１５０mm以上にすればカバレッジは
３０％以上得られることがわかった。
図を用いて詳細に説明する。図４は本発明の膜形成装置
概略構成を示す図である。ここで、１は基板、２は基板
電極、３は基板１にバイアス電圧を与えるためのバイア
ス電源、４はターゲット、５はターゲット電極、６はタ
ーゲットにスパッタ電力を供給するためのスパッタ電
源、７はバイアス電圧，スパッタ電力を制御するための
設定値信号発生制御装置、８はターゲット４と基板間距
離を変えるために必要なベローズ、９は膜形成室、１０
は絶縁体、１１は排気装置、１２はガス圧制御装置など
から構成されている。まず、ターゲットと基板間距離を
設定し、次に排気装置１１で膜形成室を排気した後、ガ
ス圧制御装置１２で膜形成に必要なＡｒ雰囲気圧力にす
る。また設定値信号発生制御装置７で膜を形成するため
のスパッタ電力，バイアス電圧を設定する。これらの信
号をスパッタ電源６，バイアス電源３に与える。それぞ
れの装置は各々の信号を受けて各々の信号に対応する出
力を発生できるようになっている。以下、図４の薄膜形
成装置による薄膜形成について説明する。本発明ではホ
ール底部のダメージ防止とカバレッジ改善にはできるだ
け底部に膜を堆積する条件を見いだす必要がある。そこ
で、ターゲットと基板間距離を７５〜２００mm，膜形成
室のＡｒ雰囲気圧力は６６ｍＰａ〜６６０ｍＰａ，基板
はアスペクト比１.５，ターゲットはＡｌ−１重量％Ｓ
ｉ−０.５重量％Ｃｕの条件で膜形成した結果を図５に
示す。なお、一般的にスパッタ法あるいはバイアススパ
ッタ法で膜を形成する場合ターゲットと基板間距離は５
０〜８０mm以内に固定されている。図５において膜形成
圧力６６ｍＰａと６６０ｍＰａのいずれの場合も、ター
ゲットと基板間距離７５mmの従来域で膜形成した底部と
側壁カバレッジは約１２〜１７％ある。しかし、電極間
を長くしていくと底部のカバレッジは電極間距離の増加
と共に大きくなり、電極間距離が２００mmで圧力が６６
０mＰaで８２％，６６０ｍＰａで９８％になり大幅に改
善される。なお、側壁のカバレッジは従来域で形成した
ものとほとんど変わらない。しかし、本発明のバイアス
スパッタ法は底部に堆積した膜をバイアスにより逆スパ
ッタし側壁に付着させカバレッジを改善することにある
ため、側壁のカバレッジは小さくても良い。むしろ側壁
のカバレッジが大きいと底部に堆積するのを阻害してし
まう。次に図６に連続バイアスとスパッタとバイアスを
交互に行うバイアススパッタ法（スイッチングバイアス
とする）のカバレッジに及ぼすターゲットと基板間距離
との関係を示す。ここでのカバレッジはホール内の最小
膜厚のカバレッジである。膜形成条件はＡｒ雰囲気圧力
を６６０ｍＰａとスパッタ電力を６ＫＷの一定とし、バ
イアス電圧，スイッチングバイアスではスパッタとバイ
アスの時間比をかえることによりそれぞれのターゲット
と基板間距離で最大カバレッジが得られる条件で膜形成
した。図６において、ターゲットと基板間距離が７５mm
の従来例で膜形成したカバレッジは７％程度である。し
かし、ターゲットと基板間距離が増加するにしたがって
大幅にカバレッジは増加し２００mmでスイッチングバイ
アスで６５％，連続バイアスで４３％にもなる。高密度
集積回路のホール部のカバレッジは３０％以上必要とさ
れているが、３０％をクリヤーできるターゲットと基板
間距離は連続バイアスで１２５mm、スイッチングバイア
スで１１５mm以上にすればよい。また、膜形成Ａｒ雰囲
気圧力の影響について調べたが圧力が低い程カバレッジ
は向上する。しかし圧力の高い６６０ｍＰａではターゲ
ットと基板間距離を１５０mm以上にすればカバレッジは
３０％以上得られることがわかった。
【０００８】実施例２ 高密度集積回路の配線膜はＡｒ合金の他にＣＶＤ−Ｗ膜
が用いられている。これはＣＶＤであるため周り込みよ
く、ほぼ１００％のカバレッジが得られるのとエレクト
ロマイグレーションがないためである。しかし、ＣＶＤ
単独で膜を形成するとＳｉにダメージを与えてしまう。
これを防止するためバイアス無しのスパッタ法で膜形成
した後、ＣＶＤでＷ膜を形成する２層構造としている。
しかしアスペクト比が１.５ 以上にもなるとスパッタ法
では十分なカバレッジが得られず信頼性が低下してい
る。ＣＶＤによるダメージを防止するにはホール底部に
厚く膜を付着させればよい。そこで、本法を適用した結
果図７に示すように底部のカバレッジ（ｔ２／Ｔ）が２
５％以上，側壁のカバレッジ（ｔ１／Ｔ）を１５％以上
にすれば歩留まりを大幅に改善できることがわかった。
なお、ＣＶＤのダメージ防止にはＷばかりでなくＷＴ
ｉ，ＴｉＮでもほぼ同じ効果が得られた。
が用いられている。これはＣＶＤであるため周り込みよ
く、ほぼ１００％のカバレッジが得られるのとエレクト
ロマイグレーションがないためである。しかし、ＣＶＤ
単独で膜を形成するとＳｉにダメージを与えてしまう。
これを防止するためバイアス無しのスパッタ法で膜形成
した後、ＣＶＤでＷ膜を形成する２層構造としている。
しかしアスペクト比が１.５ 以上にもなるとスパッタ法
では十分なカバレッジが得られず信頼性が低下してい
る。ＣＶＤによるダメージを防止するにはホール底部に
厚く膜を付着させればよい。そこで、本法を適用した結
果図７に示すように底部のカバレッジ（ｔ２／Ｔ）が２
５％以上，側壁のカバレッジ（ｔ１／Ｔ）を１５％以上
にすれば歩留まりを大幅に改善できることがわかった。
なお、ＣＶＤのダメージ防止にはＷばかりでなくＷＴ
ｉ，ＴｉＮでもほぼ同じ効果が得られた。
【０００９】
【発明の効果】以上のように、本発明によるバイアスス
パッタ法は、基板とターゲット電極間距離を＞＝１１５
mm，膜形成圧力＝＜６６０ｍＰａの条件で膜形成するこ
とによりアスペクト比１.５ 以上の高密度集積回路の微
細なホール底部にダメージを与えることなくカバレッジ
＝＞３０％を得ることができる。また、本発明をＣＶＤ
のダメージ防止下地膜として適用すれば高密度集積回路
の信頼性を大幅に改善できる。
パッタ法は、基板とターゲット電極間距離を＞＝１１５
mm，膜形成圧力＝＜６６０ｍＰａの条件で膜形成するこ
とによりアスペクト比１.５ 以上の高密度集積回路の微
細なホール底部にダメージを与えることなくカバレッジ
＝＞３０％を得ることができる。また、本発明をＣＶＤ
のダメージ防止下地膜として適用すれば高密度集積回路
の信頼性を大幅に改善できる。
【図１】本発明のバイアス無しで膜形成したホール部の
膜形状を示す図である。
膜形状を示す図である。
【図２】本発明のバイアス有りで膜形成したホール部の
膜形状を示す図である。
膜形状を示す図である。
【図３】本発明のスパッタとバイアスを交互に行う膜形
成のメカニズムを示す図である。
成のメカニズムを示す図である。
【図４】本発明の装置構成を示す図である。
【図５】本発明のバイアス無しにおけるカバレッジに及
ぼすターゲットと基板間距離の影響を示す図である。
ぼすターゲットと基板間距離の影響を示す図である。
【図６】本発明のバイアス有りにおけるカバレッジに及
ぼすターゲットと基板間距離の影響を示す図である。
ぼすターゲットと基板間距離の影響を示す図である。
【図７】本発明のＣＶＤ−Ｗ膜との複合膜の一例を示す
図である。
図である。
【図８】従来法のホール部の膜形状を示す図である。
【図９】従来法のホール部の膜形状を示す図である。
１…基板、２…基板電極、３…バイアス電源、４…ター
ゲット、５…ターゲット電極、６…スパッタ電源、７…
設定値信号発生制御装置、８…ベローズ、９…膜形成
室、１０…絶縁体、１１…排気装置、１２…ガス圧制御
装置。
ゲット、５…ターゲット電極、６…スパッタ電源、７…
設定値信号発生制御装置、８…ベローズ、９…膜形成
室、１０…絶縁体、１１…排気装置、１２…ガス圧制御
装置。
Claims (5)
- 【請求項１】スパッタ法，バイアススパッタ法，バイア
スとスパッタを交互に行うバイアススパッタ法におい
て、ターゲットと基板間距離を１１５mm以上，膜形成圧
力を６６０ｍＰａ以下で膜形成することを特徴とする薄
膜形成法。 - 【請求項２】集積回路を有する基板上に、請求項１で形
成された膜を具備することを特徴とする集積回路装置。 - 【請求項３】微細なホールを有する集積回路装置におい
て第１層を請求項１で形成されたＷ膜，ＷＴｉ，ＴｉＮ
等とし、第２層をＣＶＤ−Ｗ膜とすることを特徴とする
集積回路装置。 - 【請求項４】請求項３において第１層のＷ膜，ＷＴｉ，
ＴｉＮ等のホール底部のカバレッジを＝＞２５％，側壁
のカバレッジを＝＞１５％とすることを特徴とする集積
回路装置。 - 【請求項５】内部を真空にすることのできる容器，その
内部に膜を形成するためのターゲット電極，基板にバイ
アスを与えるためのバイアス電極，ターゲットとバイア
ス電極の距離を変えることのできる手段を備え、バイア
スとスパッタを単独、またはスパッタとバイアスを交互
にそれぞれの電極に印加し制御できる手段、前記真空容
器の内部を排気する手段及び気体を導入し制御する手段
を備えたことを特徴とする薄膜形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30998692A JPH06158299A (ja) | 1992-11-19 | 1992-11-19 | 薄膜形成法及び装置並びに集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30998692A JPH06158299A (ja) | 1992-11-19 | 1992-11-19 | 薄膜形成法及び装置並びに集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06158299A true JPH06158299A (ja) | 1994-06-07 |
Family
ID=17999764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30998692A Pending JPH06158299A (ja) | 1992-11-19 | 1992-11-19 | 薄膜形成法及び装置並びに集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06158299A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10014917A1 (de) * | 2000-03-17 | 2001-10-04 | Infineon Technologies Ag | Verfahren zur Herstellung einer Kontaktschicht |
| US6380058B2 (en) | 1998-08-07 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for manufacturing semiconductor device |
| JP2003203975A (ja) * | 2001-12-22 | 2003-07-18 | Hynix Semiconductor Inc | 半導体素子の金属配線形成方法 |
| KR100587663B1 (ko) * | 1999-07-08 | 2006-06-08 | 삼성전자주식회사 | 스퍼터링 장치 |
| JP2007019555A (ja) * | 2006-10-16 | 2007-01-25 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2008308765A (ja) * | 1997-11-26 | 2008-12-25 | Applied Materials Inc | ダメージフリー被覆刻設堆積法 |
| JP2010283360A (ja) * | 2001-11-14 | 2010-12-16 | Applied Materials Inc | 配線を形成する方法及びプラズマスパッタリアクタ |
| US9062372B2 (en) | 2002-08-01 | 2015-06-23 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| US10047430B2 (en) | 1999-10-08 | 2018-08-14 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
-
1992
- 1992-11-19 JP JP30998692A patent/JPH06158299A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008308765A (ja) * | 1997-11-26 | 2008-12-25 | Applied Materials Inc | ダメージフリー被覆刻設堆積法 |
| US6380058B2 (en) | 1998-08-07 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for manufacturing semiconductor device |
| KR100587663B1 (ko) * | 1999-07-08 | 2006-06-08 | 삼성전자주식회사 | 스퍼터링 장치 |
| US10047430B2 (en) | 1999-10-08 | 2018-08-14 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| DE10014917A1 (de) * | 2000-03-17 | 2001-10-04 | Infineon Technologies Ag | Verfahren zur Herstellung einer Kontaktschicht |
| US6365510B2 (en) | 2000-03-17 | 2002-04-02 | Infineon Technologies Ag | Method for fabricating a contact layer |
| DE10014917B4 (de) * | 2000-03-17 | 2004-12-02 | Infineon Technologies Ag | Verfahren zur Herstellung einer Kontaktschicht |
| JP2015201662A (ja) * | 2001-11-14 | 2015-11-12 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | スパッタリング及び再スパッタリングのための自己イオン化したプラズマ及び誘導結合したプラズマ |
| JP2010283360A (ja) * | 2001-11-14 | 2010-12-16 | Applied Materials Inc | 配線を形成する方法及びプラズマスパッタリアクタ |
| JP4657571B2 (ja) * | 2001-12-22 | 2011-03-23 | 株式会社ハイニックスセミコンダクター | 半導体素子の金属配線形成方法 |
| JP2003203975A (ja) * | 2001-12-22 | 2003-07-18 | Hynix Semiconductor Inc | 半導体素子の金属配線形成方法 |
| US9062372B2 (en) | 2002-08-01 | 2015-06-23 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| JP2007019555A (ja) * | 2006-10-16 | 2007-01-25 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3193875B2 (ja) | 半導体ウェハにおけるコンタクト、ビア及びトレンチの低熱費金属の充填及び平坦化のための方法と装置 | |
| JP4947834B2 (ja) | ダメージフリー被覆刻設堆積法 | |
| US3804738A (en) | Partial planarization of electrically insulative films by resputtering | |
| JPH02138456A (ja) | スパツタリング方法と装置および応用製品 | |
| EP0875924A2 (en) | Improved tantalum-containing barrier layers for copper | |
| US5540820A (en) | Thin film forming method | |
| JPH0373629B2 (ja) | ||
| JPH0697660B2 (ja) | 薄膜形成方法 | |
| US6451179B1 (en) | Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma | |
| JPH06158299A (ja) | 薄膜形成法及び装置並びに集積回路装置 | |
| JPH10330932A (ja) | スパッタリング装置 | |
| US5520784A (en) | Ultrasonic enhancement of aluminum step coverage and apparatus | |
| JPH01195273A (ja) | 基板バイアス方式のスパッタリング方法及びその装置 | |
| US20030062254A1 (en) | Method and apparatus for depositing a metal layer | |
| JPH10125627A (ja) | 半導体装置の製造方法および高融点金属ナイトライド膜の形成方法 | |
| JP3727693B2 (ja) | ＴｉＮ膜製造方法 | |
| JP3683336B2 (ja) | 積層構造の形成方法 | |
| JP3369632B2 (ja) | サーマルプリントヘッドとその製造方法 | |
| JPH059729A (ja) | スパツタリング法 | |
| JP3694803B2 (ja) | 半導体装置のチタニウム膜の形成方法 | |
| JPH07292474A (ja) | 薄膜製造方法 | |
| JPS637364A (ja) | バイアススパツタ装置 | |
| JPH05259108A (ja) | 酸素添加窒化チタン膜及びその製造方法 | |
| JPH08203828A (ja) | スパッタリング方法およびその装置 | |
| JP3120513B2 (ja) | ドライエッチング方法 |