JP4947834B2 - ダメージフリー被覆刻設堆積法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、下地表面へのダメージや汚染の可能性をなくすか、もしくはその可能性をかなり低下させるように、高アスペクト比の半導体特徴（ｆｅａｔｕｒｅｓ）の壁を覆う刻設された被覆（ｓｃｕｌｐｔｕｒｅｄ ｃｏａｔｉｎｇ）をスパッタリングする方法に関する。
【０００２】
【従来の技術】
半導体のパターン化された金属特徴の特徴サイズが縮小されるにつれ、当該分野で既知の技術を用いては、多層冶金処理を施すことが特に困難となっている。さらに、現在好適な冶金とされるアルミニウムを、それに比べて抵抗率が低くさらにエレクトロマイグレーション耐性が高いために、いくつかの応用において銅に切り替えることも、将来の技術的要求に含まれている。ブランケットメタルをパターニングするためによく用いられる標準的な反応性イオンエッチング法では、温度が低い（約２００℃を下回る温度）状態では銅が揮発性の分解物を発生しないため、銅を扱う場合には特に困難となる。それに替わる堆積リフトオフ技術は、銅がリフトオフ溶剤によって腐食しやすければ、銅構造における適応可能性において制限される。したがって、銅からなる素子を形成するための主要な処理は、食刻構造であり、埋め込まれた状態のトレンチおよび／またはバイアを充填する必要がある。
【０００３】
０．５ミクロン（μ）以下の範囲にある特徴サイズを有する食刻された多層構造を製造するための通常の工程は、以下の工程からなる。すなわち、誘電体材料を全面堆積する工程、誘電体材料をパターニングして開口を形成する工程、誘電体材料の表面全体へバリヤ層を設ける工程、開口を充填するのに十分な厚みをもつ導電材料を基板へ堆積する工程、化学的技術、機械的技術、もしくは化学機械研磨などのようなこれらの技術を組み合わせた技術を用いて基板表面から余分に堆積した導電材料を除去する工程である。特徴サイズがおよそ０．２５μより小さいものである場合、通常、化学的気相堆積法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法、電気めっき法、もしくはイオン堆積スパッタリング法から選択された方法を用いて、バリヤ層および／または導電充填層が堆積される。化学気相成長法は、本質的に完全にコンフォーマルなものであるが、特に特徴が高アスペクト比の場合、充填された開口の中心にボイドを生じる傾向がある。さらに、蒸着源からの汚染物が堆積された導電材料で見つけられることが多く、これは密着性や他の膜特性に影響を及ぼす場合がある。蒸着法は、特徴の深さが浅いものを被覆するには問題はないが、高アスペクト比の特徴を充填するには、蒸着技術の堆積速度が特に遅く、またステップカバレージが劣ることもあって、一般に実用的ではない。電気めっき法は、コンタクトバイアを充填する方法として最近有望視されてきたが、適切なシード層が電気めっきを施す前に堆積されなければ、電気めっきを施した銅の結晶方向はエレクトロマイグレーションを減少させるためには最適なものでなくなる。スパッタリングした銅を用いて、電気めっきした銅かもしくはＣＶＤを施した銅の充填層が全体に適用されたシード層を設けることにより、結晶構造が改良されてデバイス特性が向上する。
【０００４】
銅を用いた応用にどのような技術を用いようとも、それを適用する前に、銅を隣接する材料に拡散しないようにするバリヤ層を設けることが必要となる。バリヤ層は、連続したもので、かつ銅原子を拡散させてしまうような開口をまったく含んでいないものである必要がある。バリヤ層が、アスペクト比が３：１よりも大きいものであり、かつ特徴のサイズが０．５μｍ以下である特徴の表面を被覆しなければない場合、このようにバリヤ層を連続させて形成することは非常に困難である。バリヤ層を設けるための好適な方法は、プラズマスパッタリングを用いた物理的気相堆積法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）であり、この方法を用いると堆積速度が速くなるため、ＰＶＤ法の中では好ましい方法のものである。蒸着を実行するのに必要な装置が簡単であるため、可能であれば、従来のプラズマスパッタリングが使用される。特に小さな特徴サイズ、例えば０．２５μよりも小さな特徴のサイズが含まれる場合、イオン堆積プラズマ（ＩＭＰ）スパッタリング技術を用いることが必要な場合がある。
【０００５】
被覆層を刻設するのが困難であるため、高アスペクト比で寸法が小さな特徴に適合する層がバリヤ層かまたは主に導電層であるかにかかわらず、多くの技術が開発され、適切な形状を有する被覆層を提供する試みがなされてきた。
【０００６】
１９７４年５月１７日に発行されたＲｕｄｏｌｐｈ Ｅｓｃｈｂａｃｈの米国特許第５，３１２，５０９号公報には、高純度金属の低温化学気相成長（ＣＶＤ）用の製造システムが開示されている。さらに詳しく言えば、エッチングされたパターンを含む半導体基板がプラズマ洗浄され、接着層や核生成シード層でスパッタ被覆されて、ＣＶＤ法を用いて導電層が設けられる。ＣＶＤ法で堆積された金属は、コンピュータガイダンスシステムを用いて制御されるリアクタと基板の状態を種々に組み合わせて形成される。このような製造システムは、低温で純銅をＣＶＤ堆積する際に用いることが推奨されている。
【０００７】
１９８５年４月３０日に発行されたＰｒｅｍ Ｎａｔｈの米国特許第４，５１４，４３７号公報には、インジウム錫酸化物などの薄膜を基板に堆積させるための方法および装置が開示されている。この堆積工程は、電子、半導体、光電池デバイスの製造において一つのステップからなる。固体材料源を蒸発させるために電子ビームが用いられ、反応ガスからイオン化可能なプラズマを供給するために電磁エネルギーが用いられる。蒸発させた固体材料をプラズマを介して通過させることで、基板に堆積させる前に活性化される。このようにして、固体材料と反応ガスが励起され、新しく形成された化合物を基板に堆積させる前にそれらを相互作用させることが容易になる。
【０００８】
１９９０年７月３１に発行されたＬｕ等の米国特許第４，９４４，９６１号公報には、半導体ウェハなどの基板上に金属もしくは金属合金を部分的にイオン化したビームで堆積するためのプロセスが記載されている。るつぼの出口でるつぼから蒸発した金属が部分的にイオン化され、イオン化された蒸気はバイアスをかけて基板に引きつけられる。基板温度を制御することで、トレンチやバイアなどの階段状の表面が非コンフォーマルなカバレージになるとされている。さらに高い温度が使用される場合、階段状の表面は平坦化される。ここに挙げられた例は、アルミニウムの堆積であり、非コンフォーマルな堆積法が、約１５０℃から約２００℃の範囲にある基板温度で実行され、さらに平坦化堆積法が約２５０℃から約３５０℃の範囲にある基板温度で実行されている。
【０００９】
１９９０年１２月１１日に発行された米国特許第４，９７６，８３９号公報には、不活性ガスや窒素からなる他のガスに対して１容量％から５容量％の割合の酸素を含む混合ガスで反応スパッタリングさせて形成した５００Åから２，０００Åの厚みを有する窒化チタンバリヤ層が開示されている。ここでは、窒化チタンバリヤ層を堆積させる間のシリコン基板の温度は、スパッタリング中約３５０℃から約５００℃の範囲にあり、窒化チタン膜の抵抗率は、「１００μΩ−ｃｍよりも小さい」ものであった。
【００１０】
１９９３年９月２１日に発行されたＢｒａｒｅｎ等の米国特許第５，２４６，８８５号公報では、高アスペクト比の特徴を充填するためにレーザアブレーションシステムの使用が提案されている。合金、グレード層および純金属は、エネルギービームを用いて２以上の材料からなるターゲットをアブレーションして、ある特定の角度でターゲットに衝突させることによって堆積される。アブレーションされた材料は、主にアブレーションされた材料のイオンからなるプラズマを作り出すものとされ、プラズマは材料が堆積される予定の表面の方向に高い指向性をもつようにされる。好適なエネルギービーム源は、ＵＶレーザである。堆積表面の加熱はビームにより堆積される全エネルギーに制限され、これは最小限に抑えるべきであるとされている。
【００１１】
Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ．のＶｏｌ．１２，Ｎｏ．１，Ｊａｎ／Ｆｅｂ １９９４で発表されたＳ．Ｍ．ＲｏｓｓｎａｇｅｌおよびＪ．Ｈｏｐｗｏｏｄによる「イオン化されたマグネトロンスパッタリング放電からのメタルイオン堆積（Ｍｅｔａｌ ｉｏｎ ｄｅｐｏｓｉｔｉｏｎ ｆｒｏｍ ｉｏｎｉｚｅｄ ｍａｇｎｅｔｒｏｎ ｓｐｕｔｔｅｒｉｎｇ ｄｉｓｃｈａｒｇｅ）」と題した１９９３年の論文において、従来のマグネトロンスパッタリングとスパッタリング陰極と基板間の領域にある高密度の誘電結合ＲＦプラズマを組み合わせる技術が記載されている。ここで挙げられている例のうちの１つは、反応スパッタリングを用いて窒化チタン膜を堆積する例であり、この例ではアルゴンガスおよび窒素ガスを組み合わせて形成したプラズマと組み合わせてチタン陰極が用いられている。生成される膜の抵抗率は、約２００μΩ−ｃｍから約７５μΩ−ｃｍの範囲のものであり、より低い抵抗率の膜を発生させるためにはイオンエネルギーをさらに大きくしなければならない。しかしながら、イオンエネルギーを大きくすればするほど、膜にかかる応力もさらに大きくなってしまう。膜の剥離は７００Åを超える厚みに共通しており、回路外形の特徴での堆積が裂けて層間剥離することになる。
【００１２】
Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ １４（３），Ｍａｙ／Ｊｕｎ １９９６のＳ．Ｍ．ＲｏｓｓｎａｇｅｌおよびＪ．Ｈｏｐｗｏｏｄによる「拡散バリヤ、接着層およびシード層適用時に原子量の大きい不応性のある薄膜を堆積する方法（Ｔｈｉｎ，ｈｉｇｈ ａｔｏｍｉｃ ｗｅｉｇｈｔ ｒｅｆｒａｃｔｏｒｙ ｆｉｌｍ ｄｅｐｏｓｉｔｉｏｎ ｆｏｒ ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ，ａｄｈｅｓｉｏｎ ｌａｙｅｒ，ａｎｄ ｓｅｅｄ ｌａｙｅｒ ａｐｐｌｉｃａｔｉｏｎｓ）」と題した論文には、拡散バリヤを堆積させる際、指向性の程度を制御することが可能な技術が記載されている。さらに詳しく言えば、この論文にはタンタル（Ｔａ）を堆積させる方法が記載されており、この方法によりタンタル原子を相互接続用のバイアおよびトレンチの急勾配の側壁に堆積させることができる。この方法は、堆積する原子の指向性を高めて、低圧で従来のコリメートされていないマグネトロンスパッタリングを用いる。指向性を高めるためには、陰極とワークピース表面との間の距離（スロー（ｔｈｒｏｗ））を長くし、スパッタリング中のアルゴンの圧力を下げる。商用陰極（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｅｎｄｕｒａ（登録商標）クラス：直径３０ｃｍの円形板陰極）に堆積された膜と回転磁石で規定された浸食経路に対して、２５ｃｍのスローは挿間されるコリメータの１．０に近いアスペクト比にほぼ等しいものとされる。本願開示において、従来のコリメートされていない低圧マグネトロンスパッタリングとともにこのような「ロングスロー」技術の使用は、「ガンマスパッタリング」と呼ばれる。ガンマスパッタリングを用いることで、トレンチの特徴が０．５μｍ幅のものに対してアスペクト比が２．８：１のトレンチの側壁上にコンフォーマルな薄い被膜を堆積することができる。しかしながら、ガンマスパッタリングされたＴａＮ膜が比較的高い膜の残留圧縮応力を示し、これによりＴａ膜または窒化タンタル（例えば、Ｔａ2ＮまたはＴａＮ）膜は下地基板（通常、酸化シリコン誘電体）から剥離してしまう可能性がある。その代わりに、膜が剥離しなくても、膜応力により基板（通常、シリコンウェハ）表面上の特徴が歪んだり、もしくは薄いウェハが変形してしまうこともある。
【００１３】
１９９４年１０月１１日に発行されたＨｏ等の米国特許第５，３５４，７１２号公報には、集積回路の相互接続構造を形成するための方法が記載されている。スパッタリングされる窒化チタン（ＴｉＮ）などの導電材料のバリヤ層が、誘電体層により画定されるトレンチ表面上に配置されることが好ましい。ＴｉＮにより次に金属を堆積するためのシード層が設けられる。ＣＶＤ技術を用いて導電性のバリヤ層上に銅のコンフォーマル層が選択的に堆積される。
【００１４】
１９９６年１２月１７日に発行されたＪｏｓｈｉ等の米国特許第５，５８５，７６３号公報には、不応性金属を被せた抵抗率が低い金属導電体のラインおよびバイアが開示されている。さらに詳しく言えば、物理気相成長法（例えば、蒸着法またはコリメートスパッタ法）を用いて低抵抗率の金属が設けられ、その後、不応性の金属キャップの化学気相成長（ＣＶＤ）が施される。推奨されている相互接続金属には、ＡｌxＣｕy（ここで、ｘおよびｙの合計は１であり、ｘおよびｙは共に０以上である）が含まれている。
【００１５】
コリメートスパッタ法に必要な装置は、一般に、時間の経過中コリメータ上にスパッタリングされる材料の立ち上がりが一定のものであるため、維持および制御がともに困難なものとなる。コリメートスパッタ法は、１９９５年１２月２６日に発行されたＡｃｔｏｒ等の米国特許第５，４７８，４５５号公報に記載されている。スパッタリングまたは蒸着にかかわらず、基板に到達するスパッタリングされた流束が減少するため、コリメートは本質的に堆積処理が低速になる。
【００１６】
１９９７年５月１３日に出願された本発明の出願人による米国特許出願第０８／８５５，０５９号には、スパッタリング技術を用いて銅で半導体のワークピース表面上の特徴を充填する方法が記載されている。基板表面の温度は、銅層を形成している間、特定の温度域内に制御される。スパッタリング法は、ガンマスパッタリング法、コヒーレントスパッタリング法、ＩＭＰ（イオンメタルプラズマ）法や従来のスパッタリング法を含む多数の使用可能なスパッタリング法から選択され、これらすべてが詳細に記載されている。米国特許出願第０８／８５５，０５９号の内容全体を参照により本願明細書に引用したものとする。
【００１７】
本発明の譲受人に譲渡され、その内容全体を参照により本願明細書に引用する１９９５年８月７日に出願されたＸｕ等の米国特許出願第０８／５１１，８２５号には、キャリア層として作用する窒化チタンからなるバリヤ層を形成する方法が記載されている。キャリア層により、高アスペクト比のバイア、ホールまたはトレンチなどの孔を充填して、従来技術の方法と比較して低温でキャリア層上に設けられる導電膜が平坦化できる。Ｘｕ等の好適な実施形態のキャリア層は、Ｔｉ／ＴｉＮ／Ｔｉからなる３層構造のものであり、これはイオン堆積（またはイオンメタルプラズマ）スパッタリング技術を用いて堆積される。本出願の図１には、Ｘｕ等のキャリア層を含むコンタクトバイアの断面の略図を示している。さらに詳しく言えば、図１は、高アスペクト比の孔１１３に形成された例示的なコンタクト１１８を示している。具体的に言うと、孔１１３のアスペクト比は約５：１であり、ここで幅寸法１２０は約０．２５μで、寸法１２２は約１．２μである。コンタクト１１８は、少なくとも２つのサブエレメントからなる。すなわち、バリヤ層としても作用するキャリア層１００と、キャリア層１００上に堆積された導電材料１１９であり、これらはキャリア層が形成された後に残る孔の容積を充填するためのものである。
【００１８】
キャリア／バリヤ層１００を参照すると、この３層からなる構造は、二酸化シリコン層１１１とシリコン基板１１０の両表面上に設けられる前に、ターゲットからスパッタされ部分的にイオン化（１０％から１００％のイオン化）されたチタンからなる第１の副層１１２から形成される。ターゲットを離れた後基板上に堆積する前にターゲット材料がイオン化される技術は、「イオン堆積スパッタリング法」か、もしくは「イオンメタルプラズマ（ＩＭＰ）」スパッタリング法と呼ばれる。第２の副層１１４は、部分的にイオン化され窒素と反応させたスパッタリングされたチタン層であり、第１の副層１１２上に堆積させる前に窒化チタンを形成する。第３の副層１１６は、部分的にイオン化された状態で堆積させた、スパッタリングしたチタンと窒化チタンの両方からなる層である。
【００１９】
キャリア／バリヤ層が一旦堆積されると、およそ８００Åの厚みを有するコンフォーマル層が形成され、導電材料１１９で充填すべき孔の中に内部容積１１７を残す。コンフォーマルキャリア／バリヤ層１００は、部分的にイオン化されスパッタリングされたチタンと窒化チタンを用いて堆積されたもので、部分的にイオン化された材料は、基板の支持プラテン（図示せず）上にある電界により孔の基板１１０と１１１の方向へと向けられたものである。部分的にイオン化されスパッタリングされた材料と基板上に電界を設けるために用いる装置は、Ｘｕ等の特許出願に詳細に記載されており、以下により一般的な用語で記載される。
【００２０】
Ｘｕ等の図１に記載されたコンフォーマルキャリア／バリヤ層１００は、基板を配置した、十分な電界（バイアス）を支持プラテン（図示せず）にかけて、バイアスを基板自体に与えることだけで達成される。通常、基板のバイアスは約−７０Ｖである。
【００２１】
層１１２を形成している間に約−７０Ｖの基板バイアスをかけると、下地のシリコン基板１１０と二酸化シリコン側壁基板１１１にイオンが強い衝撃を与えることになり、結果としてこれらの表面を同時にスパッタリングすることになることが分かった。シリコン基板１１０と二酸化シリコン基板１１１からスパッタリングされた原子は、他の材料の周辺表面と共にバリヤ層１１２の組成をも汚染してしまう。本発明は、周辺表面をほとんど汚染もしくは乱さずに、スパッタリングされたキャリア／バリヤ層１００を堆積させて、所望の形状に刻設する方法を提供する。
【００２２】
【課題を解決するための手段】
本発明では、堆積層のイオンが衝突することによって浸食および汚染しないように、刻設された層が適用された表面が保護されるているイオン堆積スパッタリング法を用いて、刻設された材料層を半導体の特徴表面に適用する方法であって、
ａ）従来のスパッタリング法またはイオン堆積スパッタリング法を用いて刻設された層の第１の部分を、前記刻設された層が適用される表面が前記半導体の特徴の性能または寿命に有害な量で浸食または汚染されない程度に基板バイアスを十分低くして適用するステップと、
ｂ）イオン堆積スパッタリングを用いて前記刻設された層の次の部分を、さらなる層材料を堆積させながら、前記第１の部分からの形状を刻設することができる程度に基板バイアスを十分高くして適用するステップとからなる半導体の特徴表面に刻設した材料層を適用する方法が開示されている。
【００２３】
この方法は、半導体の特徴表面上にバリヤ層、ウェッティング層、および導電層を刻設することに特に適している。例えば、導電層がタングステンであり、バリヤ層がチタンの場合、チタン層を堆積するための方法を用いることで、コンタクトバイアの底面に隣接した表面からスパッタリングオフされる不純物によってチタンが汚染されないため、コンタクトの抵抗率が大きくなることを防ぐ。導電層がアルミニウムであり、下地層がチタンウェッティング層である場合、チタンを堆積するための方法を用いることにより、チタンを堆積中に隣接した二酸化シリコン表面からスパッタリングオフされた酸素によってチタンウェッティング層が汚染されない。汚染されていないチタン層上に引き続き適用されるアルミニウム層が、よりよい状態でチタン層に流れることになる。例えば、導電層が銅であり、下地層がタンタルバリヤ層である場合、この方法を用いることによって、特徴のサイズが小さくアスペクト比が高くても、汚染されていないコンフォーマルなタンタルバリヤ層を堆積することができる。
【００２４】
下地層が銅の場合、銅を分離するために適切なバリヤ層が用いられていなければ、銅の表面の拡散特性によって隣接材料に拡散されるため、コンフォーマルなタンタルバリヤ層が比較的均一な厚みをもつことが非常に重要なこととなる。銅が隣接した材料内に拡散されないようにするために、銅を分離させるために用いるバリヤ層は連続したものでなければならなく、特徴の外形にもよるが、層はコンフォーマルなもので、その最小厚みが少なくとも約５Åのものが好ましい。例えば、トレンチやコンタクトバイアのような特徴のアスペクト比が高く（通常、約３：１より大きい）、特徴サイズが小さい場合（通常、トレンチまたはバイアの底面の最大寸法は約０．５μ以下のものである）、トレンチまたはバイアのベース部付近の壁のバリヤ層の厚みは薄くなる傾向にあるが、この例に限られたものではない。アスペクト比が大きくなればなるほど、薄膜効果も高くなる。層の堆積がコンフォーマルなものでないため、その薄くなった部分を補うためにさらに材料を堆積させると、特徴の開口部付近の特徴内に大きなオーバハング（肩部）が生じてしまう。このオーバハングにより、導電材料で特徴を充填しにくくなり、バイア／コンタクトまたはライン抵抗が増大してしまうこともある。よりコンフォーマルな層を堆積させるために、イオン堆積プラズマ技術を用いることが必要となる。さらに、特徴表面上にバリヤ層の刻設された厚みを設けるために、バリヤ層の堆積中、特徴表面をバイアスする必要がある。
【００２５】
堆積中に、周辺表面やバリヤ層またはウェッティング層自体を汚染しないようにするために、バリヤ層またはウェッティング層は以下のように堆積される。すなわち、従来のスパッタリング技術を用いるかもしくはイオン堆積プラズマ法のいずれかを用いて第１の材料部分が基板表面に堆積されるが、このときイオン化されたバリヤ層材料が引きつけられる方向の表面が、デバイス性能または寿命に有害な量でスパッタリングされない程度に十分低くした基板バイアス電圧と組み合せる。通常、基板バイアス電圧は、約−２０Ｖよりも低いものでなければならない。基板にバイアスをかけるための基板支持プラテンには電力をまったく印加しない場合に優れた結果が得られる。最初の堆積は、約１０ｍＴよりも大きい真空チャンバ圧で実行されることが好ましい。バリヤ層またはウェッティング層は、この分野で一般に使用される温度で堆積することも可能である。
【００２６】
バリヤ層の材料の第１の部分を堆積した後、特徴の表面上にさらにバリヤ層材料を堆積する間、バイアス電圧は増大される。より高いバイアス電圧を印加することによって、バリヤ層またはウェッティング層材料の第１の部分（より低い基板バイアス電圧で堆積されたもの）をリスパッタリング（刻設）しながら、新しく堆積する材料のより異方性の堆積を可能にすることができる。トレンチまたはバイアの表面上に低いバイアス電圧で堆積された材料により、より高いバイアス電圧でスパッタリング堆積している間、バリヤ層材料またはウェッティング層材料の下にある基板表面を保護することができる。これにより、イオン化材料を衝突させることによって基板に生じる基板内の破壊をなくし、デバイスを機能的に破壊しないようにする。また、バリヤ層またはウェッティング層を適用する間、隣接した表面からスパッタリングされた材料によりバリヤ層またはウェッティング層に生じる汚染を減少させるか、またはそれを排除する。
【００２７】
対象となる特徴の外形を最適にする条件を変化させながら、基板バイアスをかけない堆積ステップと基板バイアスをかける堆積ステップとを複合して組み合わせるか、もしくはバイアス電力をしだいに上げていくことによって、バリヤ層が刻設されてもよい。
【００２８】
導電材料のシード層、特に、特徴に適用される銅のシード層は、バリヤ層やウェッティング層を参照して上述したものと同じ刻設方法で達成されることもある。銅の充填が電気めっき法、化学的気相堆積法（ＣＶＤ）、ＰＶＤ（例えば、出願人の同時継続出願第０８／８５５，０５９号に記載された銅の堆積技術など）か、もしくはこれらの方法を組み合わせて達成される場合に、銅のシード層を刻設することは特に重要なものとなる。すなわち、連続したコンフォーマルなシード層を有する必要がある。銅のシード層を刻設しなければ、通常、コンタクトバイアの頂部にかなりのオーバハングが生じてしまう。このようなオーバハングにより、バイアを完全に充填する前にバイアの開口部を塞いでしまい、コンタクトの内部にボイドが残ってしまう。銅のシード層をスパッタリングしすぎてしまうと、バイアの底部にシード層がない部分を作ってしまう。銅のシード層がなくなると、その領域に銅が成長しなくなるため、バイアの底部にボイドが形成されてしまう。（銅の充填物が電気めっき法を用いて堆積される場合、銅のシード層がまったくない領域には電気めっき用の電流がない。）本方法は、連続したコンフォーマルなシード層を提供するものである。基板の温度は、銅のシード層を堆積させ刻設する間、非常に重要なもので、これによりバリヤ層表面から銅がディウェッティングしないようになる。銅のシード層を堆積および刻設する間の基板の温度は、約５００℃より低いものが好ましく、約２００℃よりも低いものがさらに好ましい。
【００２９】
【発明の実施の形態】
薄膜のバリヤ層、ウェッティング層および導電材料のシード層を半導体の特徴表面に適用するには、特徴の性能を最適なものにする場合、層を特徴の形状に合わせる必要がある。
【００３０】
物理的気相堆積（ＰＶＤ）技術を用いてこのような薄膜を形状合わせする技術は、ＰＶＤを用いると多くの望ましい材料特性が得られるため、近年特に関心を集めてきた。ＩＭＰとしても知られるイオン堆積スパッタリング法を用いて、高アスペクト比で小さな特徴サイズを有する特徴に材料層をＰＶＤ法で適用することが可能であった。しかしながら、イオン堆積スパッタリング法は、イオン堆積スパッタリングを施した材料と接触する下地層がスパッタリングされて浸食されるという逆効果の副作用も有していた。さらに、下地層から浸食された材料が特徴表面付近を汚染してしまう可能性もあった。
【００３１】
半導体の特徴表面上にイオン堆積スパッタリングを施し刻設された材料層を適用する本発明の方法によって、イオン堆積層が堆積される基板がスパッタリングされることがなくなる。この方法は、バイアの底面にバリヤ層を堆積する際に特に有益であり、バリヤ層の堆積中に隣接した表面から汚染されると、コンタクトの抵抗率が最終的に高くなってしまう可能性がある。この方法は、導電層として用いられる材料が隣接する誘電体材料内に拡散されないようにするために、コンフォーマルで比較的均一な堆積を行う必要がある場合、バリヤ層を堆積する際に特に有益である。この方法は、ウェッティング層が汚染されるとウェッティング機能を働かせるための層の性能に影響を及ぼす場合、ウェッティング層を堆積する際に特に有益である。この方法は、導電性のシード層が汚染されると引き続き堆積される導電材料に適切な結晶構造が形成できなくなる場合、導電性のシード層を堆積する際に特に有益である。さらに、特徴サイズが小さくアスペクト比が高く、連続してコンフォーマルな導電材料のシード層を特徴表面上に形成する必要がある場合、コンフォーマル層を刻設することが可能であることは、導電材料が銅である場合など、特に利点となる。
【００３２】
銅が隣接した材料内に拡散されないようにするために、銅を分離するために用いるバリヤ層は連続的なものである必要があり、さらに特徴の形状にもよるが、厚みが少なくとも約５Åの最小厚みを有する、コンフォーマルかつ実質的に均一なものであることが好ましい。特徴サイズが小さくアスペクト比が大きい場合、特徴の底面に向かって、トレンチ表面やコンタクトバイア表面などの特徴に適用されるバリヤ層が薄くなっていく傾向にある。底面付近の特徴壁の上にバリヤ層を所望する最小厚みに仕上げていくために、バリヤ層を堆積するためのイオン堆積プラズマ技術を用いる必要がある。さらに、バリヤ層が適用される表面にバイアスをかけて、刻設された実質的に均一かつコンフォーマルな被覆形状を得るように、バリヤ層の材料を形成する必要がある。バリヤ層を堆積する間、周辺の表面やバリヤ層材料自体が汚染されないようにすることが重要である。バリヤ層上に銅層を堆積させる間の下地層の銅による汚染や銅層自体の汚染に関しても、同じことが当てはまる。下地基板材料がスパッタリングされると、バリヤ層の特性にダメージを与え破壊してしまうか、銅のシード層を害してしまう（例えば、銅などの抵抗率が低い材料は不純物に極端に敏感である）。下地基板材料をスパッタリングしないようにするためには、堆積するイオン化された材料が引きつけられる方向にある表面が、デバイス性能や寿命に有害な量でスタッパリングされない程度に十分低い基板バイアス電圧を用いて、特徴の表面上に保護材料層を最初にスタッパリングして堆積する必要がある。バリヤ層材料の少なくとも一部を堆積した後、バイアス電圧を上げて以前に堆積されたバリヤ材料と新しく堆積するバリヤ材料の両方を刻設しやすくする。銅のシード層を堆積する間、これと同じ技術を用いて、下地材料層が銅汚染されないようにする。
【００３３】
しかしながら、本発明の方法は、銅が導電層である応用に限ったものではない。バリヤ層、導電性のシード層および充填層を堆積する間、下地層を浸食しないようにするには、例えば、Ｔｉ／ＴｉＮバリヤ層を組み合わせて使用するアルミニウム導電層などの他のシステムに応用することも可能である。
【００３４】
Ｉ．定義
詳細な記載の序文として、本願明細書および添付の請求の範囲に用いている単数形「ａ」、「ａｎ」、「ｔｈｅ」は、他に明確な表記がない限り、複数のものも含むことに留意されたい。したがって、例えば、「半導体（ａ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」という用語は、半導体の性質を示す特性をもつ既知のさまざまな種類の材料を含むものであり、「プラズマ（ａ ｐｌａｓｍａ）」という表記は、ＲＦもしくはＤＣグロー放電により活性化されたある種のガスやガス反応物を含み、さらに「銅」、「アルミニウム」「タングステン」という表記は、それらの合金も含んでいる。さらに詳しく言えば、本願明細書では、「ＴｉＮ」、「ＴａＮ」、「ＭｏＮ」、「ＷＮ」、「ＴｉＳｉＮ」、「ＴａＳｉＮ」、「ＭｏＳｉＮ」、「ＷＳｉＮ」などのような化合物の表記は、ここに挙げた要素の組み合わせを含むすべての化合物を含むものであり、特定の化学量論組成に限定するものではない。
【００３５】
本発明の記載において特に重要な特別な用語を以下に定義する。
【００３６】
「アルミニウム」という用語は、半導体業界で通常用いられる種類のアルミニウム合金を含む。このような合金は、例えば、アルニウム−銅合金やアルミニウム−銅−シリコン合金を含む。通常このようなアルミニウム合金は、およそ０．５％銅からなる。
【００３７】
「異方性堆積」という用語は、材料の堆積が同じ速度ですべての方向に進まないことを指す。堆積が一方向にのみ生じれば、堆積プロセスはその方向に完全に異方性であるとされる。
【００３８】
「アスペクト比」という用語は、電気コンタクトが配置される特定の開口の幅寸法に対する高さ寸法の比を指す。例えば、通常複数の層を介して筒状に延びるバイア開口は高さと直径をもち、アスペクト比は筒状部分の高さを直径で除算したものである。トレンチのアスペクト比は、トレンチの高さをベース部でのトレンチの最小幅で除算したものである。
【００３９】
「銅」という用語は、銅およびその合金を指すもので、合金の銅含有量は少なくとも８０原子％である。合金は２つの要素成分よりも多くの成分からなることもある。
【００４０】
「特徴」という用語は、基板表面の外形を構成するコンタクト、バイア、トレンチや他の構造を指す。
【００４１】
「イオン堆積プラズマスパッタリンスされた」という用語と「イオンメタルプラズマ（ＩＭＰ）」という用語は、スパッタ堆積法、好ましくはマグネトロンスパッタ堆積法を指し、この堆積法では高密度の誘電結合ＲＦプラズマがスパッタリング陰極と基板支持電極との間に作り出され、スパッタリングされた放出の少なくとも一部が基板表面に到達するときにはイオン状態になっている。
【００４２】
「イオン堆積プラズマスパッタリングされた銅」もしくは「ＩＭＰスパッタリングされた銅」もしくは「ＩＭＰ銅」という用語は、ＩＭＰスパッタ堆積プロセスを用いてスパッタリングされた銅堆積物を指す。
【００４３】
「反応性イオン堆積プラズマスパッタリング」もしくは「反応性イオンメタルプラズマ（ＩＭＰ）」という用語は、イオン堆積プラズマスパッタリング法を指し、この方法では反応ガスがスパッタリング中に供給されて、スパッタリングされるイオン化材料と反応し、反応ガス要素を含むイオン堆積スパッタリングされた化合物を発生する。
【００４４】
「シード層」という用語は、密着性を促進させて核生成を高め、次の堆積（通常は同じ材料）中に所望の結晶指向性を得るために堆積される層を指す。以下に記載する好適な実施形態を参照すると、ＩＭＰスパッタリング手段を用いて銅シード層が堆積され、ここに記載した方法を用いて刻設すると、電気めっき法により引き続き銅を適用する間、確実に適切な核生成を行う薄いシード層が得られる。
【００４５】
「ＳＥＭ」という用語は、走査形電子顕微鏡を指す。
【００４６】
「従来のスパッタリング」もしくは「標準的なスパッタリング」という用語は、基板上に薄膜層を形成する方法を指し、この方法では、ターゲットがスパッタリングされ、ターゲットからスパッタリングされた材料はターゲットと基板との間を通過して、基板上に薄膜層を形成し、ターゲットからスパッタリングされたターゲット材料のほとんどの部分をイオン化するための手段を設けずに、基板に到達させる。従来のスパッタリングを提供するよう構成される１つの装置が、米国特許第５，３２０，７２８号公報に記載されており、この開示は参照により本願明細書に引用したものとする。このような従来のスパッタリング構造において、イオン化されるターゲット材料のパーセンテージは、ターゲットからスパッタリングされたうちの１０％よりも低く、さらに一般的には１％よりも低いものである。
【００４７】
ＩＩ．本発明を実行するための装置
本発明の刻設方法は、アプライドマテリアルズ社（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）（カリフォルニア州、サンタクララ）から入手可能なＣｅｎｔｕｒａ（登録商標）かもしくはＥｎｄｕｒａ（登録商標）Ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍで実行される。Ｅｎｄｕｒａ（登録商標）のシステムは、米国特許第５，１８６，７１８号公報および第５，２３６，８６８号公報において示され記載されており、その開示は参照により本願明細書に引用したものとする。
【００４８】
本発明のバリヤ層構造を形成するために、図２に示した処理要素は、Ｅｎｄｕｒａ（登録商標）Ｉｎｔｅｇｒａｔｅｄ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ内に含まれた低圧プロセスチャンバのうちの１つで動作される。図２を参照すると、本発明のバリヤ層を形成するための低圧プロセスチャンバは、標準的なスパッタリングマグネット２１０（スパッタリングプラズマを閉じ込めてスパッタリング速度を上げる）と、直径が約１４インチ（３５．５ｃｍ）のタンタルスパッタリングターゲット陰極とともに、約０．５ｋＷから約８ｋＷの範囲にあるこの陰極に印加するＤＣ電力を用いる。基板は、８インチ（２００ｍｍ）直径のシリコンウェハのもので、シリコンウェハの上にある二酸化シリコン誘電体の１．２μｍの厚みを有する層を有する。誘電体層は、底面直径が０．３５μｍであり、高さが１．２μｍのコンタクトバイアを含むようにパターニングされたものである。基板ウェハは、ターゲット陰極２１２から約５インチ（１３ｃｍ）離れた距離に配置されたものである。約１００ｋＨｚから約６０ＭＨｚの範囲（好ましくは約２ＭＨｚから約１３．５６ＭＨｚ）にあるＲＦ電力２１３を、約０．５ｋＷから約６ｋＷの範囲（好ましくは約１．５ｋＷから約４ｋＷの範囲）にあるワット数で一回転または複数回転の金属コイルストリップに印加することにより、ターゲット陰極２１２と基板２１８の間の領域に高密度の誘電結合ＲＦプラズマが発生したものである。ストリップコイルは、３回転から４回転よりも少ないものからなることが好ましい。
【００４９】
ＲＦ電力を基板が設置されるプラテンに通常印加することによって、基板に０Ｖから−３００Ｖ ＤＣの範囲の基板バイアス電圧が印加される。バイアス電圧が印加されるとき、プラズマから基板にイオンを引き付けるＤＣ基板バイアスが作り出される。
【００５０】
ＩＩＩ．トレンチまたはバイア内でのバリヤ層の形成
実施例１：
図３は、シリコンウェハ基板３１０と、その上に堆積させた二酸化シリコン誘電体層３１１のＳＥＭ側面図の略図を示すものである。二酸化シリコン層３１１は、底面寸法３２０が０．３５μｍであり、高さ寸法３２２が１．２μｍであるバイア３１３を含むようにパターニングされたものである。イオン堆積プラズマ処理を用いてバイア３１３の表面３１４上にタンタルバリヤ層３１２が適用されたものである。さらに詳しく言えば、ターゲットへのＤＣ電力は２ｋＷで、コイル（２ＭＨｚ）へのＲＦ電力は１．５ｋＷであり、基板へのバイアスは、全体を堆積している間、約−７０Ｖ（約２００Ｗ）のものである。真空室の圧力は約４０ｍＴで、タンタルバリヤ層３１２の堆積時の基板温度は約７５℃である。堆積させたタンタルバリヤ層３１２は、バイア３１３の上面の厚み３２４が約９００Åであり、バイア３１３の内壁の厚みが約１５０Åであり、バイア３１３の上側開口部３２６には余分な立ち上がりはない。バイアの壁の上側部分の層の厚みは良好に制御されるが、基板バイアスを高くするとバイア３１３の底面３１６に破壊部分３２８が生じてしまうため、タンタル層は非常に薄いか、もしくは破壊部分３２８の位置には存在せず、さらに下地シリコン基板３１０内に入り込んでいるか、もしくはそれらのいずれかである。タンタルを堆積させるようにリスパッタリングを行うと、バイア３１３の底面３１６の付近に立ち上がり３２９が生じてしまう。このようにして生じた構造は、通常コンタクト構造の漏洩や低抵抗率などにつながるため、受け入れがたいものである。当業者であれば、含まれる特徴にもよるが、破壊されなければまったく逆の影響をデバイスの機能に及ぼすことは予想できることであろう。
【００５１】
実施例２：
図４は、シリコンウェハ基板４１０と、その上に堆積させた二酸化シリコン誘電体層４１１のＳＥＭ側面図の略図を示すものである。二酸化シリコン層４１１は、底面寸法４２０が０．３５μｍであり、高さ寸法４２２が１．２μｍであるバイア４１３を含むようにパターニングされたものである。イオン堆積プラズマ処理を用いてバイア４１３の表面４１４上にタンタルバリヤ層４１２が適用されたものである。さらに詳しく言えば、ターゲットへのＤＣ電力は２ｋＷで、コイル（２ＭＨｚ）へのＲＦ電力は１．５ｋＷである。この場合、基板へのバイアスはない。真空室の圧力は約４０ｍＴで、タンタルバリヤ層４１２の堆積時の基板温度は約７５℃である。タンタルは、約６０秒間堆積される。基板バイアスをかけないことにより、バイア４１３の底面４１６に大量のタンタルが堆積される。タンタル層４１２は、基板表面上に約１，２００Åの厚み部分４２４をもち、開口部４２６の付近ではバイア４１３の壁には約４００Åの厚みがあり、さらに底面４１６の方向に向かうほど薄くなっている。タンタル層４１２の厚みは、（存在すれば）バイア４１３の底面４１６の付近の角４１５で最小になっている。バイア４１３の底面４１６でのタンタル層４１２の平均的な厚みは、約３００Åである。角４１５のバリヤ層４１２が薄いため、引き続き適用する銅の充填物（図示せず）を二酸化シリコン誘電体層４１１とシリコン基板４１０内に堆積させてしまう原因となる。
【００５２】
アルミニウムの充填物と接触する窒化チタンバリヤ層を薄くすることは、アルミニウムが誘電体として半導体産業で通常使用される種類の二酸化シリコン絶縁層との境界面を形成するため、銅の充填物と接触するタンタルバリヤ層が薄くなることほど特に問題となることではない。しかしながら、例えばチタンウェッティング層が、コンタクトバイア内のアルミニウム充填物の下地であるウェッティング層として用いられる。チタンは、周辺の表面からスパッタリングされる材料によって堆積中に汚染されると、アルミニウムの充填中、ウェッティング層として作用する能力が減少することになる。
【００５３】
導電材料が銅の場合、タンタルバリヤ層かもしくは窒化タンタルバリヤ層が適用される下地表面をスパッタリングすることによる汚染問題が生じる可能性があるだけでなく、さらに、バリヤ層が非常に薄くなれば、二酸化シリコン層内に銅が拡散されて、最終的にデバイスの故障へとつながることになる。銅が導電性の充填材料として用いられる場合、孔の表面全体にキャリヤ／バリヤ層の厚みが確実により一定なものとなるようにする手段を見付けることが重要である。これにより、コンタクトバイアの頂部にオーバハングを形成することなく、バイアの開口を塞いだり銅の充填物の上にボイドを形成することもなくなる。さらに、連続したコンフォーマルなバリヤ層により、バリヤ層によって銅から分離された隣接層内に銅が拡散されないようになる。再度述べるが、連続したコンフォーマルなバリヤ層またはウェッティング層の形成方法を決める際に考慮すべき重要な点は、堆積プロセスの結果として生じる隣接表面の汚染量である。
【００５４】
実施例３：
図５は、シリコンウェハ基板５１０と、その上に堆積させた二酸化シリコン誘電体層５１１のＳＥＭ側面図の略図を示すものである。二酸化シリコン層５１１は、底面寸法５２０が０．３５μｍであり、高さ寸法２２が１．２μｍであるバイア５１３を含むようにパターニングされたものである。イオン堆積プラズマ処理を用いてバイア５１３の表面５１４上にタンタルバリヤ層５１２が適用されたものである。さらに詳しく言えば、ターゲットへのＤＣ電力は２ｋＷで、コイル（２ＭＨｚ）へのＲＦ電力は１．５ｋＷで、真空室の圧力は約４０ｍＴで、さらに基板温度は約２５℃のものを用いて最初タンタルが堆積される。タンタルバリヤ層５１２の材料は、基板のバイアス電力をかけずに約１５秒間適用される。
【００５５】
基板バイアスを、−６０Ｖ（約２５０Ｗ）までかけ、イオン堆積プラズマ法を用いて約４５秒間タンタルがさらに適用される。真空室の圧力は約４０ｍＴであり、基板温度は約２５℃である。この２度目の堆積期間中、第１の堆積期間からのタンタルがリスパッタリングされ、バイア５１３の上側開口部５２６の領域から余分なタンタルが除去されて、バイア５１３の底部５１６の付近の領域に再度形作られる。最終的なバイア構造は、図５に示すようなものであり、タンタルバリヤ層は、バイア５１３の上側基板表面上の厚み部分５２４は約１，０００Åの比較的均一な厚みであり、開口部５２６にはオーバハングがなく、さらにバイア５１３の内壁には約１５０Åの均一な厚みを有する。バリヤ層５１を堆積する間、下地のシリコン基板５１０にも、二酸化シリコン層５１１にもまったくダメージを及ぼすことがない。
【００５６】
このようなイオン堆積プラズマスパッタリング技術は、対象となる特徴の外形に最適となるように条件を変えながら、バイアスなしの堆積ステップとバイアスをかける堆積ステップを複合させて用いられるよう設計される。基板バイアスは、所望の刻設を得るように立ち上げられたり立ち下げられたりすることもある。この技術を、例えば、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮなどのバリヤ層や、例えば、Ｔａ、Ｍｏ、Ｔｉなどのウェッティング層を含むあらゆるイオン堆積プラズマスパッタリングされた層に応用することができる。また、この技術は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ、Ａｌ、Ｗ、Ｐｔのような金属製の導電材料のシード層を適用する際にも用いることができる。特に、本願出願人により、この技術を用いて銅のシード層を堆積させ、銅の堆積がタンタルバリヤ層を堆積している間に示したものと同じ厚みの側面パターンになることが分かっている。
【００５７】
本発明の方法は、上述したように、バイアの開口部の上側の縁部（肩部）に立ち上がりがあることで完全に充填する前に開口部が塞がれてしまう可能性があるため、コンタクトバイア内の銅の堆積物を刻設するために用いる場合特に有益である。さらに、バイアの底面であまりスパッタリングを行いすぎると、底面からすべての銅シード層をリスパッタリングして、タンタルバリヤ層を剥き出しにしてしまう可能性がある。引き続き銅の充填物を適用しても、シード層がないところには充填物は成長せず、コンタクトの底面にボイドができてしまう。例えば、銅の充填物が電気めっきされる場合、電気めっきされた銅は、この領域に電気めっきするための電流がないため、シード層がないところには成長しない。本発明の刻設方法は、このような問題を解決し、さらに銅のシード層を堆積している間、隣接する表面が汚染されないようにするものである。
【００５８】
上述した好適な実施形態は、本発明の範囲を制限するものではなく、本発明の開示より当業者がこれらの実施形態を本発明の請求の範囲の主題に対応するように発展させることができるものである。
【図面の簡単な説明】
【図１】 金属製の導電層で覆われた多層構造のバリヤ層を含むコンタクトバイアの断面を示す概略図である。本発明の譲受人に譲渡されたＸｕ等の米国特許出願第０８／５１１，８２５号からの従来技術である。
【図２】 基板に堆積させてイオン化した材料を基板に引き付ける前に、スパッタリングしたターゲット原子のイオン化を行うために用いることができる種類の装置を概略的に示したものである。Ｘｕ等の米国特許出願第０８／５１１，８２５号からの従来技術である。
【図３】 基板バイアスを用いてイオン化した原子を引き付けるコンタクトバイアの断面の概略図である。衝突イオンがコンタクトのベース部を浸食している。
【図４】 図３に示した種類の概略図であるが、基板バイアスを用いずにイオン化したターゲット原子を引き付けるものである。バイアの開口部付近で材料の厚めの立ち上がりが生じている。バイアの底面に比較的厚めのターゲット材料層が堆積されているが、底面付近のバイアの壁にある堆積された層の厚みは非常に薄いものである。
【図５】 図３および図４に示した種類の概略図であるが、本発明の技術を用いることによって、コンタクトのベース部が浸食かつ汚染されず、またバイアの壁上に堆積されたターゲット材料の刻設された平坦な層が得られるものである。

Claims (29)

  1. イオン堆積スパッタリング法を用いて刻設された材料層を半導体の特徴表面に適用する方法であり、堆積層のイオンが衝突することによって浸食および汚染されないように、前記刻設された材料層が適用される表面が保護される、前記方法であって、
    ａ）第１の保護材料層を堆積するステップであって、前記第１の保護材料層が適用される表面が浸食または汚染されない程度に基板バイアスの量を十分小さくし、（ｉ）イオン化されたターゲット材料のパーセンテージが１０％未満である前記材料のスパッタリング法及び（ｉｉ）前記特徴表面に到達するイオン含有量が約１０％〜約１００％の範囲であるイオン堆積スパッタリングを用いた前記材料のスパッタリング法からなるグループから選択された方法を用いて前記第１の保護材料層を堆積するステップと、
    ｂ）ステップa)の後の順で、前記ステップａ）において印加された基板バイアスの量より大きい量の基板バイアスによるイオン堆積スパッタリングであって、堆積する材料は、前記特徴表面に到達するイオン含有量が約１０％〜約１００％の範囲のイオンを含む前記イオン堆積スパッタリングを用いて第２の材料層を堆積し、前記ステップａ）で堆積された前記第１の保護材料層の一部分と当該ステップｂ）において堆積されている前記第２の材料層から形状を刻設するステップと、
    を含む半導体の特徴表面に刻設された材料層を適用する方法。
  2. 前記第２の材料層の厚みは、均一である請求項１に記載の方法。
  3. 前記第２の材料層は、バリヤ層かまたはウェッティング層である請求項１または２に記載の方法。
  4. 前記半導体の特徴表面のあらゆる場所での前記バリヤ層かまたはウェッティング層の最小厚みは、５Åである請求項３に記載の方法。
  5. 前記半導体の特徴のサイズは、アスペクト比が少なくとも１で５μｍよりも小さい、請求項４に記載の方法。
  6. 前記半導体の特徴のサイズは、アスペクト比が少なくとも３で０．５μｍよりも小さい、請求項５に記載の方法。
  7. 前記第２の材料層は、導電材料のシード層である請求項１または２に記載の方法。
  8. 前記導電材料は、Ｃｕ、Ａｌ、Ａｇ、Ｎｉ、Ａｕ、Ｗ、Ｐｔからなる群から選択される請求項７に記載の方法。
  9. 前記導電材料は、銅である請求項８に記載の方法。
  10. 前記銅のシード層を適用する間の前記基板の温度は、５００℃よりも低い請求項９に記載の方法。
  11. 前記基板の温度は２００℃よりも低い請求項１０に記載の方法。
  12. 前記半導体の特徴表面のあらゆる場所での前記シード層の最小厚みは、５Åである請求項７に記載の方法。
  13. 前記半導体の特徴のサイズは、アスペクト比が少なくとも１で５μｍよりも小さい、請求項１２に記載の方法。
  14. 前記半導体の特徴のサイズは、アスペクト比が少なくとも３で０．５μｍよりも小さい、請求項１３に記載の方法。
  15. 前記第１の保護材料層の前記堆積の間にかけられる前記基板バイアスの量は、２０Ｖよりも小さい請求項１または２に記載の方法。
  16. 前記第１の保護材料層の前記堆積の間、基板バイアスをかけない請求項１または２に記載の方法。
  17. 前記第２の材料層の前記堆積の間にかけられる前記基板バイアスの量は、２０Ｖよりも大きい請求項１６に記載の方法。
  18. 前記第１の保護材料層は、少なくとも１ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項１７に記載の方法。
  19. 前記第１の保護材料層は、少なくとも１０ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項１８に記載の方法。
  20. 前記第２の材料層は、少なくとも１ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項１７に記載の方法。
  21. 前記第２の材料層の前記堆積の間にかけられた前記基板バイアスの量は、２０Ｖよりも大きい請求項１または２に記載の方法。
  22. 前記第１の保護材料層は、少なくとも１ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項２１に記載の方法。
  23. 前記第１の保護材料層は、少なくとも１０ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項２２に記載の方法。
  24. 前記第２の材料層は、少なくとも１０ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項２２に記載の方法。
  25. 前記第１の保護材料層は、１０ｍＴｏｒｒ以下のプロセスチャンバ圧でイオン化されたターゲット材料のパーセンテージが１０％未満であるスパッタリング技術を用いて堆積される請求項２１に記載の方法。
  26. 前記第２の材料層は、少なくとも１ｍＴｏｒｒのプロセスチャンバ圧でイオン堆積スパッタリング技術を用いて堆積される請求項２１に記載の方法。
  27. 前記バリヤ層は、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｍｏ、ＭｏＮ、ＭｏＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮおよびこれらのうちの少なくとも２つの材料の合金からなる群から選択された材料からなる請求項３に記載の方法。
  28. 前記ウェッティング層は、Ｔａ、Ｍｏ、Ｔｉおよびこれらのうちの少なくとも２つの材料の合金からなる群から選択された材料からなる請求項３に記載の方法。
  29. 前記バリヤ層は、Ｔｉ、ＴｉＮおよびこれらのうちの少なくとも２つの材料の合金からなる群から選択される請求項３に記載の方法。
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