JP4458740B2 - バイアススパッタ成膜方法及びバイアススパッタ成膜装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バイアススパッタ法による成膜方法及び成膜装置に関し、特に、半導体基板の表面に形成された、コンタクトホール、スルーホール、配線用溝の側壁や底部に略均一な膜厚で、バリア層や電解メッキ成膜時に使用されるシード層を形成する薄膜形成方法に関する。
【０００２】
【従来の技術】
半導体分野においてその微細化が進み、基板上に形成されたホールや配線用溝のアスペクト比（深さ／ホール径又は溝幅）は益々大きくなる傾向にある。通常、銅を使用した半導体配線ではこのようなホールや溝の内側（側壁や底面部分）に対し、数十〜数百Åの均一な膜厚を持つバリア層や電解メッキ用のシード層を形成したいという要求がある。特に、バリア層に関しては、比抵抗の大きな導電性材料が使用されるため、拡散防止効果が椎持できる最小の膜厚で、ホールや溝の内壁面全体に形成されることが理想的である。しかも、コストやプロセスの安定性から、特にスパッタ成膜法に対してこのような要求が大きい。
【０００３】
従来、スパッタ成膜法において、基板表面の凹凸に対する被覆性を向上する手段として、バイアススパッタ法が知られている。ターゲットと基板電極の両方に直流電力や高周波電力を供給し、基板電極上に載置された基板表面にバイアス電圧を印加しつつ、薄膜を形成する方法である。
【０００４】
この種のバイアススパッタ法として、例えば、特許文献１や特許文献２に示すものが知られている。これらは、基板に対してバイアス電圧を発生するように構成されていて、逆スパッタ効果によりホール開口部でのオーバーハングの形成や成長を防ぐと共に、ホール底部に堆積した成膜材料を再スパッタし、側壁部へ付着させることにより、ホール内壁部へ均一な成膜を行うものである。
【０００５】
ところで、上記したようにホールや配線溝は、高アスペクト比を持ち微細かつ複雑形状であるが、これらに対しバリア膜を形成する場合、確実な拡散防止効果を得るために、ホールや配線溝の内側壁や底部を含む基板全面に亘ってごく薄い被覆膜を均一な厚さで形成する必要がある。
【０００６】
本発明者らの検討によれば、上記従来技術のように一定の基板バイアス電圧のみ用いて成膜した場合、アスペクト比が約５以下のホールや配線溝等を持つ基板に対しては有効なものの、更にアスペクト比が大きくなると、再スパッタ粒子が付着する場所がホールや溝内の側壁部のある限定された場所に集中する。つまり、側壁部に形成された再スパッタ粒子による被覆膜は、ある膜厚分布を持って形成されるため、ホールや溝の内壁面全体にわたり膜厚を均一化することが困難になることが判明した。具体的には、基板バイアス電圧の大きさ、ターゲットから飛来するスパッタ粒子の垂直成分量、形成されるオーバーハングの大きさ等により異なった膜厚分布が形成されることが判明した。
【０００７】
さらに、被覆性の改善策として、例えば、特許文献３に示されるように薄膜形成初期には、バイアス強度を強くし、成膜終期にはバイアス強度を弱くするようなバイアス制御方法が知られている。そこで、上記コンタクトホールや配線溝等の側壁部分の被覆性改善に適用することを試みた。しかしながら、このものは、成膜初期にバイアス強度を増大させるため、生成されるイオンにより、下地層が強大なエネルギーで叩かれ、大きなダメージを招き、半導体プロセスには適用できないことも判明した。
【０００８】
【特許文献１】
特開平８−２６４４８７号公報（第５−１０頁、図２−３）
【特許文献２】
特許２６０２２７６号公報（第４−６頁、第１図及び第１３図）
【特許文献３】
特許２７１１５０３号公報（第２−３頁、第１図）
【０００９】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、特に、高アスペクト比を持つコンタクトホールやスルーホール、配線溝等の内壁面に対して良好な被覆特性を持つ薄腹形成方法および薄膜形成装置を提供することを課題としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、カソード電圧のみを印加した状態で、凹凸が形成された直径が２００ｍｍ以上の基板上に薄膜を形成した後、該凹凸の側壁部および底部の各表面に形成された前記薄膜の膜厚が略均一となるように、基板バイアス電力を０から３５０Ｗの範囲内で連続的に変化させまたは段階的に増減させながらスパッタ成膜を行うものである。
【００１１】
ここで、カソード電圧のみを印加して初期成膜を行うのは、当初から基板バイアス電圧を印加した際の下地層の損傷や劣化などを防止するためである。
【００１２】
従って、印加する基板バイアス電圧も、好ましくは、バイアススパッタ初期は低いことが好ましい。但し、初期成膜で充分な膜厚が得られる条件であれば、低い基板バイアス電圧からスタートする必要はない。
【００１３】
ところで、バイアススパッタ成膜方法によりコンタクトホールなどの凹凸部を持つ基板表面へ成膜を行う場合、側壁表面及びホール底部の表面での膜厚分布は印加する基板バイアス電圧の強度と相関する傾向がある。この相関は、側壁表面の高さ方向及びホール底部表面で顕著である。従って、側壁表面の高さ方向における被覆膜の膜厚差を解消し得るバイアス電圧関数（基板バイアス電圧、印加時間等が変数となる）が存在するはずであり、このような関数により基板バイアス電圧の増減を制御することにより、凹凸部の側壁表面の高さ方向に形成される被覆膜の膜厚差を解消してこれを均一にすることが可能となる。
【００１４】
同様に、ホール底部表面での基板中心側と基板端縁側とにおける被覆膜の膜厚差を解消し得るバイアス電圧関数が存在するはずであり、この関数で基板バイアス電圧の増減を制御することで凹凸部の底部表面に形成される被覆膜の膜厚差を解消することができる。
【００１５】
さらに、側壁部分の高さ方向と底部表面での膜厚の不均一性をそれぞれ個別に解消するばかりではなく、上記の各バイアス電圧関数を適宜選択することにより、側壁面と底部表面の両表面の膜厚差を同時に解消することも可能である。
【００１６】
これにより、徴細かつ複雑形状な凹凸を有する被覆面であっても、基板表面全体に亘って均一な膜厚の被覆膜の形成が可能となる。
【００１７】
この場合、さらに、ターゲットから飛来するスパッタ粒子を略垂直に入射させることで、ホール等の開口部に発生するオーバーハングの形成が抑制され、上記凹凸の底部に相当量の堆積膜を碓保できる。このため、この底部の堆積膜を成膜源としてバイアススパッタ成膜を行えば、下地膜などにダメージを与えることなく、側壁への成膜を確実に行うことができるとともに、上記均一成膜が可能とするバイアス電圧関数の選択範囲も広がる。
【００１８】
なお、上記したスパッタ粒子の略垂直入射は、その一例として、ターゲットと基板との距離を、用いるウェハ直径を上回る離間距雌に設定し、且つ、スパッタされた粒子の平均自由工程がこの離間距離を上回るような真空度を用いてスパッタ成膜することで実現できる。また、基板とターゲットの間にコリメータを挿入する場合もあるが、この方法は、コリメータそのものがスパッタされ、この結果、ダストの発生源ともなるので注意が必要である。
【００１９】
また、このように形成された被覆膜は、良好な被覆特性、特に凹凸の内側表面（側壁表面や底部表面）で略均一な膜厚分布を備えているため、銅配線用のバリア層や電解メッキ成膜時のシード層として有用である。
【００２０】
これにより、拡散防止機能を有する最小の膜厚でバリア層を形成すれば、アルミニウムに比べて電気抵抗の小さな銅配線を使用する利点を効率よく活用することができる。また、電解メッキ用シード層として使用すれば、一様なメッキ成膜が可能となり、配線中のボイドの発生を抑制できる。
【００２１】
そして、上記したカソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、前記両電圧のうちカソード電圧のみを印加した状態で、凹凸が形成された直径が２００ｍｍ以上の基板上に薄膜を形成した後、該凹凸の側壁部の表面に形成された前記薄膜の膜厚が略均一となるように、前記基板バイアス電力を０から３５０Ｗの範囲内で連続的に変化させまたは段階的に増減させながらスパッタ成膜を行うバイアススパッタ成膜方法を行うため、基板電極に対し出力可変の交流または直流電源と制御系とを備えるバイアススパッタ成膜装置を構成し、これに搭載する制御系には、あらかじめ、カソード電圧を所定電圧とすると共に基板・ターゲット間を所定距離に離間したときの基板バイアス電圧値とこの基板バイアス電圧値に対応する前記凹凸の側壁部の表面の薄膜のサイドカバレジの膜厚分布とを参照データとして記憶させ、前記凹凸の側壁部の表面の成膜時に、膜厚を略均一にする基板バイアス電圧値を参照データから選択してこれを変数とするバイアス電圧関数とし、この関数により電源の出力を制御するようにした。
【００２２】
なお、ここで用いるバイアス電圧関数とは、数学的な関数を意味するのではなく、基板バイアス電圧値とこの基板バイアス電圧値に対応する各表面の薄膜の膜厚分布とを参照データとして記憶させてデータベース化し、これに従って、膜厚を補正するように基板バイアス電圧を適宜変化させるという意味であり、バイアススパッタ成膜の途中において、適当な時間間隔中に基板バイアス電圧をゼロにすることも含んでいる。
【００２３】
さらに、このようなバイアススパッタ成膜時、カソード電圧を適宜変更し入射するスパッタ粒子の量を制御することにより、さらに良好な被覆特性が得られることはもちろんである。
【００２４】
【発明の実施の形態】
図１は本発明のバイアススパッタ成膜方法を実施するための成膜装置の略断面図である。成膜室１には、その側壁に図外の真空排気系に連なる排気ロ２とスパッタガス導入口３とが設けられ、また、その内部にスパッタカソード４と基板ステージ５とが配置され、これらのそれぞれに載置されたＴａターゲット６とシリコン基板７とが互いに対向するように構成されている。このとき、ターゲット６と基板７との離問距離は、基板７の直径（２００ｍｍ）以上とする。
【００２５】
さらに、スパッタカソード４は装置外部のカソード電源８と接続され、基板ステージ５は装置外部の交流または直流電源９に接続され、さらに電源９は基板バイアス電圧を制御するための制御系１０に接続されている。また、装置外部のカソード４の直上位置には、モータ１１により回転駆動可能なホルダ１１ａが配置され、該ホルダ１１ａ上に設けられたマグネット１２ａ、１３ａ（Ｎ極又はＳ極）及び１２ｂ、１３ｂ（Ｓ極又はＮ極）がスパッタ成膜中に回転してマグネトロンスパッタ成腹を行えるようにしている。なお、基板ステージ５と電源９とを接続する接続部１４は、絶縁体１５を介して成膜室１内に貫入する構造となっている。
【００２６】
ところで、半導体基板７には導電材料の配線を行うために、基板表面に形成された絶縁膜中に、図２に示すような微小な凹形状のコンタクトホール２０を設ける。そして、銅等の配線材料が絶縁膜であるＳｉＯ2中の内部に拡散することを防ぐために、ＴａやＴｉＮ、ＷＮ等の比較的電気抵抗の大きい導電性材料（バリアメタル又は拡散防止膜）を被覆して、半導体の性能劣化を防止している。
【００２７】
このようなバリアメタル膜は、良好な被覆精度、即ち、薄くかつ均一な膜厚を保ってホールの内壁表面全体を被覆することが必要である。そして、図１に示す成膜装置は、バイアススパッタ法を用いて、コンタクトホールの内壁部分にＴａから成るバリアメタル膜を成膜するためにも用いることができる。
【００２８】
ところで、バイアススパッタ法を用いる際の基板バイアス電圧、即ち、図１において電源９より、接続部１４を介して基板ステージ５に印加される電力が上記した被覆膜の形成に重要な影響を与える。例えば、基板バイアス電圧が不足している場合、図２（ａ）に示すようにホール２０の側壁部分２１に形成される被覆膜は所望より小さい膜厚で形成される傾向にあり、また、基板バイアス電圧が過剰の場合、図２（ｂ）に示すように、ホール２０の開口部２２にオーバーハングと称される突起部を形成することが多い。このオーバーハングは、図１の装置のように、ターゲット６と基板７との離間距離を大きくして、基板表面へ入射するスパッタ粒子の垂直成分を多くすることである程度抑制できるものの、基板バイアス電圧要因も大きく寄与し、図２（ｃ）に示す理想的なバリアメタル形状を得るには、基板バイアス電圧を慎重に調整することが重要となる。
【００２９】
ところで、図２において側壁部分２１に形成される被覆膜の膜厚ｄ3と、基板表面に形成される膜厚ｄ1との比で示される値をサイドカバレジと定義し、また底部２３に形成される被覆膜の膜厚ｄ4と膜厚ｄ1との比をステップカバレジと定義し、開口部２２の特徴的な膜厚ｄ2と膜厚ｄ1との比をオーバーハングと定義すれば、これらで示される被覆膜の特微的な値は、基板バイアス電圧の強度と大きく相関する傾向にある。
【００３０】
その一例を示したものが、図３で示すグラフ図である。ここでバイアス発生用電源は高周波電源を用いたものであり、縦軸はオーバーハング及びステップカバレジの値を示している。基板バイアス供給電力が０Ｗのとき、即ち、通常のスパッタ成膜においては、オーバーハング及びステップカバレジの値は非常に小さく、その被覆性能に不安がある。そして、基板バイアス供給電力を増加させていくと、ステップカバレジが増加して被覆性能が向上する一方でオーバーハングも増大するため、単純な基板バイアス供給電力の増大だけでは図２（ｃ）に示す理想形状は達成できない。
【００３１】
上記したようなバイアス電圧と被覆膜の膜厚との相関をさらに詳細に検討したものを図４に示す。図４（ａ）及び（ｂ）は、基板７の端縁側に位置するホール２０の上面図及び断面図であり、図４（ｂ）に示した最小サイドカバレジ形成部分、即ち、側壁部の膜厚分布において、膜厚が最小の位置の、底部２３からの高さｄ5は、図４（ｃ）に示すように基板バイアス供給電力と相関が認められる。図４（ｃ）から、最小サイドカバレジの高さｄ5は、基板バイアス供給電力の増加に伴って開口部２２方向に移動することが分る。
【００３２】
さらに、基板バイアス供給電力と被覆膜の膜厚との相関について別の検討結果を図５に示す。図５（ａ）では、基板端縁部側に位置するホール２０において、その基板端緑部側の側壁部分における、開口部２２近傍位置、最小サイドカバレジ形成位置、底部２３近傍位置をそれぞれ、５０ａ、５０ｂ、５０ｃとして表す。また、ホール２０の基板中心側の側壁部分における、開口部２２近傍位置、最小サイドカバレジ形成位置、底部２３近傍位置をそれぞれ、５１ａ、５１ｂ、５１ｃとして表す。これらの側壁部分各位置５０ａ、５０ｂ、５０ｃ、５１ａ、５１ｂ、５１ｃにおけるサイドカバレジと基板バイアス供給電力との関係を図５（ｂ）で示す。図５（ｂ）から、上記側壁部分各位置のサイドカバレジと基板バイアス供給電力との相関が認められる。これにより、基板バイアス供給電力の増加に伴い、各地点において全体的に膜厚が増加すること、ホール内の基板端縁側及び基板中心側の側壁部分に対するサイドカバレジ値が、１００〜２５０Ｗの電力範囲内で実用的に近い値を示すことが分る。また好ましくは、１５０〜２００Ｗの電力範囲内ではほぼ一致するような値を示すことも分る。
【００３３】
そして、上記の図４及び図５による詳細検討により、側壁部分の高さ方向における被覆膜の膜厚差、及び、側壁部分の基板中心側と基板端縁側とにおける被覆膜の膜厚差、即ち、膜厚差の非対称性が基板バイアス供給電力と相関し、基板バイアス供給電力を制御することで、これらの膜厚差が解消できることが分る。
【００３４】
本発明においては、下記実施例に示すように、基板バイアス供給電力の制御方法としてモジュレーション技術、即ち、予め、決められた条件におけるホール内の膜厚分布を求めておきデータベース化しておく。次にこのデータベースを用いて、各地点において膜厚差を解消するのに最適な基板バイアス供給電力を印加し、上記したような被覆膜の膜厚差を解消することを実現した。
【００３５】
なお、本実施の形態においては、被覆対象をコンタクトホールとしたが、本発明はこれに限定されず、基板上の凹凸形状によって生じる側壁部分であれば、スルーホールや配線溝あるいは単純な段差形状に対して適用可能であることは言うまでもない。
【００３６】
【実施例】
図１の成膜装置を用い、基板７上のコンタクトホールの表面にＴａ単体金属から成るバリアメタル膜を成膜した。
【００３７】
[実施例１]この際、バイアススパッタ成膜時に印加するＲＦ基板バイアス供給電力を、０〜３５０Ｗの範囲内で変遷する所望電力で連続的に変化させる。このようにして、バリアメタル膜を形成し、基板中心部及び基板端縁側に位置させて設けた２点のコンタクトホール（図６（ａ）参照）を観察する。このとき、各コンタクトホールの側壁部分および底部に形成されたバリアメタル膜の膜厚分布を、凹凸のない部分の表面に形成された膜厚に規格化させたカバレジの値（サイドカバレジ及びステップカバレジ）としてその分布状況を図６（ｂ）に示す。
【００３８】
［比較例１］ＲＦ基板バイアス供給電力を２００Ｗに固定して印加した以外は、[実施例１]と同様にしてバリアメタル膜を形成し、その膜厚分布をカバレジの値とし、分布状況を図６（ｂ）に示す。
【００３９】
［実施例１］と［比較例１］とから、上記した基板バイアス供給電力の制御を行うことにより、カバレジの散布度を大きく低減できることが分る。これにより、ホール内の側壁部分や底部に形成される被覆膜の膜厚をウェハ全体で均一化することが可能となるため、配線の埋め込み安定性や配線材料の拡散防止効果を向上することができる。
【００４０】
［実施例２］［実施例１］と同条件で形成したＴａ単体金属から成るバリアメタル膜の膜厚を側壁部分の高さ方向（ホール底部から開口付近）で測定したところ、図７に示すような結果が得られた。
【００４１】
［比較例２］ＲＦ基板バイアス供給電力を印加せずに通常のスパッタ成膜を行った場合（ＲＦ０Ｗ）及びＲＦ基板バイアス供給電力を３００Ｗに囲定した唱合（ＲＦ３００Ｗ）に形成されるＴａバリアメタル膜の膜厚を側壁部分の高さ方向で測定したところ、図７に示すような結果が得られた。
【００４２】
［実施例２］を［比校例２］と比較すると、ＲＦ供給電力０Ｗ時のような全体的なカバレジ不足や底部方向へのカバレジ悪化は認められず、また、ＲＦ供給電力３００Ｗ時に開口部を塞いでしまうような規模で成長するオーバーハングも認められず、側壁部分の被覆膜の膜厚均一化が得られることが分る。
【００４３】
【発明の効果】
以上の説明から明らかなように、本発明のバイアススパッタ成膜方法は、バイアススパッタ成膜法により基板上の凹凸部の側壁部分や底部表面に被覆膜を形成する際に、側壁部分の高さ方向や凹部の底部表面に生じる被覆膜の膜厚差を解消するように基板バイアス供給電力を増減させるので、その被覆膜を均一な膜厚で形成することができる。したがって、良好な膜厚分布を持つ被覆膜を形成することができ、この被覆膜をバリア層やメッキ用シード層として用いた場合に製品品質の向上が可能となる。
【図面の簡単な説明】
【図１】本発明のスパッタ成膜装置の略断面図
【図２】（ａ）〜（ｃ）バリアメタルを被履したコンタクトホールの各種形状
【図３】オーバーハング及びステップカバレジと基板バイアス供給電力との相関を示すグラフ図
【図４】（ａ）基板上のコンタクトホール位置を示す上面図
（ｂ）基板上のコンタクトホールの略断面図
（ｃ）最小サイドカバレジ高さと基板バイアス供給電力の相関を示すグラフ図
【図５】（ａ）基板端縁部に位置するコンタクトホールの略断面図
（ｂ）側壁各位置のサイドカバレジと基板バイアス供給電力の相関を示すグラフ図
【図６】（ａ）基板上の２点のコンタクトホール位置を示す上面図
（ｂ）［実施例１］及び［比較例１］でのカバレジ分布範囲を示すグラフ図
【図７】［実施例２］及び［比較例２］でのホール側壁部分高さ方向のＴａ膜の膜厚分布を示すグラフ図
【符号の説明】
１ 成膜室
２ 排気口
３ スパッタガス導入ロ
６ ターゲット
７ 基板
８ カソード電源
９ 基板バイアス電源
１０ 制御系
２０ コンタクトホール
２１ 側壁部分
２２ 開口部
２３ 底部
【発明の属する技術分野】
本発明は、バイアススパッタ法による成膜方法及び成膜装置に関し、特に、半導体基板の表面に形成された、コンタクトホール、スルーホール、配線用溝の側壁や底部に略均一な膜厚で、バリア層や電解メッキ成膜時に使用されるシード層を形成する薄膜形成方法に関する。
【０００２】
【従来の技術】
半導体分野においてその微細化が進み、基板上に形成されたホールや配線用溝のアスペクト比（深さ／ホール径又は溝幅）は益々大きくなる傾向にある。通常、銅を使用した半導体配線ではこのようなホールや溝の内側（側壁や底面部分）に対し、数十〜数百Åの均一な膜厚を持つバリア層や電解メッキ用のシード層を形成したいという要求がある。特に、バリア層に関しては、比抵抗の大きな導電性材料が使用されるため、拡散防止効果が椎持できる最小の膜厚で、ホールや溝の内壁面全体に形成されることが理想的である。しかも、コストやプロセスの安定性から、特にスパッタ成膜法に対してこのような要求が大きい。
【０００３】
従来、スパッタ成膜法において、基板表面の凹凸に対する被覆性を向上する手段として、バイアススパッタ法が知られている。ターゲットと基板電極の両方に直流電力や高周波電力を供給し、基板電極上に載置された基板表面にバイアス電圧を印加しつつ、薄膜を形成する方法である。
【０００４】
この種のバイアススパッタ法として、例えば、特許文献１や特許文献２に示すものが知られている。これらは、基板に対してバイアス電圧を発生するように構成されていて、逆スパッタ効果によりホール開口部でのオーバーハングの形成や成長を防ぐと共に、ホール底部に堆積した成膜材料を再スパッタし、側壁部へ付着させることにより、ホール内壁部へ均一な成膜を行うものである。
【０００５】
ところで、上記したようにホールや配線溝は、高アスペクト比を持ち微細かつ複雑形状であるが、これらに対しバリア膜を形成する場合、確実な拡散防止効果を得るために、ホールや配線溝の内側壁や底部を含む基板全面に亘ってごく薄い被覆膜を均一な厚さで形成する必要がある。
【０００６】
本発明者らの検討によれば、上記従来技術のように一定の基板バイアス電圧のみ用いて成膜した場合、アスペクト比が約５以下のホールや配線溝等を持つ基板に対しては有効なものの、更にアスペクト比が大きくなると、再スパッタ粒子が付着する場所がホールや溝内の側壁部のある限定された場所に集中する。つまり、側壁部に形成された再スパッタ粒子による被覆膜は、ある膜厚分布を持って形成されるため、ホールや溝の内壁面全体にわたり膜厚を均一化することが困難になることが判明した。具体的には、基板バイアス電圧の大きさ、ターゲットから飛来するスパッタ粒子の垂直成分量、形成されるオーバーハングの大きさ等により異なった膜厚分布が形成されることが判明した。
【０００７】
さらに、被覆性の改善策として、例えば、特許文献３に示されるように薄膜形成初期には、バイアス強度を強くし、成膜終期にはバイアス強度を弱くするようなバイアス制御方法が知られている。そこで、上記コンタクトホールや配線溝等の側壁部分の被覆性改善に適用することを試みた。しかしながら、このものは、成膜初期にバイアス強度を増大させるため、生成されるイオンにより、下地層が強大なエネルギーで叩かれ、大きなダメージを招き、半導体プロセスには適用できないことも判明した。
【０００８】
【特許文献１】
特開平８−２６４４８７号公報（第５−１０頁、図２−３）
【特許文献２】
特許２６０２２７６号公報（第４−６頁、第１図及び第１３図）
【特許文献３】
特許２７１１５０３号公報（第２−３頁、第１図）
【０００９】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、特に、高アスペクト比を持つコンタクトホールやスルーホール、配線溝等の内壁面に対して良好な被覆特性を持つ薄腹形成方法および薄膜形成装置を提供することを課題としている。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明は、カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、カソード電圧のみを印加した状態で、凹凸が形成された直径が２００ｍｍ以上の基板上に薄膜を形成した後、該凹凸の側壁部および底部の各表面に形成された前記薄膜の膜厚が略均一となるように、基板バイアス電力を０から３５０Ｗの範囲内で連続的に変化させまたは段階的に増減させながらスパッタ成膜を行うものである。
【００１１】
ここで、カソード電圧のみを印加して初期成膜を行うのは、当初から基板バイアス電圧を印加した際の下地層の損傷や劣化などを防止するためである。
【００１２】
従って、印加する基板バイアス電圧も、好ましくは、バイアススパッタ初期は低いことが好ましい。但し、初期成膜で充分な膜厚が得られる条件であれば、低い基板バイアス電圧からスタートする必要はない。
【００１３】
ところで、バイアススパッタ成膜方法によりコンタクトホールなどの凹凸部を持つ基板表面へ成膜を行う場合、側壁表面及びホール底部の表面での膜厚分布は印加する基板バイアス電圧の強度と相関する傾向がある。この相関は、側壁表面の高さ方向及びホール底部表面で顕著である。従って、側壁表面の高さ方向における被覆膜の膜厚差を解消し得るバイアス電圧関数（基板バイアス電圧、印加時間等が変数となる）が存在するはずであり、このような関数により基板バイアス電圧の増減を制御することにより、凹凸部の側壁表面の高さ方向に形成される被覆膜の膜厚差を解消してこれを均一にすることが可能となる。
【００１４】
同様に、ホール底部表面での基板中心側と基板端縁側とにおける被覆膜の膜厚差を解消し得るバイアス電圧関数が存在するはずであり、この関数で基板バイアス電圧の増減を制御することで凹凸部の底部表面に形成される被覆膜の膜厚差を解消することができる。
【００１５】
さらに、側壁部分の高さ方向と底部表面での膜厚の不均一性をそれぞれ個別に解消するばかりではなく、上記の各バイアス電圧関数を適宜選択することにより、側壁面と底部表面の両表面の膜厚差を同時に解消することも可能である。
【００１６】
これにより、徴細かつ複雑形状な凹凸を有する被覆面であっても、基板表面全体に亘って均一な膜厚の被覆膜の形成が可能となる。
【００１７】
この場合、さらに、ターゲットから飛来するスパッタ粒子を略垂直に入射させることで、ホール等の開口部に発生するオーバーハングの形成が抑制され、上記凹凸の底部に相当量の堆積膜を碓保できる。このため、この底部の堆積膜を成膜源としてバイアススパッタ成膜を行えば、下地膜などにダメージを与えることなく、側壁への成膜を確実に行うことができるとともに、上記均一成膜が可能とするバイアス電圧関数の選択範囲も広がる。
【００１８】
なお、上記したスパッタ粒子の略垂直入射は、その一例として、ターゲットと基板との距離を、用いるウェハ直径を上回る離間距雌に設定し、且つ、スパッタされた粒子の平均自由工程がこの離間距離を上回るような真空度を用いてスパッタ成膜することで実現できる。また、基板とターゲットの間にコリメータを挿入する場合もあるが、この方法は、コリメータそのものがスパッタされ、この結果、ダストの発生源ともなるので注意が必要である。
【００１９】
また、このように形成された被覆膜は、良好な被覆特性、特に凹凸の内側表面（側壁表面や底部表面）で略均一な膜厚分布を備えているため、銅配線用のバリア層や電解メッキ成膜時のシード層として有用である。
【００２０】
これにより、拡散防止機能を有する最小の膜厚でバリア層を形成すれば、アルミニウムに比べて電気抵抗の小さな銅配線を使用する利点を効率よく活用することができる。また、電解メッキ用シード層として使用すれば、一様なメッキ成膜が可能となり、配線中のボイドの発生を抑制できる。
【００２１】
そして、上記したカソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、前記両電圧のうちカソード電圧のみを印加した状態で、凹凸が形成された直径が２００ｍｍ以上の基板上に薄膜を形成した後、該凹凸の側壁部の表面に形成された前記薄膜の膜厚が略均一となるように、前記基板バイアス電力を０から３５０Ｗの範囲内で連続的に変化させまたは段階的に増減させながらスパッタ成膜を行うバイアススパッタ成膜方法を行うため、基板電極に対し出力可変の交流または直流電源と制御系とを備えるバイアススパッタ成膜装置を構成し、これに搭載する制御系には、あらかじめ、カソード電圧を所定電圧とすると共に基板・ターゲット間を所定距離に離間したときの基板バイアス電圧値とこの基板バイアス電圧値に対応する前記凹凸の側壁部の表面の薄膜のサイドカバレジの膜厚分布とを参照データとして記憶させ、前記凹凸の側壁部の表面の成膜時に、膜厚を略均一にする基板バイアス電圧値を参照データから選択してこれを変数とするバイアス電圧関数とし、この関数により電源の出力を制御するようにした。
【００２２】
なお、ここで用いるバイアス電圧関数とは、数学的な関数を意味するのではなく、基板バイアス電圧値とこの基板バイアス電圧値に対応する各表面の薄膜の膜厚分布とを参照データとして記憶させてデータベース化し、これに従って、膜厚を補正するように基板バイアス電圧を適宜変化させるという意味であり、バイアススパッタ成膜の途中において、適当な時間間隔中に基板バイアス電圧をゼロにすることも含んでいる。
【００２３】
さらに、このようなバイアススパッタ成膜時、カソード電圧を適宜変更し入射するスパッタ粒子の量を制御することにより、さらに良好な被覆特性が得られることはもちろんである。
【００２４】
【発明の実施の形態】
図１は本発明のバイアススパッタ成膜方法を実施するための成膜装置の略断面図である。成膜室１には、その側壁に図外の真空排気系に連なる排気ロ２とスパッタガス導入口３とが設けられ、また、その内部にスパッタカソード４と基板ステージ５とが配置され、これらのそれぞれに載置されたＴａターゲット６とシリコン基板７とが互いに対向するように構成されている。このとき、ターゲット６と基板７との離問距離は、基板７の直径（２００ｍｍ）以上とする。
【００２５】
さらに、スパッタカソード４は装置外部のカソード電源８と接続され、基板ステージ５は装置外部の交流または直流電源９に接続され、さらに電源９は基板バイアス電圧を制御するための制御系１０に接続されている。また、装置外部のカソード４の直上位置には、モータ１１により回転駆動可能なホルダ１１ａが配置され、該ホルダ１１ａ上に設けられたマグネット１２ａ、１３ａ（Ｎ極又はＳ極）及び１２ｂ、１３ｂ（Ｓ極又はＮ極）がスパッタ成膜中に回転してマグネトロンスパッタ成腹を行えるようにしている。なお、基板ステージ５と電源９とを接続する接続部１４は、絶縁体１５を介して成膜室１内に貫入する構造となっている。
【００２６】
ところで、半導体基板７には導電材料の配線を行うために、基板表面に形成された絶縁膜中に、図２に示すような微小な凹形状のコンタクトホール２０を設ける。そして、銅等の配線材料が絶縁膜であるＳｉＯ2中の内部に拡散することを防ぐために、ＴａやＴｉＮ、ＷＮ等の比較的電気抵抗の大きい導電性材料（バリアメタル又は拡散防止膜）を被覆して、半導体の性能劣化を防止している。
【００２７】
このようなバリアメタル膜は、良好な被覆精度、即ち、薄くかつ均一な膜厚を保ってホールの内壁表面全体を被覆することが必要である。そして、図１に示す成膜装置は、バイアススパッタ法を用いて、コンタクトホールの内壁部分にＴａから成るバリアメタル膜を成膜するためにも用いることができる。
【００２８】
ところで、バイアススパッタ法を用いる際の基板バイアス電圧、即ち、図１において電源９より、接続部１４を介して基板ステージ５に印加される電力が上記した被覆膜の形成に重要な影響を与える。例えば、基板バイアス電圧が不足している場合、図２（ａ）に示すようにホール２０の側壁部分２１に形成される被覆膜は所望より小さい膜厚で形成される傾向にあり、また、基板バイアス電圧が過剰の場合、図２（ｂ）に示すように、ホール２０の開口部２２にオーバーハングと称される突起部を形成することが多い。このオーバーハングは、図１の装置のように、ターゲット６と基板７との離間距離を大きくして、基板表面へ入射するスパッタ粒子の垂直成分を多くすることである程度抑制できるものの、基板バイアス電圧要因も大きく寄与し、図２（ｃ）に示す理想的なバリアメタル形状を得るには、基板バイアス電圧を慎重に調整することが重要となる。
【００２９】
ところで、図２において側壁部分２１に形成される被覆膜の膜厚ｄ3と、基板表面に形成される膜厚ｄ1との比で示される値をサイドカバレジと定義し、また底部２３に形成される被覆膜の膜厚ｄ4と膜厚ｄ1との比をステップカバレジと定義し、開口部２２の特徴的な膜厚ｄ2と膜厚ｄ1との比をオーバーハングと定義すれば、これらで示される被覆膜の特微的な値は、基板バイアス電圧の強度と大きく相関する傾向にある。
【００３０】
その一例を示したものが、図３で示すグラフ図である。ここでバイアス発生用電源は高周波電源を用いたものであり、縦軸はオーバーハング及びステップカバレジの値を示している。基板バイアス供給電力が０Ｗのとき、即ち、通常のスパッタ成膜においては、オーバーハング及びステップカバレジの値は非常に小さく、その被覆性能に不安がある。そして、基板バイアス供給電力を増加させていくと、ステップカバレジが増加して被覆性能が向上する一方でオーバーハングも増大するため、単純な基板バイアス供給電力の増大だけでは図２（ｃ）に示す理想形状は達成できない。
【００３１】
上記したようなバイアス電圧と被覆膜の膜厚との相関をさらに詳細に検討したものを図４に示す。図４（ａ）及び（ｂ）は、基板７の端縁側に位置するホール２０の上面図及び断面図であり、図４（ｂ）に示した最小サイドカバレジ形成部分、即ち、側壁部の膜厚分布において、膜厚が最小の位置の、底部２３からの高さｄ5は、図４（ｃ）に示すように基板バイアス供給電力と相関が認められる。図４（ｃ）から、最小サイドカバレジの高さｄ5は、基板バイアス供給電力の増加に伴って開口部２２方向に移動することが分る。
【００３２】
さらに、基板バイアス供給電力と被覆膜の膜厚との相関について別の検討結果を図５に示す。図５（ａ）では、基板端縁部側に位置するホール２０において、その基板端緑部側の側壁部分における、開口部２２近傍位置、最小サイドカバレジ形成位置、底部２３近傍位置をそれぞれ、５０ａ、５０ｂ、５０ｃとして表す。また、ホール２０の基板中心側の側壁部分における、開口部２２近傍位置、最小サイドカバレジ形成位置、底部２３近傍位置をそれぞれ、５１ａ、５１ｂ、５１ｃとして表す。これらの側壁部分各位置５０ａ、５０ｂ、５０ｃ、５１ａ、５１ｂ、５１ｃにおけるサイドカバレジと基板バイアス供給電力との関係を図５（ｂ）で示す。図５（ｂ）から、上記側壁部分各位置のサイドカバレジと基板バイアス供給電力との相関が認められる。これにより、基板バイアス供給電力の増加に伴い、各地点において全体的に膜厚が増加すること、ホール内の基板端縁側及び基板中心側の側壁部分に対するサイドカバレジ値が、１００〜２５０Ｗの電力範囲内で実用的に近い値を示すことが分る。また好ましくは、１５０〜２００Ｗの電力範囲内ではほぼ一致するような値を示すことも分る。
【００３３】
そして、上記の図４及び図５による詳細検討により、側壁部分の高さ方向における被覆膜の膜厚差、及び、側壁部分の基板中心側と基板端縁側とにおける被覆膜の膜厚差、即ち、膜厚差の非対称性が基板バイアス供給電力と相関し、基板バイアス供給電力を制御することで、これらの膜厚差が解消できることが分る。
【００３４】
本発明においては、下記実施例に示すように、基板バイアス供給電力の制御方法としてモジュレーション技術、即ち、予め、決められた条件におけるホール内の膜厚分布を求めておきデータベース化しておく。次にこのデータベースを用いて、各地点において膜厚差を解消するのに最適な基板バイアス供給電力を印加し、上記したような被覆膜の膜厚差を解消することを実現した。
【００３５】
なお、本実施の形態においては、被覆対象をコンタクトホールとしたが、本発明はこれに限定されず、基板上の凹凸形状によって生じる側壁部分であれば、スルーホールや配線溝あるいは単純な段差形状に対して適用可能であることは言うまでもない。
【００３６】
【実施例】
図１の成膜装置を用い、基板７上のコンタクトホールの表面にＴａ単体金属から成るバリアメタル膜を成膜した。
【００３７】
[実施例１]この際、バイアススパッタ成膜時に印加するＲＦ基板バイアス供給電力を、０〜３５０Ｗの範囲内で変遷する所望電力で連続的に変化させる。このようにして、バリアメタル膜を形成し、基板中心部及び基板端縁側に位置させて設けた２点のコンタクトホール（図６（ａ）参照）を観察する。このとき、各コンタクトホールの側壁部分および底部に形成されたバリアメタル膜の膜厚分布を、凹凸のない部分の表面に形成された膜厚に規格化させたカバレジの値（サイドカバレジ及びステップカバレジ）としてその分布状況を図６（ｂ）に示す。
【００３８】
［比較例１］ＲＦ基板バイアス供給電力を２００Ｗに固定して印加した以外は、[実施例１]と同様にしてバリアメタル膜を形成し、その膜厚分布をカバレジの値とし、分布状況を図６（ｂ）に示す。
【００３９】
［実施例１］と［比較例１］とから、上記した基板バイアス供給電力の制御を行うことにより、カバレジの散布度を大きく低減できることが分る。これにより、ホール内の側壁部分や底部に形成される被覆膜の膜厚をウェハ全体で均一化することが可能となるため、配線の埋め込み安定性や配線材料の拡散防止効果を向上することができる。
【００４０】
［実施例２］［実施例１］と同条件で形成したＴａ単体金属から成るバリアメタル膜の膜厚を側壁部分の高さ方向（ホール底部から開口付近）で測定したところ、図７に示すような結果が得られた。
【００４１】
［比較例２］ＲＦ基板バイアス供給電力を印加せずに通常のスパッタ成膜を行った場合（ＲＦ０Ｗ）及びＲＦ基板バイアス供給電力を３００Ｗに囲定した唱合（ＲＦ３００Ｗ）に形成されるＴａバリアメタル膜の膜厚を側壁部分の高さ方向で測定したところ、図７に示すような結果が得られた。
【００４２】
［実施例２］を［比校例２］と比較すると、ＲＦ供給電力０Ｗ時のような全体的なカバレジ不足や底部方向へのカバレジ悪化は認められず、また、ＲＦ供給電力３００Ｗ時に開口部を塞いでしまうような規模で成長するオーバーハングも認められず、側壁部分の被覆膜の膜厚均一化が得られることが分る。
【００４３】
【発明の効果】
以上の説明から明らかなように、本発明のバイアススパッタ成膜方法は、バイアススパッタ成膜法により基板上の凹凸部の側壁部分や底部表面に被覆膜を形成する際に、側壁部分の高さ方向や凹部の底部表面に生じる被覆膜の膜厚差を解消するように基板バイアス供給電力を増減させるので、その被覆膜を均一な膜厚で形成することができる。したがって、良好な膜厚分布を持つ被覆膜を形成することができ、この被覆膜をバリア層やメッキ用シード層として用いた場合に製品品質の向上が可能となる。
【図面の簡単な説明】
【図１】本発明のスパッタ成膜装置の略断面図
【図２】（ａ）〜（ｃ）バリアメタルを被履したコンタクトホールの各種形状
【図３】オーバーハング及びステップカバレジと基板バイアス供給電力との相関を示すグラフ図
【図４】（ａ）基板上のコンタクトホール位置を示す上面図
（ｂ）基板上のコンタクトホールの略断面図
（ｃ）最小サイドカバレジ高さと基板バイアス供給電力の相関を示すグラフ図
【図５】（ａ）基板端縁部に位置するコンタクトホールの略断面図
（ｂ）側壁各位置のサイドカバレジと基板バイアス供給電力の相関を示すグラフ図
【図６】（ａ）基板上の２点のコンタクトホール位置を示す上面図
（ｂ）［実施例１］及び［比較例１］でのカバレジ分布範囲を示すグラフ図
【図７】［実施例２］及び［比較例２］でのホール側壁部分高さ方向のＴａ膜の膜厚分布を示すグラフ図
【符号の説明】
１ 成膜室
２ 排気口
３ スパッタガス導入ロ
６ ターゲット
７ 基板
８ カソード電源
９ 基板バイアス電源
１０ 制御系
２０ コンタクトホール
２１ 側壁部分
２２ 開口部
２３ 底部
Claims (4)
- カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、前記両電圧のうちカソード電圧のみを印加した状態で、凹凸が形成された直径が２００ｍｍ以上の基板上に薄膜を形成した後、該凹凸の側壁部および底部の各表面に形成された前記薄膜の膜厚が略均一となるように、前記基板バイアス電力を０から３５０Ｗの範囲内で連続的に変化させまたは段階的に増減させながらスパッタ成膜を行うことを特徴とするバイアススパッタ成膜方法。
- ターゲットから飛来するスパッタ粒子が、前記基板に対して略垂直に入射するようにしたことを特徴とする請求項１に記載のバイアススパッタ成膜方法。
- 前記薄膜を、バリア層または電解メッキ用シード層に用いることを特徴とする請求項１または２に記載のバイアススパッタ成膜方法。
- カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、前記両電圧のうちカソード電圧のみを印加した状態で、凹凸が形成された直径が２００ｍｍ以上の基板上に薄膜を形成した後、該凹凸の側壁部の表面に形成された前記薄膜の膜厚が略均一となるように、前記基板バイアス電力を０から３５０Ｗの範囲内で連続的に変化させまたは段階的に増減させながらスパッタ成膜を行うバイアススパッタ成膜方法を実施するためのバイアススパッタ成膜装置であって、基板電極に対し出力可変の交流または直流電源と制御系とを備え、前記制御系は、あらかじめ、カソード電圧を所定電圧とすると共に基板・ターゲット間を所定距離に離間したときの基板バイアス電圧値と該基板バイアス電圧値に対応する前記凹凸の側壁部の表面の薄膜のサイドカバレジの膜厚分布とを参照データとして記憶し、前記凹凸の側壁部の表面の成膜時に、前記膜厚を略均一にする基板バイアス電圧値を前記参照データから選択して成るバイアス電圧関数により、前記電源の出力を制御することを特徴とするバイアススパッタ成膜装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268019A JP4458740B2 (ja) | 2002-09-13 | 2002-09-13 | バイアススパッタ成膜方法及びバイアススパッタ成膜装置 |
| KR1020030062833A KR101028972B1 (ko) | 2002-09-13 | 2003-09-08 | 바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막형성 장치 |
| TW092124769A TWI346142B (en) | 2002-09-13 | 2003-09-08 | Bias sputtering film forming process and bias sputtering film forming apparatus |
| US10/658,460 US20040050687A1 (en) | 2002-09-13 | 2003-09-10 | Bias sputtering film forming process and bias sputtering film forming apparatus |
| CNB031581463A CN100383922C (zh) | 2002-09-13 | 2003-09-12 | 偏压溅射薄膜成形方法及偏压溅射薄膜成形设备 |
| US12/333,955 US20090095617A1 (en) | 2002-09-13 | 2008-12-12 | Bias sputtering film forming process and bias sputtering film forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268019A JP4458740B2 (ja) | 2002-09-13 | 2002-09-13 | バイアススパッタ成膜方法及びバイアススパッタ成膜装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004107688A JP2004107688A (ja) | 2004-04-08 |
| JP4458740B2 true JP4458740B2 (ja) | 2010-04-28 |
Family
ID=31986735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002268019A Expired - Lifetime JP4458740B2 (ja) | 2002-09-13 | 2002-09-13 | バイアススパッタ成膜方法及びバイアススパッタ成膜装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20040050687A1 (ja) |
| JP (1) | JP4458740B2 (ja) |
| KR (1) | KR101028972B1 (ja) |
| CN (1) | CN100383922C (ja) |
| TW (1) | TWI346142B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745332B1 (en) * | 2008-02-29 | 2010-06-29 | Novellus Systems, Inc. | PVD-based metallization methods for fabrication of interconnections in semiconductor devices |
| US7842605B1 (en) | 2003-04-11 | 2010-11-30 | Novellus Systems, Inc. | Atomic layer profiling of diffusion barrier and metal seed layers |
| JP2005285820A (ja) * | 2004-03-26 | 2005-10-13 | Ulvac Japan Ltd | バイアススパッタ成膜方法及び膜厚制御方法 |
| KR101161903B1 (ko) * | 2004-06-30 | 2012-07-03 | 파나소닉 주식회사 | 전자 부품 및 그 제조 방법 |
| US20060272938A1 (en) * | 2005-06-01 | 2006-12-07 | Ta-Shuang Kuan | Method of manufacturing a liquid crystal alignment film utilizing long-throw sputtering |
| CN100427639C (zh) * | 2005-06-03 | 2008-10-22 | 联诚光电股份有限公司 | 利用长程溅射制作液晶取向膜的方法 |
| US20070048451A1 (en) * | 2005-08-26 | 2007-03-01 | Applied Materials, Inc. | Substrate movement and process chamber scheduling |
| US7432184B2 (en) * | 2005-08-26 | 2008-10-07 | Applied Materials, Inc. | Integrated PVD system using designated PVD chambers |
| JP5023505B2 (ja) * | 2006-02-09 | 2012-09-12 | 東京エレクトロン株式会社 | 成膜方法、プラズマ成膜装置及び記憶媒体 |
| CN100443627C (zh) * | 2006-11-28 | 2008-12-17 | 电子科技大学 | 一种提高膜厚均匀性的离轴溅射控制方法 |
| DK1970465T3 (da) * | 2007-03-13 | 2013-10-07 | Jds Uniphase Corp | Fremgangsmåde og system til katodeforstøvning til aflejring af et lag, der består af en blanding af materialer og har et på forhånd defineret brydningsindeks |
| WO2009044473A1 (ja) * | 2007-10-04 | 2009-04-09 | Canon Anelva Corporation | 高周波スパッタリング装置 |
| CN101827953A (zh) * | 2007-10-10 | 2010-09-08 | 艾细饰株式会社 | 电压可变型薄膜沉积方法及其设备 |
| KR20090052174A (ko) * | 2007-11-20 | 2009-05-25 | 아이시스(주) | 확산박막 증착 방법 및 장치 |
| US7964504B1 (en) | 2008-02-29 | 2011-06-21 | Novellus Systems, Inc. | PVD-based metallization methods for fabrication of interconnections in semiconductor devices |
| JP5290610B2 (ja) * | 2008-04-09 | 2013-09-18 | 富士フイルム株式会社 | 圧電膜の成膜方法 |
| US8992741B2 (en) * | 2008-08-08 | 2015-03-31 | Applied Materials, Inc. | Method for ultra-uniform sputter deposition using simultaneous RF and DC power on target |
| US10276486B2 (en) * | 2010-03-02 | 2019-04-30 | General Electric Company | Stress resistant micro-via structure for flexible circuits |
| CN103080367B (zh) | 2010-06-25 | 2015-09-02 | 佳能安内华股份有限公司 | 膜沉积方法 |
| JP2012059320A (ja) * | 2010-09-09 | 2012-03-22 | Fujifilm Corp | マスターディスクの製造方法およびマスターディスク |
| US20140061918A1 (en) * | 2011-12-27 | 2014-03-06 | Christopher Jezewski | METHOD OF FORMING LOW RESISTIVITY TaNx/Ta DIFFUSION BARRIERS FOR BACKEND INTERCONNECTS |
| DE102015222820A1 (de) * | 2015-11-19 | 2016-10-20 | Carl Zeiss Smt Gmbh | Verfahren und Vorrichtung zur Oberflächenbearbeitung eines Elements für eine mikrolithographische Projektionsbelichtungsanlage |
| JP6858365B2 (ja) * | 2016-12-28 | 2021-04-14 | Ｊｘ金属株式会社 | ガスフロースパッタリング装置、ガスフロースパッタ用ターゲット及びスパッタリングターゲット原料の製造方法 |
| CN107993980B (zh) * | 2017-11-27 | 2020-11-03 | 长江存储科技有限责任公司 | 对沟槽和孔进行铜填充工艺的指导研究方法 |
| CN107782573B (zh) * | 2017-11-30 | 2019-09-06 | 长江存储科技有限责任公司 | 物理气相沉积机台对沟槽或孔的填充稳定性的模拟检测方法 |
| CN110438463A (zh) * | 2019-07-29 | 2019-11-12 | 光驰科技(上海)有限公司 | 一种解决镀膜产品横向均匀性的方法及其镀膜装置 |
| KR102430218B1 (ko) * | 2020-10-20 | 2022-08-11 | 한국전자기술연구원 | AlN(질화알루미늄) 박막 증착 방법 |
| CN115572949B (zh) * | 2022-09-16 | 2023-06-16 | 广州湾区半导体产业集团有限公司 | 一种双镀源物理气相沉积工艺及多模式物理气相沉积设备 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
| CA1247464A (en) * | 1985-05-13 | 1988-12-28 | Hiroaki Nakamura | Method for forming a planarized thin film |
| US4963239A (en) * | 1988-01-29 | 1990-10-16 | Hitachi, Ltd. | Sputtering process and an apparatus for carrying out the same |
| US5747427A (en) * | 1991-11-15 | 1998-05-05 | Hokkaido Electric Power Co., Inc. | Process for forming a semiconductive thin film containing a junction |
| JP2698254B2 (ja) * | 1991-11-15 | 1998-01-19 | 財団法人国際超電導産業技術研究センター | 酸化物薄膜の成膜方法 |
| EP0735577A3 (en) * | 1994-12-14 | 1997-04-02 | Applied Materials Inc | Deposit process and apparatus |
| US5725739A (en) | 1996-07-08 | 1998-03-10 | Micron Technology, Inc. | Low angle, low energy physical vapor deposition of alloys |
| EP1034566A1 (en) | 1997-11-26 | 2000-09-13 | Applied Materials, Inc. | Damage-free sculptured coating deposition |
| KR100252059B1 (ko) | 1998-01-12 | 2000-04-15 | 윤종용 | 이온화된 박막형성물질을 이용한 스퍼터링 방법 |
| JP3310608B2 (ja) | 1998-01-22 | 2002-08-05 | アプライド マテリアルズ インコーポレイテッド | スパッタリング装置 |
| US6261946B1 (en) * | 1999-01-05 | 2001-07-17 | Advanced Micro Devices, Inc. | Method for forming semiconductor seed layers by high bias deposition |
| US6193855B1 (en) * | 1999-10-19 | 2001-02-27 | Applied Materials, Inc. | Use of modulated inductive power and bias power to reduce overhang and improve bottom coverage |
| JP4169950B2 (ja) * | 2001-05-18 | 2008-10-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-09-13 JP JP2002268019A patent/JP4458740B2/ja not_active Expired - Lifetime
-
2003
- 2003-09-08 KR KR1020030062833A patent/KR101028972B1/ko active IP Right Grant
- 2003-09-08 TW TW092124769A patent/TWI346142B/zh not_active IP Right Cessation
- 2003-09-10 US US10/658,460 patent/US20040050687A1/en not_active Abandoned
- 2003-09-12 CN CNB031581463A patent/CN100383922C/zh not_active Expired - Lifetime
-
2008
- 2008-12-12 US US12/333,955 patent/US20090095617A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN100383922C (zh) | 2008-04-23 |
| KR20040024495A (ko) | 2004-03-20 |
| TWI346142B (en) | 2011-08-01 |
| US20090095617A1 (en) | 2009-04-16 |
| TW200408719A (en) | 2004-06-01 |
| CN1514471A (zh) | 2004-07-21 |
| JP2004107688A (ja) | 2004-04-08 |
| KR101028972B1 (ko) | 2011-04-12 |
| US20040050687A1 (en) | 2004-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070518 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100209 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4458740 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160219 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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