KR101028972B1 - 바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막형성 장치 - Google Patents

바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막형성 장치 Download PDF

Info

Publication number
KR101028972B1
KR101028972B1 KR1020030062833A KR20030062833A KR101028972B1 KR 101028972 B1 KR101028972 B1 KR 101028972B1 KR 1020030062833 A KR1020030062833 A KR 1020030062833A KR 20030062833 A KR20030062833 A KR 20030062833A KR 101028972 B1 KR101028972 B1 KR 101028972B1
Authority
KR
South Korea
Prior art keywords
substrate
bias
film
sputtering
film forming
Prior art date
Application number
KR1020030062833A
Other languages
English (en)
Other versions
KR20040024495A (ko
Inventor
이명구
오까무라요시히로
도미자와가즈유끼
도요다사또루
고노헤나리시
Original Assignee
가부시키가이샤 알박
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 알박 filed Critical 가부시키가이샤 알박
Publication of KR20040024495A publication Critical patent/KR20040024495A/ko
Application granted granted Critical
Publication of KR101028972B1 publication Critical patent/KR101028972B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3435—Applying energy to the substrate during sputtering
    • C23C14/345—Applying energy to the substrate during sputtering using substrate bias
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/35—Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/54—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H01J37/3411—Constructional aspects of the reactor
    • H01J37/345—Magnet arrangements in particular for cathodic sputtering apparatus
    • H01J37/3455—Movable magnets

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 컨택트 홀, 관통-홀 및 배선 홈과 같은 복잡한 형상의 미세하게 코팅된 표면, 특히 그 측벽부에서 양호한 막 두께 분포를 갖는 코팅 막을 형성할 수 있는 바이어스 스퍼터링 막 형성 방법 및 막 형성 장치를 제공한다.
스퍼터링 가스 흡입구 (3) 및 진공 배기 포트 (2) 를 갖는 진공 챔버 (1) 내에, 서로 대향하는 타겟 (6) 및 기판 (7) 을 홀딩하는 스퍼터링 캐소드 (4) 및 기판 스테이지 (5) 를 구비한 바이어스 스퍼터링 막 형성 장치에, 기판 스테이지 (5) 에 대한 가변 출력의 전원 (9) 및 제어 시스템 (10) 이 접속된다. 캐소드 전압이 미리 소정의 전압으로 설정되고, 타겟이 소정의 거리 만큼 기판으로부터 이격될 때의 기판 바이어스 전압값, 및 상기 기판 바이어스 전압값에 대응하는 각 표면상의 박막의 두께 분포가 참조 데이터로서 저장된다. 각 표면의 막 형성에서 막 두께를 거의 균일하게 하기 위한 기판 바이어스 전압값을 참조 데이터로부터 선택함으로써 생성되는 바이어스 전압 함수에 의해 전원의 출력을 제어한다.
바이어스 스퍼터링 막 형성 방법, 바이어스 스퍼터링 막 형성 장치, 진공 챔버, 배기 포트, 가스 흡입구, 스퍼터링 캐소드, 기판 스테이지, 타겟, 기판, 홀.

Description

바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막 형성 장치{BIAS SPUTTERING FILM FORMING PROCESS AND BIAS SPUTTERING FILM FORMING APPARATUS}
도 1은 본 발명의 스퍼터링 막 형성 장치를 도시하는 개략 단면도.
도 2 (a) 내지 (c) 는 배리어 재료로 커버된 컨택트 홀의 여러 형상을 도시하는 도면.
도 3은 오버행, 스텝 커버리지, 및 기판 바이어스 공급 전력 사이의 상관을 나타내는 그래프.
도 4 (a) 는 기판상의 컨택트 홀의 위치를 도시하는 평면도, 도 4 (b) 는 기판상의 컨택트 홀을 도시하는 개략 단면도, 도 4 (c) 는 최소 사이드 커버리지 높이와 기판 바이어스 공급 전력 사이의 상관을 나타내는 그래프.
도 5 (a) 는 기판의 에지부에 위치한 컨택트 홀을 도시하는 개략 단면도, 도 5 (b) 는 측벽상의 각 위치에서의 사이드 커버리지와 기판 바이어스 공급 전력 사이의 상관을 나타내는 그래프.
도 6 (a) 는 기판상의 2개의 컨택트 홀의 위치를 도시하는 평면도, 도 6 (b) 는 실시예 1 및 비교예 1에서의 커버리지 분포 영역을 나타내는 그래프.
도 7은 실시예 2 및 비교예 2에서의 홀의 측벽부상의 높이 방향에서 Ta 막의 두께 분포를 나타내는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
1 : 막 형성 챔버 2 : 배기 포트
3 : 스퍼터링 가스 흡입구 6 : 타겟
7 : 기판 8 : 캐소드 전원
9 : 기판 바이어스 전원 10 : 제어 시스템
20 : 컨택트 홀 21 : 측벽부
22 : 개구부 23 : 하단부
본 발명은 바이어스 스퍼터링 방법을 사용하는 막 형성 방법 및 막 형성 장치에 관한 것으로, 특히, 반도체 기판의 표면상에 형성된 컨택트 홀, 관통-홀 및 배선 홈의 측벽 및 하단 (bottom) 상에 거의 균일한 두께를 갖는 배리어 층, 또는 전해 도금함으로써 막 형성에 사용되는 시드 (seed) 층을 형성하는 박막 형성 방법에 관한 것이다.
반도체 분야에서, 반도체의 미세화가 진행하여, 기판상에 형성된 홀 또는 홈의 애스펙트 (aspect) 비 (깊이/홀 직경 또는 홈 폭) 가 점점 커지는 경향이 있다. 일반적으로, 구리를 사용하는 반도체 배선에서, 이러한 홀 및 홈의 내부 표면 (측벽 또는 하단) 상에 수십 내지 수백 옹스트롬의 두께를 갖는 배리어 층, 또는 전해 도금용 시드층의 형성을 필요로 한다. 특히, 배리어 층에 있어서, 큰 저항을 갖는 도전 재료가 사용되기 때문에, 확산 방지 효과를 유지할 수 있는 최소 두께의 배리어 층이 홀 및 홈의 내부벽의 전체 표면상에 형성되는 것이 이상적이다. 또한, 비용 및 공정 안정성의 관점에서, 스퍼터링 막 형성 방법에 대하여 이러한 요구가 특히 강하다.
종래에, 스퍼터링 막 형성 방법에서, 바이어스 스퍼터링 방법은 기판 표면의 요철에 대한 커버리지 (coverage) 를 향상시키기 위한 수단으로서 알려져 있다. 이것은, 타겟 및 기판 전극 모두에 DC 전력 또는 RF 전력을 공급하고, 기판 전극상에 탑재된 기판의 표면에 바이어스 전압을 인가하여, 박막을 형성하는 방법이다.
이러한 유형의 바이어스 스퍼터링 방법으로서, 예를 들어, 특허 문헌 1 및 특허 문헌 2에 기재된 방법이 공지되어 있다. 이들은, 기판에서 바이어스 전압을 발생시키록 구성되어 있고, 역스퍼터링 효과에 의해 홀 개구부에서의 오버행 (overhang) 의 형성 및 성장을 방지하고 홀의 하단상에 증착된 막 형성 재료를 재-스퍼터링하여 측벽부상에 재료를 부착함으로써 홀의 내벽부에 균일한 두께의 막을 형성한다.
전술한 홀 및 배선 홈은 높은 애스펙트 비를 가져서 미세하고 복잡한 형상이고, 배리어 막이 홀 및 배선 홈상에 형성될 때, 신뢰할 수 있는 확산 방지 효과를 얻기 위해 홀 및 배선 홈의 내부벽 및 하단을 포함하는 기판의 전체 표면상에 균일한 두께를 갖는 매우 얇은 코팅막을 형성할 필요성이 있다.
본 발명의 검토에 따르면, 전술한 종래의 기술과 같이 일정한 기판 바이어스 전압만을 사용하는 막 형성이 약 5 이하의 애스펙트 비의 홀 및 배선 홈을 갖는 기 판에 대해서는 효과적이지만, 애스펙트 비가 더 큰 경우에, 재-스퍼터링된 파티클이 증착하는 위치는 홀 및 홈의 측벽부상의 한정된 위치에 집중된다. 다시 말해, 재-스퍼터링된 파티클에 의해 측벽부상에 형성된 코팅막이 특정한 막 두께 분포를 갖기 때문에, 홀 및 홈의 전체 내벽 표면 전반적으로 막 두께를 균일하게 하는 것이 어렵다는 것이 발견되었다. 구체적으로는, 기판 바이어스 전압의 크기, 타겟으로부터 비래 (飛來) 하는 스퍼터링된 파티클의 수직 성분량, 형성된 오버행의 크기등에 영향을 받아 상이한 막 두께 분포를 갖는 막이 형성된다는 것이 발견되었다.
또한, 코팅 특성 개선책으로서, 특허 문헌 3에 기재되어 있는 바와 같이, 막 형성의 초기에는 바이어스 강도를 증가시키고, 막 형성의 종기에는 바이어스 강도를 감소시키는 바이어스 제어 방법이 공지되어 있다. 따라서, 이 방법은 전술한 컨택트 홀 및 배선 홈의 측벽부의 코팅 특성을 개선시키는 경향이 있다. 그러나, 이 경우에, 바이어스 강도가 막 형성의 초기에는 증가되어, 기반층이 강한 에너지로 타격을 받아 발생한 이온이 큰 손상을 초래하기 때문에, 이 방법이 반도체 공정에 적용될 수 없다는 것이 발견되었다.
특허 문헌 1
일본 공개 특허 공보 평 8-264487 호 (pp. 5-10, 도 2 및 3)
특허 문헌 2
일본 특허 제 2602276 호 (pp. 4-6, 도 1 및 13)
특허 문헌 3
일본 특허 제 2711503 호 (pp. 2-3, 도 1)
전술한 문제점을 고려하여, 본 발명의 목적은 높은 애스펙트 비를 갖는 컨택트 홀, 관통-홀, 배선 홈등의 내벽 표면에 대한 양호한 코팅 특성을 갖는 박막을 형성하는 방법 및 장치를 제공하는 것이다.
전술한 문제점을 해결하기 위해, 본 발명은 캐소드 전압 및 기판 바이어스 전압의 모든 전압을 인가함으로써 박막을 형성하는 바이어스 스퍼터링 막 형성 방법을 제공하고, 여기서, 박막은 상기 전압들 중 캐소드 전압만이 인가된 상태에서 요철이 형성된, 200 mm 이상의 직경을 갖는 기판상에 형성되고, 스퍼터링 막 형성은 요철의 측벽부 및 하단부의 각 표면상에 형성된 박막의 두께가 실질적으로 균일하도록 기판 바이어스 전력을 0 과 350 W 사이의 범위에서 연속적으로 변화시키거나 단계적으로 증감시키면서 수행된다.
여기서, 캐소드 전압만을 초기 박막 형성 동안 인가하는 이유는 기판 바이어스 전압을 인가할 때 초기 단계에서부터 기반층의 손상 또는 저하를 방지하기 위해서이다.
따라서, 인가된 기판 전압은 바이어스 스퍼터링의 초기 단계에서 낮은 것이 바람직하다. 그러나, 막이 막 형성의 초기 단계에 충분한 막 두께를 얻기 위한 조건하에서 형성되는 경우에, 낮은 기판 바이어스 전압으로 시작할 필요성은 없다.
막이 바이어스 스퍼터링 막 형성 방법을 사용하는 컨택트 홀과 같은 요철부를 갖는 기판의 표면상에 형성될 때, 측벽 및 홀 하단의 표면상의 막 두께 분포는 인가된 기판 바이어스 전압의 강도와 상관하는 경향이 있다. 이 상관은 측벽 표면의 높이 방향 및 홀의 하단 표면에서 현저하다. 따라서, 측벽 표면의 높이 방향에서 코팅 막의 두께 차를 제거할 수 있는 바이어스 전압 함수 (기판 바이어스 전압, 인가 시간등이 변수) 가 존재해야 하고, 이 함수로 기판 바이어스 전압의 증감을 제어함으로써, 요철부의 측벽 표면의 높이 방향에서 코팅 막 두께의 차가 제거될 수 있고, 막이 균일해질 수 있다.
유사하게는, 홀 하단 표면상의 기판의 중심측과 에지측 사이의 코팅 막의 두께 차를 제거할 수 있는 바이어스 전압 함수가 존재해야 하고, 기판 바이어스 전압의 증감을 제어함으로써, 요철부의 하단 표면상에 형성된 코팅 막의 두께 차가 제거될 수 있다.
또한, 측벽부의 높이 방향 및 하단 표면의 막 두께의 불균일성을 각각 개별적으로 제거할 뿐만 아니라 전술한 바이어스 전압 함수를 각각 적절하게 선택함으로써, 측벽 표면 및 하단 표면의 막 두께 차가 동시에 제거될 수 있다.
이것에 의해, 코팅 표면이 미세하고 복잡한 요철부를 갖더라도, 균일한 두께의 코팅 막이 기판의 전체 표면상에 형성될 수 있다.
따라서, 바이어스 스퍼터링 막 형성이 기판 바이어스 전압을 변화시키면서 수행될 때, 기판으로 들어오는 스퍼터링된 파티클량은 캐소드 전압을 변화시킴으로써 제어될 수 있다. 조건의 최적 결합을 선택함으로써, 균일성이 더 개선된 최상의 코팅 특성을 갖는 박막이 얻어질 수 있다.
이 경우에, 타겟으로부터 비래하는 스퍼터링된 파티클을 거의 수직으로 들어오게 함으로써, 홀과 같은 개구부에서 발생하는 오버행의 형성을 방지하고, 상당한 양의 증착 막이 요철부의 하단상에 확보될 수 있다. 따라서, 바이어스 스퍼터 링 막 형성이 막 형성원으로서 하단상의 증착된 막을 사용하여 수행되는 경우에, 기반층을 손상시키지 않고 측벽상의 막 형성을 보장하며, 전술한 균일한 막 형성을 가능하게 하는 바이어스 전압 함수의 선택 범위도 넓어진다.
전술한 스퍼터링된 파티클의 실제 수직 입사는 예를 들어, 타겟과 기판 사이의 거리를 사용될 웨이퍼 직경 보다 더 큰 이간거리로 설정하고, 진공도를 사용하여 스퍼터링 막 형성을 수행함으로써 실현될 수 있고, 여기서, 스퍼터링된 파티클의 평균 자유 경로는 상기 이간거리 보다 더 길다. 기판과 타겟 사이에 시준기가 삽입되는 경우가 있지만, 시준기 자체가 스퍼터되거나 더스트 발생원이 될 수도 있기 때문에, 이 방법은 신중히 사용되어야 한다.
형성된 코팅 막이 양호한 코팅 특성, 특히, 요철부의 내부 표면 (측벽 표면 및 하단 표면) 상에서 거의 균일한 막 두께 분포를 갖기 때문에, 구리 배선용 배리어 층 또는 전해 도금 막 형성용 시드층으로서 효과적이다.
그것에 의해, 확산 방지 기능을 갖는 최소 두께의 배리어 층으로서 사용되는 막이 형성될 때, 알루미늄 보다 더 낮은 전기 저항을 갖는 구리 배선을 사용하는 이점을 효율적으로 활용할 수 있다. 막이 전해 도금용 시드층으로서 사용될 때, 균일한 도금 막이 형성될 수 있고, 배선에서 보이드 (voids) 의 발생을 억제할 수 있다.
전술한 바이어스 스퍼터링 막 형성을 수행하기 위해, 기판 전극에 대한 가변 출력의 AC 또는 DC 전원과, 제어 시스템을 구비하는 바이어스 스퍼터링 막 형성 장치가 구성되고; 제어 시스템에서, 캐소드 전압은 소정의 전압으로 사전 설정되고, 기판 및 타겟이 소정의 거리로 분리될 때의 기판 바이어스 전압값과 이 기판 바이어스 전압값에 대응하는 각 표면상의 박막의 사이드 커버리지의 두께 분포가 참조 데이터로서 저장되고; 막 형성이 각 표면상에서 수행될 때 막 두께를 거의 균일하게 하는 기판 바이어스 전압값을 참조 데이터로부터 선택하여 변수로서 기판 바이어스 전압값을 사용하여 바이어스 전압 함수를 생성하고; 전원의 출력이 이 함수에 의해 제어된다.
본 명세서에서 사용하는 용어 "바이어스 전압 함수" 는 수학적 함수만을 의미하는 것이 아니라, 기판 바이어스 전압값과 기판 바이어스 전압값에 대응하는 각 표면상의 박막 두께의 두께 분포를 참조 데이터로서 저장하고 데이터 베이스를 생성하여, 이에 따라 막 두께를 보정하기 위해 기판 바이어스 전압이 적절하게 변화되는 것을 의미한다. 또한, 바이어스 전압 함수는 기판 바이어스 전압이 바이어스 스퍼터링 막 형성 동안의 적당한 기간에 "0" 이 되는 것을 포함한다.
또한, 캐소드 전압을 적절하게 변화시키고 이러한 바이어스 스퍼터 막 형성 동안 입사하는 스퍼터링된 파티클량을 제어함으로써 더 양호한 코팅 특성을 얻을 수 있다. 다시 말해서, 바이어스 스퍼터링 막 형성 장치는 캐소드에 대한 가변 출력의 전원을 더 구비하고, 상기 언급한 바이어스 전압 함수에 기초하여 기판 전원의 출력을 제어함으로써 수행되는 바이어스 스퍼터링 막 형성에서, 제어 시스템은 캐소드 전원의 출력을 또한 제어한다. 캐소드 전압의 변동으로 인해, 균일성이 더 개선된 최상의 코팅 특성을 갖는 박막을 얻을 수 있다.
도 1은 본 발명의 바이어스 스퍼터링 막 형성 방법을 구현하는 스퍼터링 막 형성 장치를 도시하는 개략 단면도이다. 막 형성 챔버 (1) 는 진공 배기 시스템 (도시 생략) 에 접속된 배기 포트 (2) 및 막 형성 챔버의 측벽의 스퍼터링 가스 흡입구 (3), 막 형성 챔버내에 배치된 스퍼터링 캐소드 (4) 및 기판 스테이지 (5), 및 서로 대향하는 스퍼터링 캐소드 (4) 상에 위치한 Ta 타겟 (6) 과 기판 스테이지 (5) 상에 위치한 실리콘 기판 (7) 을 구비하도록 구성된다. 타겟 (6) 과 기판 (7) 사이의 거리는 기판 (7) 의 직경 (200mm) 이상이다.
또한, 스퍼터링 캐소드 (4) 는 장치 외부의 캐소드 전원 (8) 에 접속되고, 기판 스테이지 (5) 는 장치 외부의 AC 또는 DC 전원 (9) 에 접속되고, 전원 (9) 은 기판 바이어스 전압을 제어하는 제어 시스템 (10) 에 접속된다. 캐소드 (4) 바로 위의 장치 외부 위치상에, 모터 (11) 에 의해 회전 구동 가능한 홀더 (11a) 가 배치되고, 홀더 (11a) 상에 탑재된 (N 극 또는 S 극의) 마그넷 12a 및 13a와 (S 극 또는 N 극의) 마그넷 12b 및 13b가 스퍼터링 막 형성 동안 회전하여 마그네트론 스퍼터링 막 형성을 수행한다. 기판 스테이지 (5) 와 전원 (9) 을 접속시키는 접속부 (14) 는 절연체 (15) 를 통해 막 형성 챔버 (1) 로 관입하는 구조를 갖는다.
반도체 기판 (7) 은 도전 재료의 배선을 행하기 위해, 기판 표면상에 형성된 절연막 중에, 도 2에 도시된 바와 같은 미세한 오목 형상의 컨택트 홀 (20) 을 구비한다. 구리와 같은 배선 재료의 SiO2 절연막으로의 확산을 방지하기 위해, Ta, TaN, TiN 및 WN (배리어 금속 또는 확산-방지 막) 과 같은 비교적 높은 전기 저항을 갖는 도전 재료가 코팅용으로 사용되어, 반도체의 성능 저하를 방지한다.
이러한 배리어 금속 막은 양호한 코팅 정밀도, 즉, 얇고 균일한 막 두께를 유지하여, 홀의 전체 내부 표면을 코팅할 필요성이 있다. 도 1에 도시한 막 형성 장치가 바이어스 스퍼터링 방법을 사용하여 컨택트 홀의 내벽부에 Ta로 이루어지는 배리어 금속 막을 형성하기 위해 사용될 수 있다.
바이어스 스퍼터링 방법 사용에 있어서, 기판 바이어스 전압, 즉, 도 1의 접속부 (14) 를 통해 전원 (9) 으로부터 기판 스테이지 (5) 에 인가된 전력은 전술한 코팅 막의 형성에 상당한 영향을 미친다. 예를 들어, 기판 바이어스 전압이 부족할 때, 홀 (20) 의 측벽부 (21) 에 형성된 코팅 막은 도 2 (a) 에 도시한 바와 같이 소망하는 것 보다 작은 두께를 갖는 경향이 있고; 기판 바이어스 전압이 과잉일 때, 오버행이라 칭하는 돌기부가 도 2 (b) 에 도시한 바와 같이 홀 (20) 의 개구부 (22) 에 형성된다. 기판 표면으로 입사하는 스퍼터링된 파티클의 수직 성분을 증가시키기 위해 도 1의 장치에서와 같이 타겟 (6) 과 기판 (7) 사이의 거리를 증가시킴으로써 이 오버행의 형성이 방지되지만, 기판 바이어스 전압 또한 도 2 (c) 에 도시한 바와 같이 이상적 배리어 금속 형상을 얻는데 기여하기 때문에, 기판 바이어스 전압을 주의 깊게 조정하는 것이 중요하다.
도 2의 측벽부 (21) 에 형성된 코팅 막의 두께 (d3) 대 기판 표면상에 형성된 코팅 막의 두께 (d1) 의 비를 사이드 커버리지 (side coverage) 로 정의하고; 하단 (23) 상에 형성된 코팅 막의 두께 (d4) 대 막 두께 (d1) 의 비를 스텝 커버리지 (step coverage) 로 정의하고; 개구부 (22) 의 특성 막 두께 (d2) 대 막 두께 (d1) 의 비를 오버행으로 정의하는 경우에, 이들 비율로 표현된 코팅 막의 특성 값은 기판 바이어스 전압의 강도와 상당히 상관하는 경향이 있다.
일 예를 도 3의 그래프에 도시하였다. 여기서, RF 전원이 바이어스를 발생시키기 위한 전원으로서 사용되고, 그래프에서의 세로축은 오버행 및 스텝 커버리지의 값을 나타낸다. 기판 바이어스 공급 전력이 0 W일 때, 즉, 일반 스퍼터링 막 형성에서, 오버행 및 스텝 커버리지의 값은 매우 작고, 따라서, 커버링 성능은 신뢰할 수 없다. 기판 바이어스 공급 전력이 증가할 때, 스텝 커버리지가 증가되어 커버링 성능이 향상되지만, 오버행 또한 증가하기 때문에, 단순히 기판 바이어스 공급 전력의 증가만으로는 도 2 (c) 에 도시한 이상적인 형상을 달성할 수 없다.
바이어스 전압과 코팅 막의 두께 사이의 전술한 상관을 더욱 상세히 검토하여 도 4에 도시하였다. 도 4 (a) 및 (b) 는 기판 (7) 의 에지측상에 위치한 홀 (20) 의 평면도 및 단면도이다. 도 4 (c) 에 도시한 바와 같이, 하단 (23) 으로부터의, 최소 사이드 커버리지 부분의 높이 (d5), 즉, 측벽부의 막 두께 분포에서 최소 막 두께의 위치와 기판 바이어스 공급 전력 사이의 상관이 관찰된다. 최소 사이드 커버리지의 높이 (d5) 가 기판 바이어스 공급 전력의 증가에 따라 개구부 (22) 를 향해 이동한다는 것을 도 4 (c) 로부터 알 수 있다.
또한, 기판 바이어스 공급 전력과 코팅 막의 두께 사이의 상관에 대한 또 다른 검토 결과를 도 5에 도시하였다. 도 5 (a) 에서, 기판의 에지측에 위치한 홀 (20) 에서 기판의 에지측의 측벽부에 있어서의, 개구부 (22) 근처의 위치, 최소 사이드 커버리지를 제공하는 위치, 및 하단 (23) 근처의 위치를 각각 50a, 50b, 및 50c로 표시한다. 기판의 중심측에 위치한 홀 (20) 의 측벽부에 있어서의, 개구부 (22) 근처의 위치, 최소 사이드 커버리지를 제공하는 위치, 및 하단 (23) 근처의 위치를 각각 51a, 51b, 및 51c로 표시한다. 측벽부의 이들 위치 (50a, 50b, 50c, 51a, 51b, 및 51c) 에서의 사이드 커버리지와 기판 바이어스 공급 전력 사이의 관계가 도 5 (b) 에 도시되어 있다. 측벽부의 전술한 위치에서의 사이드 커버리지와 기판 바이어스 공급 전력 사이의 상관이 도 5 (b) 로부터 관찰된다. 그것에 의해, 전체 막 두께가 기판 바이어스 공급 전력의 증가에 따라 각 위치에서 증가하고; 기판상의 에지측 및 중심측 모두에서 홀의 측벽부에 대한 사이드 커버리지 값이 100 내지 250 W 사이의 전력 범위 내에서 거의 서로 근접하다는 것을 알 수 있다. 또한, 사이드 커버리지 값이 바람직하게는 150 내지 200 W 사이의 전력 범위 내에서 실제로는 동일하다는 것을 알 수 있다.
도 4 및 5를 상세히 검토함으로써, 측벽부의 높이 방향에서의 코팅 막의 두께 차, 및 기판 중심측 및 기판 에지측의 측벽부에 있어서의 코팅 막의 두께 차, 즉 막 두께의 비-대칭 차가 기판 바이어스 공급 전력과 상관되고, 따라서, 막 두께 차가 기판 바이어스 공급 전력을 제어함으로써 제거될 수 있다는 것을 알 수 있다.
본 발명에 있어서, 아래의 예에 나타낸 바와 같이, 기판 바이어스 공급 전력을 제어하는 방법으로서, 모듈레이션 기술, 즉, 소정의 조건하에서 홀내의 막 두께 분포를 미리 얻어서 데이터베이스를 준비한다. 다음으로, 각 위치에서의 막 두 께의 차를 제거하는데 적절한 기판 바이어스 공급 전력이 데이터베이스를 사용하여 인가되어 전술한 코팅 막의 두께 차의 제거를 실현한다.
본 발명의 실시형태에서, 코팅의 대상은 컨택트 홀이지만, 본 발명은 이것에 한정되지 않고, 코팅의 대상이 기판상의 요철에 의해 형성된 측벽부이면, 관통-홀, 배선 홈 또는 단순한 스텝 형상에도 적용될 수 있다.
실시예
도 1의 막 형성 장치를 사용하여, Ta 단일 물질 금속으로 이루어진 배리어 금속 막을 기판 (7) 상의 컨택트 홀의 표면상에 형성하였다.
실시예 1
이 경우에, 바이어스 스퍼터링 막 형성 동안 인가된 RF 기판 바이어스 공급 전력은 0 내지 350 W 사이의 범위 내에서 변화되는 소망하는 전력으로 연속적으로 변화되었다. 따라서, 배리어 금속 막이 형성되고, 기판 중심부 및 기판 에지측상에 위치한 2개의 컨택트 홀 (도 6 (a) 참조) 이 관찰되었다. 이 때, 각 컨택트 홀의 측벽부 및 하단부상에 형성된 배리어 금속 막의 두께 분포는 요철없는 부분의 표면상에 형성된 막의 두께에 의해 규격화되고 이것을 도 6 (b) 에 커버리지 값 (사이드 커버리지 및 스텝 커버리지) 으로서 나타내었다.
비교예 1
200 W로 고정된 RF 기판 바이어스 공급 전력이 인가된다는 것을 제외하고는, 배리어 금속 막을 동일한 방식으로 형성하였다. 막 두께 분포를 도 6 (b) 에 커버리지 값으로서 나타내었다.
실시예 1 및 비교예 1로부터, 커버리지의 산포도가 전술한 기판 바이어스 공급 전력을 제어함으로써 매우 저감될 수 있다는 것을 알 수 있다. 그것에 의해, 홀의 측벽부 및 하단부상에 형성된 코팅 막의 두께가 전체 웨이퍼 전반에 균일하게 될 수 있기 때문에, 배선의 매립 안전성 및 배선 재료의 확산 방지 효과가 개선될 수 있다.
실시예 2
실시예 1과 동일한 조건하에서 형성된 Ta 단일 물질 금속으로 이루어진 배리어 금속 막의 두께를 (하단으로부터 홀의 개구부 근처로) 측벽부의 높이 방향에서 측정하여, 도 7에 나타낸 바와 같은 결과를 얻었다.
비교예 2
일반 스퍼터링 막 형성이 RF 기판 바이어스 공급 전력을 인가하지 않고 (RF 0 W) 수행될 때, 및 RF 기판 바이어스 공급 전력이 300 W (RF 300 W) 로 고정될 때 형성된 Ta 배리어 금속 막의 두께를 측벽부의 높이 방향에서 측정하여, 도 7에 나타낸 바와 같은 결과가 얻어졌다.
실시예 2를 비교예 2와 비교하면, RF 공급 전력이 0 W일 때 커버리지의 전체적인 부족 또는 하단부 방향에서의 커버리지의 저하가 관찰되지 않고, RF 공급 전력이 300 W일 때 개구부를 폐쇄할 정도의 크기의 오버행 성장 또한 관찰되지 않고, 측벽부의 코팅 막 두께가 균일해질 수 있다는 것을 알 수 있다.
상기 설명으로부터 명백한 바와 같이, 본 발명의 바이어스 스퍼터링 막 형성 방법에 따르면, 코팅 막이 바이어스 스퍼터링 막 형성 방법을 사용하여 기판의 요철의 측벽부 또는 하단 표면상에 형성될 때, 측벽부의 높이 방향 또는 오목부의 하단의 표면상에 발생된 코팅 막의 두께 차를 제거하기 위해 기판 바이어스 공급 전력이 증가 또는 감소되기 때문에, 균일한 두께를 갖는 코팅 막이 형성될 수 있다. 따라서, 양호한 막 두께 분포를 갖는 코팅 막이 형성될 수 있고, 이 코팅 막을 배리어 층 또는 도금용 시드층으로서 사용할 때, 제품 품질이 개선될 수 있다.

Claims (7)

  1. 캐소드 전압 및 기판 바이어스 전압 양자 모두를 인가함으로써 박막을 형성하는 바이어스 스퍼터링 막 형성 방법으로서,
    상기 전압들 중 상기 캐소드 전압만을 인가한 상태에서 요철이 형성된, 200 mm 이상의 직경을 갖는 기판 상에 상기 박막이 형성되고, 상기 요철의 측벽부 및 하단부의 각 표면에 형성된 상기 박막의 두께가 균일하도록 기판 바이어스 전력을 0 과 350 W 사이의 범위에서 연속적으로 변화시키거나 단계적으로 증감시키면서 스퍼터링 막 형성을 수행하는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 방법.
  2. 제 1 항에 있어서,
    상기 기판 바이어스 전압을 변화시키면서 수행된 상기 바이어스 스퍼터링 막 형성에서, 상기 캐소드 전압 또한 변화하는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 방법.
  3. 제 1 항에 있어서,
    타겟으로부터 나오는 스퍼터링 파티클이 상기 기판에 수직으로 입사하는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 방법.
  4. 제 2 항에 있어서,
    타겟으로부터 나오는 스퍼터링 파티클이 상기 기판에 수직으로 입사하는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 박막은 배리어 층, 또는 전해 도금용 시드층으로서 사용되는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 방법.
  6. 기판 전극에 대한 가변 출력의 AC 전원 또는 DC 전원과 제어 시스템을 구비하는 바이어스 스퍼터링 막 형성 장치로서,
    상기 제어 시스템은, 캐소드 전압을 미리 소정의 전압으로 설정하고, 기판이 소정의 거리 만큼 타겟으로부터 이격할 때의 기판 바이어스 전압값과 상기 기판 바이어스 전압값에 대응하는 상기 기판에 형성된 요철의 측벽부의 표면상의 박막의 사이드 커버리지의 두께 분포를 참조 데이터로서 저장하고, 상기 요철의 측벽부의 표면을 형성할 때 상기 막 두께를 균일하게 하는 상기 기판 바이어스 전압값을 상기 참조 데이터로부터 선택함으로써 생성된 바이어스 전압 함수에 의해 상기 전원의 출력을 제어하는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 장치.
  7. 제 6 항에 있어서,
    상기 장치는 상기 캐소드에 대한 가변 출력의 전원을 더 구비하고, 상기 제어 시스템은 상기 바이어스 전압 함수에 기초하여 상기 기판 전원의 출력을 제어함으로써 형성되는 상기 바이어스 스퍼터링 막 형성에서, 상기 캐소드 전원의 출력을 제어함으로써 상기 캐소드 전압을 변화시키는 것을 특징으로 하는 바이어스 스퍼터링 막 형성 장치.
KR1020030062833A 2002-09-13 2003-09-08 바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막형성 장치 KR101028972B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00268019 2002-09-13
JP2002268019A JP4458740B2 (ja) 2002-09-13 2002-09-13 バイアススパッタ成膜方法及びバイアススパッタ成膜装置

Publications (2)

Publication Number Publication Date
KR20040024495A KR20040024495A (ko) 2004-03-20
KR101028972B1 true KR101028972B1 (ko) 2011-04-12

Family

ID=31986735

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030062833A KR101028972B1 (ko) 2002-09-13 2003-09-08 바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막형성 장치

Country Status (5)

Country Link
US (2) US20040050687A1 (ko)
JP (1) JP4458740B2 (ko)
KR (1) KR101028972B1 (ko)
CN (1) CN100383922C (ko)
TW (1) TWI346142B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745332B1 (en) * 2008-02-29 2010-06-29 Novellus Systems, Inc. PVD-based metallization methods for fabrication of interconnections in semiconductor devices
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
JP2005285820A (ja) * 2004-03-26 2005-10-13 Ulvac Japan Ltd バイアススパッタ成膜方法及び膜厚制御方法
US7589606B2 (en) 2004-06-30 2009-09-15 Panasonic Corporation Electronic part utilizing a protective film on a comb-shaped electrode
US20060272938A1 (en) * 2005-06-01 2006-12-07 Ta-Shuang Kuan Method of manufacturing a liquid crystal alignment film utilizing long-throw sputtering
CN100427639C (zh) * 2005-06-03 2008-10-22 联诚光电股份有限公司 利用长程溅射制作液晶取向膜的方法
US20070048451A1 (en) * 2005-08-26 2007-03-01 Applied Materials, Inc. Substrate movement and process chamber scheduling
US7432184B2 (en) * 2005-08-26 2008-10-07 Applied Materials, Inc. Integrated PVD system using designated PVD chambers
JP5023505B2 (ja) * 2006-02-09 2012-09-12 東京エレクトロン株式会社 成膜方法、プラズマ成膜装置及び記憶媒体
CN100443627C (zh) * 2006-11-28 2008-12-17 电子科技大学 一种提高膜厚均匀性的离轴溅射控制方法
US8864958B2 (en) * 2007-03-13 2014-10-21 Jds Uniphase Corporation Method and sputter-deposition system for depositing a layer composed of a mixture of materials and having a predetermined refractive index
WO2009044473A1 (ja) * 2007-10-04 2009-04-09 Canon Anelva Corporation 高周波スパッタリング装置
WO2009048189A1 (en) * 2007-10-10 2009-04-16 Intelligent System Inc. Voltage variable type thinfilm deposition method and apparatus thereof
KR20090052174A (ko) * 2007-11-20 2009-05-25 아이시스(주) 확산박막 증착 방법 및 장치
US7964504B1 (en) 2008-02-29 2011-06-21 Novellus Systems, Inc. PVD-based metallization methods for fabrication of interconnections in semiconductor devices
JP5290610B2 (ja) * 2008-04-09 2013-09-18 富士フイルム株式会社 圧電膜の成膜方法
US8992741B2 (en) * 2008-08-08 2015-03-31 Applied Materials, Inc. Method for ultra-uniform sputter deposition using simultaneous RF and DC power on target
US10276486B2 (en) * 2010-03-02 2019-04-30 General Electric Company Stress resistant micro-via structure for flexible circuits
KR20150048901A (ko) 2010-06-25 2015-05-07 캐논 아네르바 가부시키가이샤 스퍼터링 장치, 박막증착 방법 및 컨트롤 디바이스
JP2012059320A (ja) * 2010-09-09 2012-03-22 Fujifilm Corp マスターディスクの製造方法およびマスターディスク
WO2013100894A1 (en) * 2011-12-27 2013-07-04 Intel Corporation Method of forming low resistivity tanx/ta diffusion barriers for backend interconnects
DE102015222820A1 (de) * 2015-11-19 2016-10-20 Carl Zeiss Smt Gmbh Verfahren und Vorrichtung zur Oberflächenbearbeitung eines Elements für eine mikrolithographische Projektionsbelichtungsanlage
JP6858365B2 (ja) * 2016-12-28 2021-04-14 Ｊｘ金属株式会社 ガスフロースパッタリング装置、ガスフロースパッタ用ターゲット及びスパッタリングターゲット原料の製造方法
CN107993980B (zh) * 2017-11-27 2020-11-03 长江存储科技有限责任公司 对沟槽和孔进行铜填充工艺的指导研究方法
CN107782573B (zh) * 2017-11-30 2019-09-06 长江存储科技有限责任公司 物理气相沉积机台对沟槽或孔的填充稳定性的模拟检测方法
CN110438463A (zh) * 2019-07-29 2019-11-12 光驰科技(上海)有限公司 一种解决镀膜产品横向均匀性的方法及其镀膜装置
KR102430218B1 (ko) * 2020-10-20 2022-08-11 한국전자기술연구원 AlN(질화알루미늄) 박막 증착 방법
CN115572949B (zh) * 2022-09-16 2023-06-16 广州湾区半导体产业集团有限公司 一种双镀源物理气相沉积工艺及多模式物理气相沉积设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5725739A (en) 1996-07-08 1998-03-10 Micron Technology, Inc. Low angle, low energy physical vapor deposition of alloys
JPH11209873A (ja) 1998-01-22 1999-08-03 Applied Materials Inc スパッタリング装置
JPH11214332A (ja) 1998-01-12 1999-08-06 Samsung Electronics Co Ltd イオン化された薄膜形成物質を用いたスパッタリング方法
JP2001524753A (ja) 1997-11-26 2001-12-04 アプライド マテリアルズ インコーポレイテッド ダメージフリー被覆刻設堆積法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS542077A (en) * 1977-06-08 1979-01-09 Hitachi Ltd Semiconductor switching element
EP0202572B1 (en) * 1985-05-13 1993-12-15 Nippon Telegraph And Telephone Corporation Method for forming a planarized aluminium thin film
US4963239A (en) * 1988-01-29 1990-10-16 Hitachi, Ltd. Sputtering process and an apparatus for carrying out the same
US5747427A (en) * 1991-11-15 1998-05-05 Hokkaido Electric Power Co., Inc. Process for forming a semiconductive thin film containing a junction
JP2698254B2 (ja) * 1991-11-15 1998-01-19 財団法人国際超電導産業技術研究センター 酸化物薄膜の成膜方法
KR960026261A (ko) * 1994-12-14 1996-07-22 제임스 조셉 드롱 재 도입형 콘택 홀을 피복시키거나 또는 충진시키기 위한 방법 및 장치
US6261946B1 (en) * 1999-01-05 2001-07-17 Advanced Micro Devices, Inc. Method for forming semiconductor seed layers by high bias deposition
US6193855B1 (en) * 1999-10-19 2001-02-27 Applied Materials, Inc. Use of modulated inductive power and bias power to reduce overhang and improve bottom coverage
JP4169950B2 (ja) * 2001-05-18 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5725739A (en) 1996-07-08 1998-03-10 Micron Technology, Inc. Low angle, low energy physical vapor deposition of alloys
JP2001524753A (ja) 1997-11-26 2001-12-04 アプライド マテリアルズ インコーポレイテッド ダメージフリー被覆刻設堆積法
JPH11214332A (ja) 1998-01-12 1999-08-06 Samsung Electronics Co Ltd イオン化された薄膜形成物質を用いたスパッタリング方法
JPH11209873A (ja) 1998-01-22 1999-08-03 Applied Materials Inc スパッタリング装置

Also Published As

Publication number Publication date
CN100383922C (zh) 2008-04-23
TW200408719A (en) 2004-06-01
KR20040024495A (ko) 2004-03-20
TWI346142B (en) 2011-08-01
US20090095617A1 (en) 2009-04-16
CN1514471A (zh) 2004-07-21
JP2004107688A (ja) 2004-04-08
US20040050687A1 (en) 2004-03-18
JP4458740B2 (ja) 2010-04-28

Similar Documents

Publication Publication Date Title
KR101028972B1 (ko) 바이어스 스퍼터링 막 형성 방법 및 바이어스 스퍼터링 막형성 장치
US7700474B2 (en) Barrier deposition using ionized physical vapor deposition (iPVD)
US11380530B2 (en) Reactive sputtering with HIPIMS
US10400328B2 (en) Physical vapor deposition system with a source of isotropic ion velocity distribution at the wafer surface
US5976327A (en) Step coverage and overhang improvement by pedestal bias voltage modulation
US6673716B1 (en) Control of the deposition temperature to reduce the via and contact resistance of Ti and TiN deposited using ionized PVD techniques
US5780357A (en) Deposition process for coating or filling re-entry shaped contact holes
US7588667B2 (en) Depositing rhuthenium films using ionized physical vapor deposition (IPVD)
US6652718B1 (en) Use of RF biased ESC to influence the film properties of Ti and TiN
US20050211545A1 (en) Ionized physical vapor deposition (iPVD) process
US7892406B2 (en) Ionized physical vapor deposition (iPVD) process
US7846846B2 (en) Method of preventing etch profile bending and bowing in high aspect ratio openings by treating a polymer formed on the opening sidewalls
US6458251B1 (en) Pressure modulation method to obtain improved step coverage of seed layer
US8585877B2 (en) Multi-step deposition control
JP4613243B2 (ja) パルス状直流スパッタ成膜方法及び該方法のための成膜装置
JP4497447B2 (ja) パルス状直流スパッタ成膜方法及び該方法のための成膜装置
US7642201B2 (en) Sequential tantalum-nitride deposition
JP2005285820A (ja) バイアススパッタ成膜方法及び膜厚制御方法
US20120121818A1 (en) Coating surface processing method and coating surface processing apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160311

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180312

Year of fee payment: 8