JP2005285820A - バイアススパッタ成膜方法及び膜厚制御方法 - Google Patents

Abstract

【課題】例えばコンタクトホールやスルーホール、配線溝など、微細かつ複雑形状の内壁面に対して、良好な被覆特性、特に均一な膜厚分布を持つ被覆膜を形成し得るバイアススパッタ成膜方法及び成膜装置を提供する。
【解決手段】スパッタガス導入ロ３と真空排気口２と有する真空室１内に、互いに対向するターゲット６と基板７とをそれぞれ載置するスパッタカソード４と基板ステージ５とを設けて構成したスパッタ成膜装置に、基板ステージ５に対し出力可変の電源９及びカソード電源８と制御系１０とを接続し、制御系１０には、あらかじめ、基板・ターゲット間距離と、カソード電圧値と、基板バイアス電圧値と、薄膜の膜厚分布とを照合データとして入力し、膜厚分布の大小に応じたカソード電圧及び基板バイアス電圧の両電圧値を照合データから選択して電圧-膜厚分布関数を算出し、基板バイアス電圧印加を伴う成膜時に、電圧-膜厚分布関数を検索すると共に、この検索された電圧関数に応じてカソード及び基板電極の両電源の出力調整を行う。
【選択図】図４

Description

本発明は、バイアススパッタ法による成膜方法及びこれを利用した膜厚制御方法に関し、特に、半導体基板の表面に形成された、コンタクトホール、スルーホール、配線用溝の側壁や底部において所望膜厚で形成された、バリア層や電解メッキ成膜時に使用されるシード層を得るための薄膜形成方法に関する。

半導体分野においてその微細化が進み、基板上に形成されたホールや配線用溝のサイズは益々小さくなる傾向にある。通常、銅を使用した半導体配線ではこのようなホールや溝の内側（側壁や底面部分）に対し、数十〜数百Åの均一な膜厚を持つバリア層や電解メッキ用のシード層を形成したいという要求がある。特に、バリア層に関しては、比抵抗の大きな導電性材料が使用されるため、拡散防止効果が椎持できる最小の膜厚で、ホールや溝の内壁面全体に形成されることが理想的である。しかも、コストやプロセスの安定性から、特にスパッタ成膜法に対してこのような要求が大きい。

従来、スパッタ成膜法において、基板表面の凹凸に対する被覆性を向上する手段として、バイアススパッタ法が知られている。ターゲットと基板電極の両方に直流電流や高周波電力を供給し、基板電極上に載置された基板表面にバイアス電圧を印加しつつ、薄膜を形成する方法である。

本発明者らの検討によれば、一定の基板バイアス電圧のみ用いて成膜した場合、アスペクト比が約５以下のホールや配線溝等を持つ基板に対しては有効なものの、サイズが０．１μｍ以下になってくると、再スパッタ粒子が付着する場所がホールや溝内の側壁部のある限定された場所に集中する。つまり、側壁部に形成された再スパッタ粒子による被覆膜は、ある膜厚分布を持って形成されるため、ホールや溝の内壁面全体にわたり膜厚を均一化することが困難になることが判明した。具体的には、基板バイアス電圧の大きさ、ターゲットから飛来するスパッタ粒子の垂直成分量、形成されるオーバーハングの大きさ等により異なった膜厚分布が形成されることが判明した。

これに関連して、被覆性の改善策として、例えば特許文献１に示されるように薄膜形成初期には、バイアス強度を強くし、成膜終期にはバイアス強度を弱くするようなバイアス制御方法が知られている。ところが、上記コンタクトホールや配線溝等の側壁部分の被覆性改善に適用することを試みる場合、成膜初期にバイアス強度を増大させることが、新たな問題を招くことが判明した。即ち、生成されるイオンにより、下地層が強大なエネルギーで叩かれ、大きなダメージを招くため、半導体プロセスへの適用には実用上の問題が残ることが判明した。
特許２７１１５０３号公報（第２−３頁、第１図）

本発明は、上記問題点に鑑み、特に、寸法サイズが小さいコンタクトホールやスルーホール、配線溝等の内壁面に対して良好な被覆特性を持つ薄膜の形成方法及びこれによる膜厚制御方法を提供することを課題としている。

上記課題を解決するため、本発明は、カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、前記両電圧のうちカソード電圧のみを印加した状態で、凹凸が形成された基板上に薄膜を形成する第１工程と、この第１工程よりも低下したカソード電圧を印加した状態で、前記基板バイアス電圧を印加する第２工程とによりスパッタ成膜を行うものである。

ところで、バイアススパッタ成膜方法によりコンタクトホールなどの凹凸部を持つ基板表面へ成膜を行う場合、側壁表面及びホール底部の表面での膜厚分布は印加するカソード電圧及び基板バイアス電圧の強度と相関する傾向がある。この相関は、側壁表面の高さ方向及びホール底部表面で顕著である。従って、側壁表面の高さ方向における被覆膜の膜厚差を解消し得るカソード電圧及びバイアス電圧による両電圧関数（カソード電圧、基板バイアス電圧、印加時間等が変数となる）が存在するはずであり、このような関数によりカソード電圧及び基板バイアス電圧の両電圧それぞれの増減を制御することにより、凹凸部の側壁表面の高さ方向に形成される被覆膜の膜厚差を解消してこれを均一にすることが可能となる。

同様に、ホール底部表面での基板中心側と基板端縁側とにおける被覆膜の膜厚差を解消し得る両電圧関数が存在するはずであり、この関数でカソード電圧及び基板バイアス電圧の増減を制御することで凹凸部の底部表面に形成される被覆膜の膜厚差を解消することができる。

さらに、側壁部分の高さ方向と底部表面での膜厚の不均一性をそれぞれ個別に解消するばかりではなく、上記の両電圧関数を適宜選択することにより、側壁面と底部表面の両表面の膜厚差を同時に解消することも可能である。

即ち、具体的には、第１工程に続く第２工程において、直前の第１工程よりも低下したカソード電圧を印加した状態で、この凹凸の側壁部および底部の各表面に形成された薄膜が所望膜厚となるように、所望の基板バイアス電圧を印加する。第１工程よりもカソード電圧を低下させるのは、基板バイアス電圧の増減に依存するエッチング精度を向上させるためである。

また、第１工程でカソード電圧のみを印加した状態としたが、カソード電圧に加えて微弱な基板バイアス電圧印加し、基板バイアス電圧を第１工程よりも第２工程で増大するように変化させて印加するようにしても、上記と同様の効果が得られる。

いずれの場合も、徴細かつ複雑形状な凹凸を有する被覆面であっても、基板表面全体に亘って均一な膜厚の被覆膜の形成が可能となる。

なお、カソード電圧には、直流電力が供給されてこれを直流電圧とし、基板バイアス電圧には、高周波電力が供給されてこれを高周波電圧とすることが好ましい。また、この場合、第２工程において、カソードに供給する直流電力を７Ｗ/ｃｍ²以下に設定すると共に、前記基板に供給する高周波電力を０．３Ｗ/ｃｍ²以上に設定することがより好ましい。

このとき、基板バイアス電圧の増減は、基板上の薄膜に対するバイアススパッタによるエッチング機能を担うものであり、カソード電圧の増減は、同じくエッチング機能に加えて基板に入射するスパッタ粒子量の供給機能を担うものである。即ち、これらを相互に補完させて最適の組合せを選ぶことにより、均一性がさらに向上した良好な被膜特性を備える薄膜を得ることができる。

そこで、本発明は、第２工程以降を、細分化した複数工程により構成し、現工程の直前工程より低下させて印加するカソード電圧と、その直前工程より増大させて印加する基板バイアス電圧とにより、現工程で印加すべき両電圧値を設定した。

即ち、基板バイアス電圧の増減によるエッチング機能と、カソード電圧の増減によるスパッタ粒子の供給機能とを補完させた第２工程の膜厚制御を、これに続く複数工程において繰り返すことにより、均一な膜厚分布形成の完成度をさらに向上させることができるのである。

つまり、カソード電力を低下させたときに、ボトム被覆膜の増加速度が大幅に低下し、これを膜形成の材料供給源の一つとしていたボトム以外の内表面への材料供給が減少する。この状態で、基板バイアス電圧を増大させて印加するとエッチングが顕著に進行し、他の内表面部分に比べてとりわけボトム被覆膜の超薄膜化が進んだ理想的な被覆状態が得られるのである。

そして、直流カソード電力変動に伴ってボトム被覆が低下すると、例えば被覆膜を銅配線用のバリア層に用いるときに、電気抵抗の小さい金属銅を配線材料に選択した利点が活用されるのである。さらに、被覆膜をシード層として用いる場合に、ボトムにて極薄化したバリア層に対応したシード層が形成されるので、コンタクトホール全体で理想的な膜厚分布を有する被覆面が得られる。

この場合、さらに、ターゲットから飛来するスパッタ粒子を略垂直に入射させることで、ホール等の開口部に発生するオーバーハングの形成が抑制され、上記凹凸の底部に相当量の堆積膜を碓保できる。即ち、カソード電圧の増減を、基板に付着するスパッタ粒子量に反映させ易くなる。このようにして、カソード電圧の増減を反映して形成された底部堆積膜を成膜源としてバイアススパッタ成膜を行えば、下地膜などにダメージを与えることなく、側壁への成膜を確実に行うことができるとともに、上記均一成膜が可能とするカソード電圧及びバイアス電圧関数の選択範囲も広がる。

なお、上記したスパッタ粒子の略垂直入射は、その一例として、ターゲットと基板との距離を、用いるウェハ直径を上回る離間距離に設定し、且つ、スパッタされた粒子の平均自由工程がこの離間距離を上回るような真空度を用いてスパッタ成膜することで実現できる。また、基板とターゲットの間にコリメータを挿入する場合もあるが、この方法は、コリメータそのものがスパッタされ、または、ダストの発生源ともなるので注意が必要である。

また、このように形成された被覆膜は、良好な被覆特性、特に凹凸の内側表面（側壁表面や底部表面）で所望の膜厚分布を備えているため、銅配線用のバリア層や電解メッキ成膜時のシード層として有用である。

これにより、拡散防止機能を有する最小の膜厚でバリア層を形成すれば、アルミニウムに比べて電気抵抗の小さな銅配線を使用する利点を効率よく活用することができる。また、電解メッキ用シード層として使用すれば、一様なメッキ成膜が可能となり、配線中のボイドの発生を抑制できる。

一方、本発明は、カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、凹凸が形成された基板上への成膜に際して、カソード電圧が減少するに伴って、基板バイアス電圧が増大するように、これら両電圧を経時変化させるものを、別形式のバイアススパッタ成膜方法とする。

即ち、最初の形式において、第１及び第２の両ステップに別構成としたが、これを、上昇基調のカソード電圧と下降基調の基板バイアス電圧とで経時変化させることで、カソード電圧を次第に低下させることで、次第に増加する基板バイアス電圧に依存するエッチング精度を向上させる点で、別形式の方法でも同様の効果が得られる。

なお、この場合のカソード電圧の減少及び基板バイアス電圧の増大は、時間経過にしたがって、電圧値の連続性を保つ連続変化に依るものでも良く、または、ステップ変化に依るものでも良い。

そして、カソード電圧には、直流電力が供給されてこれを直流電圧とし、基板バイアス電圧には、高周波電力が供給されてこれを高周波電圧とすることが好ましい点も最初の形式の方法と同様である。

そして、上記したバイアススパッタ成膜方法で膜厚制御を行うため、カソード及び基板電極のそれぞれに対して出力可変の直流または交流電源を用い、あらかじめ、基板・ターゲット間距離と、カソード電圧値と、基板バイアス電圧値と、薄膜の膜厚分布とを照合データとして入力し、膜厚分布の大小に応じたカソード電圧及び基板バイアス電圧の両電圧値を照合データから選択して電圧-膜厚分布関数を算出し、基板バイアス電圧印加を伴う成膜時（即ち、請求項１乃至５のいずれか１項に記載した第２工程以降の成膜時、あるいは、請求項７乃至９のいずれか１項に記載した成膜時）に、該電圧-膜厚分布関数を検索すると共に、この検索された電圧関数に応じてカソード及び基板電極の両電源の出力調整を行う。これにより、被覆面全体に亘って均一に得られる膜厚分布膜厚や、ボトム部分が他の部分より厚膜となるような所望膜厚の被覆膜が得られる。

さらに、上記の基板バイアス印加を伴う成膜時が、第２工程以降を含む場合に、この第２工程に続く複数工程において、両電源出力調整を繰り返す。これにより被覆特性として所望のものに近くなり、その完成度が向上する。

なお、ここで用いる電圧関数とは、連続関数や非連続関数を含むものである。特に、カソード電圧に関しては、上記したように定常直流電圧に依ることが多く、これに伴い、所定の定常直流電圧を段階的に増減する（実際には減少のみ）非連続の定数関数を含むのはもちろんである。さらに、数学的な関数を意味するのではなく、カソード電圧値及び基板バイアス電圧値の両電圧値と、これら両電圧に対応する各表面の薄膜の膜厚分布とを照合データとして入力しておいてデータベース化し、これに従って、膜厚を補正するように両電圧を適宜変化させるという意味であり、バイアススパッタ成膜の途中において、適当な時間間隔中に両電圧を構成するカソード電圧及び基板バイアス電圧をゼロにすることも含む。

本発明のバイアススパッタ成膜方法は、カソード電圧のみを印加する場合、あるいは、カソード電圧と微弱な基板バイアス電圧を印加する場合に、コンタクトホールにおいて、特にボトム部分に薄膜を形成する第１工程と、該第１工程よりも低下したカソード電圧を印加した状態で、ボトム形成を抑制しながら、コンタクトホールの特に側壁部及び開口部の各表面において、形成された前記薄膜の膜厚が所望のものとなるように、基板バイアス電圧を変化させる第２工程とを行う。そして、必要に応じて、第３工程以降に、第２工程と同様の工程を繰り返すことにより、ホール全体で平滑内表面を備えた均一膜厚の被覆膜形成が得られる。このように、良好な膜厚分布を持つ被覆膜を形成することができ、この被覆膜をバリア層やメッキ用シード層として用いた場合に高性能の製品品質が得られる。

図１は本発明のバイアススパッタ成膜方法を実施するための成膜装置の略断面図である。成膜室１には、その側壁に図外の真空排気系に連なる排気ロ２とスパッタガス導入口３とが設けられ、また、その内部にスパッタカソード４と基板ステージ５とが配置され、これらのそれぞれに載置されたＴａターゲット６とシリコン基板７とが互いに対向するように構成されている。このとき、ターゲット６と基板７との離問距離は、基板７の直径以上とする。

さらに、スパッタカソード４は装置外部のカソード電源８と接続され、基板ステージ５は装置外部の直流または交流電源９に接続され、さらにカソード電源８及び電源９は基板バイアス電圧を制御するための制御系１０に接続されている。また、装置外部のカソード４の直上位置には、モータ１１により回転駆動可能なホルダ１１ａが配置され、該ホルダ１１ａ上に設けられたマグネット１２ａ、１３ａ（Ｎ極又はＳ極）及び１２ｂ、１３ｂ（Ｓ極又はＮ極）がスパッタ成膜中に回転してマグネトロンスパッタ成膜を行えるようにしている。なお、基板ステージ５と電源９とを接続する接続部１４は、絶縁体１５を介して成膜室１内に貫入する構造となっている。

ところで、半導体基板７には導電材料の配線を行うために、基板表面に形成された絶縁膜中に、図２に断面図として示すような微小な凹形状のコンタクトホールを設ける。そして、銅等の配線材料が絶縁膜であるＳｉＯ₂中の内部に拡散することを防ぐために、ＴａやＴｉＮ、ＷＮ等の比較的電気抵抗の大きい導電性材料（バリアメタル又は拡散防止膜）を被覆して、半導体の性能劣化を防止している。

このようなバリアメタル膜は、良好な被覆精度、即ち、薄くかつ均一な膜厚を保ってホールの内壁表面全体を被覆することが必要である。そして、図１に示す成膜装置は、バイアススパッタ成膜法を用いて、コンタクトホールの内壁部分にＴａから成るバリアメタル膜を成膜するためにも用いることができる。

ところで、バイアススパッタ成膜法を用いる際の基板バイアス電圧、即ち、図１において電源９より、接続部１４を介して基板ステージ５に印加される電力が上記した被覆膜の形成に重要な影響を与えることが知られている。例えば、基板バイアス電圧が不足している場合、図２（ａ）に示すようにホール側壁部分２１に形成される被覆膜は所望より小さい膜厚で形成される傾向にあり、また、基板バイアス電圧が過剰の場合、図２（ｂ）に示すように、ホール開口部２２にオーバーハングと称される突起部を形成することが多い。このオーバーハングに関し、図２（ｃ）に示す理想的なバリアメタル形状を得るには、基板バイアス電圧を慎重に調整することが重要となる。

ところで、形成される被覆膜形状のうち、とりわけオーバーハング解消に関して基板バイアス電圧に対して高く依存する一方で、底部２３たるボトム形成に関しては、むしろ成膜初期のターゲット電圧に対する依存度が大きいことが判明した。

即ち、これまでのバイアススパッタ成膜法においても、図１の装置において、ターゲット電圧一定の条件下で、基板バイアス電圧のみ変動させる際も、ターゲット６と基板７との離間距離を大きくする。これは、基板表面へ入射するスパッタ粒子の垂直成分を多くすることで、コンタクトホールに対する被覆膜形成を設計通りに行い易くすることを目的とするものである。

ボトム形成の程度が、ターゲット電圧の変動に左右されるのは、これと同種の機構に加え、発生するプラズマ中の構成粒子の変動から説明できる。

即ち、コンタクトホールを有する薄膜を形成した基板に対して、これと平行に対面するターゲットは、コンタクトホールを形成する各部位のうち、ボトム２３へ対向する部分の面積が、他部位と比べて相対的に大きくなり、ターゲット電圧がボトム２３の形成に影響を与える。

一方、ターゲット電圧の増減に伴う、プラズマ中の粒子構成変動の影響はさらに多大である。特に、ターゲット電圧の供給に直流電源を用いる場合、ターゲット及び基板間のプラズマ中では、定常電圧に誘引されて正イオン及び電子がそれぞれ蓄積して偏った帯電を生じる。その一方で、ターゲット電圧を低下させることで、それ以外の例えば中性粒子で、ターゲット及び基板間に保持されるものは少なくなり、相対的に密度が低下する。つまり、ターゲット電圧が低下した条件のもとでは、中性粒子の密度が少なく、基板側にバイアス電圧を印加することで、相対的に密度の大きい正イオンがその高い保持エネルギーで基板側を再スパッタするのである。

ところで、図２において側壁部分２１に形成される被覆膜の膜厚ｄ₃と、基板表面に形成される膜厚ｄ₁との比で示される値をサイドカバレジと定義し、また底部２３に形成される被覆膜の膜厚ｄ₄と膜厚ｄ₁との比をボトムカバレジと定義し、開口部２２の特徴的な膜厚ｄ₂と膜厚ｄ₁との比をオーバーハングと定義すれば、このようにして表面に形成される膜厚ｄ₁により規格化された、各部位における被覆膜の特微的な値は、成膜初期のターゲット電圧の強度と大きく相関する傾向にある。

その一例を示したものが、図３で示すグラフ図である。ここでターゲット電圧用電源は直流スパッタ電源を用いたものであり、縦軸は上記のボトムカバレッジ、サイドカバレッジ及びオーバーハングの各部位におけるカバレッジ値（％）を示している。一定の基板バイアス電圧を印加した条件のもと、直流カソード電圧を変動させると、各部位におけるカバレッジ値は、直流カソード電力を５ｋＷ未満に低下させたときに、これらがほぼ同一の水準に収束する。このとき、とりわけボトムカバレッジの減少が顕著であり、図２で示すボトム２３における直流カソード電圧と相関が大きくなる。

同時に、サイドカバレッジ及びオーバーハングに関して、直流カソード電力の低下に伴う増加傾向が抑制されるように見える。しかしながら、サイドカバレッジ及びオーバーハングの各部位においては、ボトム被覆膜がバイアススパッタされてエッチングされた被覆膜材料が基板外側まで放出されず、これら各部位へ再付着して行われる膜形成機構を無視できない。換言すれば、直流カソード電力を５ｋＷ未満に低下させたときに、ボトムカバレッジに対応するボトム被覆膜が大幅に低下し、これを膜形成の材料供給源の一つとしていたサイドカバレッジ及びオーバーハングで膜材料原料が不足したに過ぎない。いずれにせよ、直流カソード電力を５ｋＷ未満に低下させたときにボトム被覆膜がこれに大きく相関して低下するのである。

そして、直流カソード電力変動に伴ってボトム被覆が低下すると、例えば被覆膜を銅配線用のバリア層に用いるときに、電気抵抗の小さい金属銅を配線材料に選択した利点が活用されるのである。さらに、コンタクトホール全体で、図２（ｃ）に示す理想形状の均一膜厚が得られると、例えば被覆膜を電解メッキ用シード層として使用すれば、配線中のボイド発生などの不具合抑制に効果的となる。

ターゲット電圧及びバイアス電圧と、被覆膜の各部位における膜厚との相関をさらに詳細に検討したものを図４に示す。

図４（ａ）は、図１の装置を用い、成膜初期の第１工程において、ターゲット電圧のみを印加し、成膜後期の第２工程において、ターゲット電圧を第１ステップより低く設定すると共に、高周波基板バイアス電圧を印加することを示す成膜工程図である。

また、図４（ｂ）は、基板中心部及び基板端縁側の２点にａ、ｂ位置に設けたコンタクトホールの相対位置を示すものである。これら２点のコンタクトホールに対して、図４（ａ）に示す成膜工程において、第１ステップのターゲット電圧（Ａ）を１０ｋＷに設定して成膜を行ったときと、第２ステップのターゲット電圧（Ｂ）を２．５ｋＷ、基板バイアス電圧を２００Ｗに設定して成膜を行ったときに得られる、各コンタクトホールａ、ｂの側壁部分および底部の内表面に形成されたバリアメタル膜の膜厚分布を、それぞれＳＥＭ（走査型電子顕微鏡）写真として図５に示す。

図５において、（ａ−１）及び（ａ−２）はそれぞれ、基板中心部位置（図３（ｂ）のａ地点参照）と基板端縁側位置（図３（ｂ）のｂ地点参照）において、図４（ａ）に示す成膜工程の第１ステップのみ終了時点でのバリアメタル膜ＳＥＭ写真である。また、図５の（ｂ−１）及び（ｂ−２）はそれぞれ、基板中心部位置（図３（ｂ）のａ地点参照）と基板端縁側位置（図３（ｂ）のｂ地点参照）における第１ステップは行わず、第２ステップのみの終了時点でのバリアメタル膜ＳＥＭ写真である。

第１ステップ条件では、ターゲット電圧が高く、また、基板バイアス電圧を印加させていないため、オーバーハングが小さく、ボトムのサイドカバレッジが小さいが、第２ステップ条件では、ターゲット電圧が低く、また、基板バイアス電圧を印加させているため、イオンによるスパッタ効果が強大で、オーバーハングが大きく、ボトムの膜がリスパッタされて、ボトムが削られることがわかる。

図６は、ターゲット電圧を０．５ｋＷ、１．５ｋＷ及び２．５ｋＷにそれぞれ変更した場合に得られるバリアメタル膜ＳＥＭ写真である。図６中、（ａ−１）、（ａ−２）及び（ａ−３）は、基板中心部位置（図３（ｂ）のａ地点参照）において、ターゲット電圧として０．５ｋＷ、１．５ｋＷ及び２．５ｋＷの場合に該当する。また、図６中の（ｂ−１）、（ｂ−２）及び（ｂ−３）は、基板端縁側位置（図３（ｂ）のｂ地点参照）において、ターゲット電圧として０．５ｋＷ、１．５ｋＷ及び２．５ｋＷの場合に該当する。

これらから、ターゲット電圧が低下するにつれて、ボトムが削れており、よりスパッタ効果が強大となることがわかる。重要なことは、ターゲット電圧を可変にすることで、そのリスパッタ効果を調整でき、ボトムカバレジの調整が可能になるということである。

ボトムのカバレジは、基板バイアス電圧要因が相対的に重要度を増す。その一例を示したものが、図７で示すグラフ図である。ここでは、２．５ｋＷのターゲット電圧で、基板バイアス電圧の発生用電源は高周波電源を用いたものであり、縦軸はオーバーハング、サイドカバレジ及びボトムカバレジの値を示している。基板バイアス供給電力が１００Ｗのとき、即ち、通常のスパッタ成膜においては、オーバーハング、サイドカバレジ及び及びボトムカバレジの値は非常に小さい。しかし、基板バイアス供給電力を増加させていくと、オーバーハング及びサイドカバレジが増加して被覆性能が向上する一方、ボトムカバレジが減少することになる。なお、ボトムカバレジが負（マイナス）の値となるのは、成膜開始前のボトム膜厚をゼロ点とし、これから削られて次第に薄くなることを示すものである。

図８中、（ａ−１）、（ａ−２）及び（ａ−３）は、基板中心部位置（図３（ｂ）のａ地点参照）において、ターゲット電圧を２．５ｋＷの定常電圧に保った状態で、高周波基板バイアス電力として、１００Ｗ、１９０Ｗ及び２５０Ｗに変更した場合のバリアメタル膜ＳＥＭ写真である。また、図８中、（ｂ−１）、（ｂ−２）及び（ｂ−３）は、基板端縁側位置（図３（ｂ）のｂ地点参照）において、ターゲット電圧を２．５ｋＷの定常電圧に保った状態で、高周波基板バイアス電力として、１００Ｗ、１９０Ｗ及び２５０Ｗに変更した場合のバリアメタル膜ＳＥＭ写真である。

図８のＳＥＭ写真観察により、高周波基板バイアス電力を増大させていると、ボトムが削られて、ボトムカバレジが減少していることがわかる。

以上のようにボトムのカバレジは、ターゲット電圧の変化と共に基板バイアス電圧に依存することもわかる。

図４（ａ）に示すような工程を使って、即ち、第１ステップでは、ターゲット電圧のみを印加し、第２ステップでは、ターゲット電圧を小さくし、基板バイアス電圧を印加して成膜した結果を図９に示す。本方法を用いることにより、従来方法に比べ、サイドカバレジを増加させながら、ボトムのカバレジを低減できることがわかる。

そして、本発明の第２工程では、成膜時間が重要な因子となる。これを示したものが、図９であり、これまでと同様に、基板中心部位置（図３（ｂ）のａ地点参照）における被覆形成に該当するのが、（ａ−１）、（ａ−２）及び（ａ−３）であり、基板端縁側位置（図３（ｂ）のｂ地点参照）における被覆形成に該当するのが、（ｂ−１）、（ｂ−２）及び（ｂ−３）である。そして、図９（ａ）及び（ｂ）の各例は、第２工程の成膜時間をそれぞれ２５秒、５０秒、１００秒としたときに得られるものである。これらから、第２工程における成膜時間を長く保持した方がボトムが削られて、ボトムの膜厚を小さくでき、サイドカバレジを増大させることが可能であることがわかる。ただし、オーバーハングも同時に増加するため、成膜時間と印加する電圧の調整が必要となる。

これを換言すれば、さらに、第２工程よりさらに低下したカソード電圧と、これに対応して所望膜形成を行う高周波基板バイアス電圧とを印加する第３工程以降の複数工程を設定することにより、平滑内表面や均一膜厚の観点からさらに良好な膜性能の被覆膜を得ることができるはずである。

そして、上記の図３及び図７に基づくカソード電圧及び基板バイアス電圧による被覆性向を詳細検討し、均一膜厚を得るために印加する電圧関数を制御系により設定して、図４に示す第１工程及び第２工程、あるいは必要に応じてこれに続く第３工程以降の成膜工程における電圧条件とする。そして、これにより、側壁部分の高さ方向における被覆膜の膜厚差、及び、側壁部分の基板中心側と基板端縁側とにおける被覆膜の膜厚差、即ち、膜厚差の非対称性がターゲット電力及び基板バイアス電力の両電力と相関し、これら両電力を制御することで、これらの膜厚差が解消できることがわかる。

本発明においては、カソード電力及び基板バイアス電力の供給制御方法としてモジュレーション技術、即ち、あらかじめ、決められた条件におけるホール内の膜厚分布を求めておきデータベース化しておく。次にこのデータベースを用いて、各地点において膜厚差を解消するのに最適な組合せで、カソード電力及び基板バイアス電力を印加し、上記したような被覆膜の膜厚差を解消することを実現した。

なお、本実施の形態においては、被覆対象をコンタクトホールとしたが、本発明はこれに限定されず、基板上の凹凸形状によって生じる側壁部分であれば、スルーホールや配線溝あるいは単純な段差形状に対して適用可能であることは言うまでもない。

図１の装置を使用し、図４（ａ）に示す成膜工程に基づき、凹凸のある薄膜を形成した基板７に対して、Ｔａバリアメタル膜を被覆して、その後、金属銅を配線材料とする電解メッキ用シード層を形成した。このとき、第２工程中のカソード４に供給する直流電力を７Ｗ/ｃｍ²以下とし、また、基板７に供給する高周波電力を０．３Ｗ/ｃｍ²以上とした。得られたコンタクトホールのvia抵抗値を測定したところ、従来の成膜方法によるものを１としたときの相対比が０．３５であった。これは、銅配線の低い電気抵抗特性を活用するのに充分な水準であり、実用上優位であることがわかる。また、カソード電圧を定常状態に保ったまま、基板バイアス電圧を高周波電源により供給したときに得られるvia抵抗値０．７に比べ約５０％低減され、大幅な改善が達成された。

本発明の膜厚制御方法は、配線材料を埋め込むときのバリア層のみならず、電解メッキ用シード層としての活用が期待され、薄膜構造の微細化への対応が可能である。

本発明のスパッタ成膜装置の略断面図 （ａ）〜（ｃ）バリアメタルを被履したコンタクトホールの各種形状 ホール内各部位（オーバーハング、サイドカバレッジ及びステップカバレジ）の膜厚比とカソード電力との相関を示すグラフ図 （ａ）本発明のバイアススパッタ成膜法による膜厚制御方法の成膜工程図 （ｂ）基板上のコンタクトホール位置を示す上面図 ［図４］（ａ）における第１工程と第２工程をそれぞれ単独で行う場合の各工程終了後に得られた、基板中心部及び端縁部におけるバリア層付きコンタクトホールのＳＥＭ写真 カソード電圧変更時に得られた、基板中心部及び端縁部におけるバリア層付きコンタクトホールのＳＥＭ写真 オーバーハング、サイドカバレジ及びボトムカバレジと基板バイアス供給電力との相関を示すグラフ図 高周波基板バイアス電圧変更時に得られた、基板中心部及び端縁部におけるバリア層付きコンタクトホールのＳＥＭ写真 ［図４］（ａ）による膜厚制御方法の第２工程時間を変更したときに得られた、基板中心部及び端縁部におけるバリア層付きコンタクトホールのＳＥＭ写真

符号の説明

１ 成膜室
２ 排気口
３ スパッタガス導入ロ
６ ターゲット
７ 基板
８ カソード電源
９ 基板バイアス電源
１０ 制御系
２１ 側壁部分
２２ 開口部
２３ 底部

Claims (11)

1. カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、前記両電圧のうちカソード電圧のみを印加した状態で、凹凸が形成された基板上に薄膜を形成する第１工程と、該第１工程よりも低下したカソード電圧を印加した状態で、前記基板バイアス電圧を印加する第２工程とから成ることを特徴とするバイアススパッタ成膜方法。
2. 前記カソード電圧は、直流電力が供給され、前記基板バイアス電圧は、高周波電力が供給されることを特徴とする請求項１に記載のバイアススパッタ成膜方法。
3. 前記第２工程中、前記カソードに供給する直流電力を７Ｗ/ｃｍ²以下に設定すると共に、前記基板に供給する高周波電力を０．３Ｗ/ｃｍ²以上に設定することを特徴とする請求項２に記載のバイアススパッタ成膜方法。
4. 前記第２工程以降を、さらに細分化した複数工程により構成し、現工程の直前工程より低下させて印加するカソード電圧と、該直前工程より増大させて印加する基板バイアス電圧とにより、前記現工程で印加すべき前記両電圧を設定したことを特徴とする請求項１乃至３のいずれか１項に記載のバイアススパッタ成膜方法。
5. ターゲットから飛来するスパッタ粒子が、前記基板に対して略垂直に入射するようにしたことを特徴とする請求項１乃至４のいずれか１項に記載のバイアススパッタ成膜方法。
6. 前記薄膜を、バリア層または電解メッキ用シード層に用いることを特徴とする請求項１乃至５のいずれか１項に記載のバイアススパッタ成膜方法。
7. カソード電圧及び基板バイアス電圧の両電圧を印加して薄膜を形成するバイアススパッタ成膜方法において、凹凸が形成された基板上への成膜に際して、カソード電圧が減少するに伴って、前記基板バイアス電圧が増大するように、前記両電圧を経時変化させることを特徴とするバイアススパッタ成膜方法。
8. 前記カソード電圧の減少及び前記基板バイアス電圧の増大は、時間経過にしたがって、該電圧値の連続性を保つ連続変化またはステップ変化によることを特徴とする請求項７に記載のバイアススパッタ成膜方法。
9. 前記カソード電圧は、直流電力が供給され、前記基板バイアス電圧は、高周波電力が供給されることを特徴とする請求項７または８に記載のバイアススパッタ成膜方法。
10. カソード及び基板電極のそれぞれに対して出力可変の直流または交流電源を用い、あらかじめ、基板・ターゲット間距離と、カソード電圧値と、基板バイアス電圧値と、薄膜の膜厚分布とを照合データとして入力し、前記膜厚分布の大小に応じたカソード電圧及び基板バイアス電圧の両電圧値を前記照合データから選択して電圧-膜厚分布関数を算出し、前記基板バイアス電圧印加を伴う成膜時に、該電圧-膜厚分布関数を検索すると共に、該検索された電圧-膜厚分布関数に応じて前記カソード及び基板電極の両電源の出力調整を行うことを特徴とする膜厚制御方法。
11. 基板バイアス印加を伴う成膜時が、前記第２工程以降を含む場合に、該第２工程に続く複数工程において、前記両電源出力調整を繰り返すことを特徴とする請求項１０に記載の膜厚制御方法。

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