TWI397125B - 半導體裝置的製造方法 - Google Patents

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Satoru Toyoda
Michio Ishikawa
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Description

半導體裝置的製造方法
本發明是有關成膜方法，特別是有關使用於半導體裝置的製造工程的成膜方法。
以往即廣泛使用銅作為半導體元件的配線材料。銅是具有電阻值比Al等的其他配線材料低的優點，但在氧化矽膜中或矽中的擴散快，因此使用銅作為配線材料時，必須在配線與氧化矽層之間形成防止銅的擴散之壁壘膜。
習知有在相同的真空槽中濺射銅靶及Mn靶，而於基板表面形成以銅為主成份，添加有Mn的銅薄膜之後，一旦加熱該銅薄膜，則氧化錳的薄膜會被析出於薄膜與基板的界面，以薄膜作為壁壘膜機能者(例如參照非專利文獻1)。
但，因為上述的方法是在同真空槽濺射2種類的靶，所以裝置構成特殊，無法使用以往的成膜裝置。
並且，為了正確地控制銅薄膜中的Mn的添加量，而必須逐一控制各靶的成膜速度，但因為濺射中靶的表面狀態會變化，所以難以一定保持成膜速度。
若Mn的添加量未被正確地控制，則即使加熱銅薄膜，氧化錳也不會析出，且即使Mn添加量被控制，也必須為了使氧化錳析出，而高温加熱基板。
〔非專利文獻1〕「Applied Physics Letters」、(米国)、2005年、87、041911
本發明是為了解決上述課題而研發者，其目的是在於提供一種可使用簡易的方法來確實地形成壁壘(barrier)膜之成膜方法。
為了解決上述課題，本發明之半導體裝置的製造方法，係於處理對象物之孔的側壁，藉由濺射來形成以銅為主成份的薄膜，該處理對象物係具有：基板、及配置於上述基板表面，形成有孔的第一絕緣膜，其特徵係具有中間層形成工程，其係於配置有：被添加有由遷移金屬、Al及Mg所構成的擴散性金屬群選擇的至少1種類以上的擴散性金屬的靶、及上述處理對象物之真空槽中，供給：與上述擴散性金屬反應而生成上述擴散性金屬的氧化物或氮化物之反應氣體、及濺射氣體，對上述靶施加電壓而濺射，生成以銅為主成份，含有上述擴散性金屬及上述反應氣體的中間層。
在本發明的半導體裝置的製造方法中，在上述中間層形成工程之後，具有蝕刻工程，其係對上述靶施加比在上述中間層形成工程所施加的電壓更小的電壓，對保持上述處理對象物的基板夾具施加高頻電壓。
在本發明的半導體裝置的製造方法中，在上述蝕刻工程之後，具有加熱工程，其係加熱上述中間層，而於上述孔的側壁的表面，形成含有上述擴散性金屬的氮化物或氧化物的壁壘膜、及於上述壁壘膜表面形成以銅為主成份的底層。
在本發明的半導體裝置的製造方法中，金屬配線的表面位於上述孔的底面，在上述蝕刻工程之後，使金屬層析出於上述孔的底面與上述孔的側壁上。
在本發明的半導體裝置的製造方法中，在上述第一絕緣膜上配置具有上述第一絕緣膜露出的溝之第二絕緣膜，上述孔係配置於上述溝的底面，上述中間層的形成工程係於上述溝的側壁及上述溝的底面亦形成上述中間層。
在本發明的半導體裝置的製造方法中，上述蝕刻工程係使成長於上述溝的底面之上述中間層留下。
在本發明中所謂的「主成份」是使主成份的材料含有50原子%以上。亦即，所謂以銅為主成份的中間層是使銅含有50原子%以上的中間層，以銅為主成份的靶是使銅含有50原子%以上的靶。
另外，在中間層形成工程對基板夾具施加的高頻電壓、及在蝕刻工程對靶施加的電壓是分別包含零伏特時。
使用於本案的靶是以銅為主成份，添加有擴散性金屬的合金靶，成長於處理對象物表面的中間層的組成是與合金靶的組成一致，因此可正確地控制中間層中的擴散性金屬的添加量。
雖在不使用合金靶來濺射銅靶(不含有擴散性金屬的純銅靶)、及擴散性金屬靶時亦可形成中間層，但如上述般難以正確地控制擴散性金屬的添加量。
並且，擴散性金屬的靶相較於合金靶，機械的強度弱，因此在濺射中亦容易發生粒子。而且，靶的更換時期必須配合銅靶及擴散性靶的其中任一方的更換時期，與使用合金靶時相較之下必須頻繁地更換靶。
藉由在中間層添加反應氣體，擴散性金屬的反應性會變高，可在比以往更低的温度下形成壁壘膜。由於可正確地控制中間層的擴散性金屬的添加量，因此可確實地形成壁壘膜。因為壁壘膜被確實地形成，所以底層或金屬配線的銅不會擴散，半導體裝置的可靠度高。根據本案所形成的壁壘膜不僅對銅的壁壘性，還可將底層牢固地接合於處理對象物，因此金屬配線難以自處理對象物剝離。
圖2(a)的符號11是表示使用於本發明的處理對象物。處理對象物11是具有基板12，在基板12的表面形成有溝，在該溝內配置有第一金屬配線14。
在基板12配置有第一金屬配線14的表面配置有下部絕緣層15，在下部絕緣層15的表面配置有第一保護膜16，以下部絕緣層15及第一保護膜16來構成第一絕緣膜26。
在第一保護膜16的表面配置有上部絕緣層17，在上部絕緣層17的表面配置有第二保護膜18，以上部絕緣層17及第二保護膜18來構成第二絕緣膜27。
在第一、第二絕緣膜26、27中，於第一金屬配線14的正上位置，形成有貫通第一、第二絕緣膜26、27的貫通孔，第二絕緣膜27會被圖案化，形成有通過與該貫通孔交叉的位置之溝22。
圖2(a)的符號21是表示貫通孔貫通第一絕緣膜26的部分之孔，如上述，溝22是與貫通孔交又，所以孔21的開口是露出於溝22的底面。
第一保護膜16是作為形成溝22時之上部絕緣層17的蝕刻阻止層用，因此在溝22底面的孔21以外的部分露出第一保護膜16。
其次，說明有關利用此處理對象物11來製造半導體裝置之本發明的製造方法。
圖1的符號1是表示使用於本發明的成膜裝置之一例。
此成膜裝置1是具有：真空槽2、分別配置於真空槽2內部的基板夾具7及靶5。
在真空槽2連接有真空排氣系9及氣體供給系4，將真空槽2內部予以真空排氣，一邊真空排氣一邊由氣體供給系4來導入濺射氣體、及化學構造中含氮或氧的反應氣體(例如反應氣體為氧時，流量為0.1sccm以上5sccm以下)，在真空槽2內部形成比大氣壓更低的成膜環境(例如全壓為10－4 Pa以上10－1 Pa以下)。
在將形成有溝22的面朝向靶5的狀態下使上述處理對象物11保持於基板夾具7。
在真空槽2的外部分別配置有濺射電源8及偏壓電源6，靶5是被連接至濺射電源8，基板夾具7是被連接至偏壓電源6。
在真空槽2的外部配置有磁場形成手段3，使真空槽2位於接地電位，若一邊維持真空槽2內部的成膜環境，一邊對靶5施加負電壓，則靶5會被磁控濺射。
靶5是以銅為主成份，錳為添加所定量(例如超過2原子%)的合金靶，一旦靶5被磁控濺射，則以銅為主成份，添加錳的合金材料所構成的濺射粒子會被放出。
被放出的濺射粒子與反應氣體會被射入處理對象物11形成有溝22的面，在上述合金材料中含有反應氣體的薄膜會成長於該表面。
此刻，在基板夾具7施加高頻電壓(包含0V)，在處理對象物11形成有溝22的面射入對應於高頻電壓大小的量之電漿，蝕刻成長於表面的薄膜。
負電壓與高頻電壓的大小是以假設薄膜未被蝕刻時的薄膜的膜厚成長速度(濺射速度)要比假設薄膜未成長僅被蝕刻時的膜厚減少速度(蝕刻速度)更大的方式設定，在溝22的側壁及底面、孔21的側壁及底面、以及第二絕緣膜27表面，如圖2(b)所示，薄膜25會成長(中間層形成工程)。
一旦對靶5施加負電壓，則以所定時間持續往基板夾具7施加高頻電壓，在薄膜25成長成所定膜厚時，一邊持續濺射氣體及反應氣體的導入、及真空排氣，一邊以薄膜的蝕刻速度能夠變大的方式來調整施加於靶5及基板夾具7的電壓。例如，使施加於靶5的電壓形成比薄膜成長成所定膜厚之前更小，減少濺射粒子的放出量，使濺射速度降低。又，亦可使施加於基板夾具7的電壓形成比薄膜成長成所定膜厚之前更大，增加電漿射入量，而使蝕刻速度増加。
在孔21的底面，因為電漿會大略垂直射入，所以孔21的底面上的薄膜25會被蝕刻，但由於電漿不會垂直射入至孔21的側壁及溝22的側壁，因此薄膜25會殘留。
此刻，施加於基板夾具7的高頻電壓、施加於靶5的負電壓、及濺射氣體的流量是以薄膜25能夠殘留於溝22的底面、及第二絕緣膜27表面之方式設定，在持續高頻電壓的施加、及負電壓的施加，由孔21的底面來除去中間層25而第一金屬配線14露出時，分別停止高頻電壓及負電壓的施加(蝕刻工程)。
圖2(c)是表示蝕刻工程終了後的狀態，在孔21的底面露出第一金屬配線14的表面，在孔21的側壁、溝22的底面及側壁、以及第二絕緣膜27表面上殘留有中間層25。
孔21的側壁、溝22的底面及側壁、以及第二絕緣膜27表面上的中間層25是連續著。中間層25會從孔21的底面被除去，但孔21的側壁上的中間層25是在孔21的底面接觸於第一金屬配線14的表面，如上述，由於中間層25是以銅為主成份，因此孔21的側壁上的中間層25、溝22的底面及側壁上的中間層25、第二絕緣膜27表面上的中間層25、及各第一金屬配線14是被電性連接。
若將此狀態的處理對象物11浸漬於電解電鍍液，對中間層25通電，則第一金屬配線14表面之位於孔21的底面的部分、及中間層25表面有金屬層31成長，溝22內部及孔21內部會被金屬層所充填。圖2(d)是表示形成有金屬層31的狀態之處理對象物11。
圖4的符號35是表示加熱裝置，加熱裝置35是具有：加熱室36、及連接至加熱室36的真空排氣系37。啟動真空排氣系37在加熱室36的內部形成真空環境，維持該真空環境下，將形成有金屬層31的處理對象物11搬入加熱室36。
在加熱室36的內部配置有加熱器38，對該加熱器38通電，為了防止金屬層31的氧化，一邊維持真空環境，一邊使用比上述中間層形成工程及蝕刻工程時昇温的温度還要高的温度(例如350℃，2小時)來加熱處理對象物11，退火處理金屬層31。
錳是在銅中的擴散速度快，在退火處理時一旦中間層25昇温，則含於中間層25的錳會擴散，而分別到達孔21的側壁、溝22的側壁及底面、以及第二絕緣膜27的表面。
在孔21的側壁位有下部絕緣層15及第一保護膜16，在溝22的側壁位有上部絕緣層17及第二保護膜18，在此，第一、第二保護膜16、18是以SiN之類的氮化物所構成，下部絕緣層15及上部絕緣層17是以SiO2 之類的氧化物所構成。
錳是對氮及氧的反應性比銅更高，而且在中間層25添加上述反應氣體下反應性會變得更高。
錳是在第一保護膜16與中間層25的界面、及第二保護膜18與中間層25的界面，與含於第一、第二保護膜16、18的氮化物反應而析出氮化錳，在下部絕緣層15與中間層25的界面、及上部絕緣層17與中間層25的界面，與含於下部絕緣層15及上部絕緣層17的氧化物反應而析出氧化錳。
此刻，當反應氣體含氮時，是反應氣體的氮與錳的反應物之氮化錳會析出於各界面，當反應氣體含氧時，是反應氣體的氧與錳的反應物之氧化錳會析出於各界面。
因此，在第一保護膜16與中間層25的界面、及第二保護膜18與中間層25的界面，是氮化錳、或氮化錳與氧化錳的雙方會析出而形成壁壘膜29，在下部絕緣層15與中間層25的界面、及上部絕緣層17與中間層25的界面，是氧化錳、或氧化錳與氮化錳的雙方會析出而形成壁壘膜29(圖3(a))。
在形成壁壘膜29時，中間層25的主成份的銅、及Mn與反應氣體的一部份是殘留於壁壘膜29表面上，其剩下的中間層25會形成底層28。
底層28是與中間層25同様以銅為主成份，銅是容易擴散於氧化矽或矽，但因為氧化錳及氮化錳具有遮蔽銅的擴散之性質，所以銅可藉由壁壘膜29所遮蔽，不會侵入下部絕緣層15，也不會侵入上部絕緣層17。
其次，例如藉由CMP(Chemical Mechanical Polishing)法來研磨處理對象物11形成有金屬層31的面，若至第二絕緣膜27表面露出為止研磨除去金屬層31，則溝22與溝22之間的金屬層31會被除去，被充填於各溝22的金屬層31會互相分離，形成第二金屬配線32(圖3(b))。
圖3(b)、圖5的符號10是表示形成有第二金屬配線32的半導體裝置。在孔21的內部留著被充填金屬層31的狀態，在被充填金屬層31的孔21構成互相連接第一、第二金屬配線14、32的接觸孔33。
如上述般，因為在孔21的底面未形成有中間層25，所以在接觸孔33與第一金屬配線14之間不形成壁壘層，第一、第二金屬配線14、32之間的電阻低。
包含氧化錳及氮化錳的其中任一方或雙方的壁壘膜29是對SiO2 或SiN等的矽化合物、及銅或鋁等金屬材料的雙方之接合性高。
藉由壁壘膜29位於以銅為主成份的底層28與含有SiO2 或SiN的第一、第二絕緣膜26、27之間，底層28會被牢固地固定於溝22底面及側壁、以及孔21的內壁。底層28是第二金屬配線32的密著性高，第二金屬配線32是藉由底層28及壁壘膜29來固定於溝22內，因此難以從半導體裝置10脫落。
以上是說明有關在中間層形成工程之後進行蝕刻工程，使金屬配線14露出於孔21的底面時，但本發明並非限於此，只要第一、第二金屬配線14、32間的電阻降低成可容許的程度，亦可在孔21底面殘留中間層25。
以上是說明有關將底層設為1層構造時，但本發明並非限於此。例如，亦可在真空槽2的內部，有別於上述合金靶5另配置高純度的銅靶，在蝕刻工程終了後，濺射高純度銅靶，積層銅薄膜，將底層積層2層以上。
此情況，即使在蝕刻工程由溝22的底面來除去中間層25，中間層25被分斷，所被分斷的中間層25還是會藉由成長於溝22底面的銅薄膜來電性連接，因此可形成利用電鍍法來充填溝22的金屬層31。但，若在溝22的底面露出SiO2 的膜，則銅會自銅薄膜擴散，因此該情況最好是在第一絕緣膜26的表面存在具有銅的遮蔽性之膜(例如SiN膜)。
第一保護膜16的構成材料是蝕刻速度比上部絕緣層17更慢，在使上部絕緣層17圖案化時，只要是具有作為蝕刻阻止層的機能者即使，並非限於SiN。
加熱中間層25來形成壁壘膜及底層的加熱工程，雖亦可在形成金屬層31之前進行，但若在形成金屬層31之後進行，則中間層25的加熱與金屬層31的退火化會被同時進行，不僅製造時間會被縮短，且不會對處理對象物11造成多餘的熱損傷。
又，若可在濺射合金靶時所加熱的温度下擴散性金屬的氮化物或氧化物析出於處理對象物11與中間層25的界面，則不必特別設置加熱中間層25的工程。
以上是說明有關使用添加有作為擴散性金屬的Mn之合金靶(靶5)時，但本發明並非限於此。
擴散性金屬只要是銅中的擴散速度快，且與氮或氧反應者即可，亦即除了Mn以外，可將Ti、Ta、Mo、W、V等各種的遷移金屬、或Mg、Al等的非遷移金屬作為擴散性金屬來添加於靶5。
該等的遷移金屬可單獨添加於合金靶5，或添加2種類以上。
合金靶5中的擴散性金屬的添加量並無特別加以限定，其添加量例如為1原子%以上40原子%以下。
反應氣體只要是在化學構造中含氧或氮，與擴散性金屬反應而生成氧化物或氮化物者即可，並無特別加以限定，例如可使用H2 O、O3 、CO、N2 、NH3 。該等的反應氣體可單獨使用一種類，或使用2種類以上。
濺射氣體並無特別加以限定，可使用由Ar氣體、Ne氣體、Xe氣體、Kr氣體所構成的群選擇的惰性氣體中，至少1種類。
下部絕緣層15及上部絕緣層17的構成材料並非限於SiO2 所構成時，亦可使用含有由SiO2 、SiN、SiOC、及SiC所構成的群選擇的其中1種類以上者。
第一、第二金屬配線14、32的構成材料亦無特別加以限定，可使用Cu、Al等各種的導電性材料，但底層28是以銅為主成份，因此若考量與底層28的密著性，則最好第二金屬配線32的構成材料是以銅為主成份者，當第二金屬配線32的構成材料是以銅為主成份時，若考量電氣特性，則第一金屬配線14的構成材料最好是以銅為主成份。
以上是說明有關在第一絕緣膜26上配置第二絕緣膜27，孔21為位於第二絕緣膜27的溝22底面之處理對象物11，但本發明並非限於此。
例如，使用未形成第二絕緣膜27，第一絕緣膜26表面會露出的處理對象物11來製造半導體裝置時亦為本發明所包含。
在中間層形成工程及蝕刻工程時導入真空槽2的反應氣體的流量並無特別加以限定，例如可為0.1sccm以上5sccm以下，此時真空槽2內部的壓力，例如為10－4 Pa以上10－1 Pa以下。
以上是說明有關在中間層形成工程及蝕刻工程，使靶5的施加電壓，2階段減少時，但本發明並非限於此，亦可使靶5的施加電壓，3次以上階段性地減少，或非階段性，連續慢慢地減少。同樣，高頻電壓亦可使3次以上階段性地増加，或非階段性，連續慢慢地増加。
〔實施例〕
<密著性試驗>分別改變成膜環境中的反應氣體(O2 、氧)的分壓、及靶5的Mn添加量來進行中間層形成工程及蝕刻工程，形成中間層25之後，以上述工程來製造半導體裝置10。在此，退火化的條件是真空環境的壓力為6×10－6 Pa，加熱温度為350℃，加熱時間為1小時。
在所取得的半導體裝置10之形成有第二金屬配線32側的表面，形成格子狀的傷。在半導體元件10表面之形成有傷的部分貼附黏著膠帶之後剝離，觀察第二金屬配線32有無剝離。將其結果與氧分壓及靶5的Mn添加量一起記載於下記表1。
上述表1的「○」是未被觀察有第二金屬配線32的剝離時，「×」是觀察出有第二金屬配線32的剝離時。
由上述表1可明確得知，若Mn的添加量為2原子%以下，氧氣的分壓為未滿10－3 Pa，則密著性差。由此實驗結果可確認出，若Mn的添加量超過2原子%，且氧氣分壓為10－3 Pa以上，則第二金屬配線32的密著性會變高。
<電阻值>使用Mn添加量為7原子%的靶，分別改變反應氣體的氧氣的流量來進行中間層形成工程及蝕刻工程，形成中間層25之後，以上述工程來製造半導體裝置10。
測定各半導體裝置10的第一、第二金屬配線14、32的比電阻及電阻值變化，且將其測定結果顯示於圖6的圖表。
由圖6可明確得知，即使令氧流量増加，也未見帶來第一、第二金屬配線14、32的配線電阻増加之類的比電阻的上昇。由此可知，即使在中間層形成工程及蝕刻工程導入氧，金屬配線的電氣特性也不會劣化。
10．．．半導體裝置
11．．．處理對象物
14．．．第一金屬配線
21．．．孔
22．．．溝
25．．．中間層
26．．．第一絕緣膜
27．．．第二絕緣膜
28．．．底層
29．．．壁壘膜
32．．．第二金屬配線
圖1是說明使用於本發明的成膜裝置之一例的剖面圖。
圖2(a)~(d)是說明半導體裝置的製造工程的前半的剖面圖。
圖3(a)、(b)是說明半導體裝置的製造工程的後半的剖面圖。
圖4是說明加熱裝置的剖面圖。
圖5是說明半導體裝置的立體圖。
圖6是表示氧流量與比電阻值變化率及薄膜電阻值的面內分布的關係圖。
11．．．處理對象物
12．．．基板
14．．．第一金屬配線
15．．．下部絕緣層
16．．．第一保護膜
17．．．上部絕緣層
18．．．第二保護膜
21．．．孔
22．．．溝
25．．．中間層
26．．．第一絕緣膜
27．．．第二絕緣膜
31．．．金屬層

Claims (4)

  1. 一種半導體裝置的製造方法，係於處理對象物之孔的側壁，藉由濺射來形成以銅為主成份的薄膜，該處理對象物係具有：基板、及配置於上述基板表面，形成有孔的第一絕緣膜，其特徵係具有：中間層形成工程，其係於配置有：被添加有由遷移金屬、Al及Mg所構成的擴散性金屬群選擇的至少1種類以上的擴散性金屬的靶、及上述處理對象物之真空槽中，供給：與上述擴散性金屬反應而生成上述擴散性金屬的氧化物或氮化物之反應氣體、及濺射氣體，對上述靶施加電壓而濺射，生成以銅為主成份，含有上述擴散性金屬及上述反應氣體的中間層；蝕刻工程，其係對上述靶施加比在上述中間層形成工程所施加的電壓更小的電壓，對保持上述處理對象物的基板夾具施加高頻電壓，而除去上述孔的底面的上述中間層；及加熱工程，其係加熱上述中間層，而於上述孔的側壁的表面，形成含有上述擴散性金屬的氮化物或氧化物的壁壘膜、及於上述壁壘膜表面形成以銅為主成份的底層。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，金屬配線的表面位於上述孔的底面， 在上述蝕刻工程之後，使金屬層析出於上述孔的底面與上述孔的側壁上。
  3. 如申請專利範圍第1或2項之半導體裝置的製造方法，其中，在上述第一絕緣膜上配置具有上述第一絕緣膜露出的溝之第二絕緣膜，上述孔係配置於上述溝的底面，上述中間層的形成工程係於上述溝的側壁及上述溝的底面亦形成上述中間層。
  4. 如申請專利範圍第1或2項之半導體裝置的製造方法，其中，上述蝕刻工程係使成長於上述溝的底面之上述中間層留下。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932176B2 (en) * 2008-03-21 2011-04-26 President And Fellows Of Harvard College Self-aligned barrier layers for interconnects
JP5343417B2 (ja) * 2008-06-25 2013-11-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5339830B2 (ja) * 2008-09-22 2013-11-13 三菱マテリアル株式会社 密着性に優れた薄膜トランジスター用配線膜およびこの配線膜を形成するためのスパッタリングターゲット
JP5466889B2 (ja) * 2009-06-18 2014-04-09 東京エレクトロン株式会社 多層配線の形成方法
JP2013080779A (ja) * 2011-10-03 2013-05-02 Ulvac Japan Ltd 半導体装置の製造方法、半導体装置
US9048294B2 (en) * 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US9076661B2 (en) 2012-04-13 2015-07-07 Applied Materials, Inc. Methods for manganese nitride integration
WO2013191065A1 (ja) * 2012-06-18 2013-12-27 東京エレクトロン株式会社 マンガン含有膜の形成方法
TWI609095B (zh) * 2013-05-30 2017-12-21 應用材料股份有限公司 用於氮化錳整合之方法
US9275952B2 (en) * 2014-01-24 2016-03-01 International Business Machines Corporation Ultrathin superlattice of MnO/Mn/MnN and other metal oxide/metal/metal nitride liners and caps for copper low dielectric constant interconnects

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154458A (ja) * 1997-05-08 1999-02-26 Applied Materials Inc メタライゼーション構造体
JP2001073131A (ja) * 1999-09-02 2001-03-21 Ulvac Japan Ltd 銅薄膜製造方法、及びその方法に用いるスパッタ装置
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
JP2005285820A (ja) * 2004-03-26 2005-10-13 Ulvac Japan Ltd バイアススパッタ成膜方法及び膜厚制御方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4579618A (en) * 1984-01-06 1986-04-01 Tegal Corporation Plasma reactor apparatus
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
KR100773280B1 (ko) * 1999-02-17 2007-11-05 가부시키가이샤 알박 배리어막제조방법및배리어막
US6491835B1 (en) * 1999-12-20 2002-12-10 Applied Materials, Inc. Metal mask etching of silicon
US6764940B1 (en) * 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
JP3944437B2 (ja) * 2001-10-05 2007-07-11 株式会社半導体理工学研究センター 無電解メッキ方法、埋め込み配線の形成方法、及び埋め込み配線
US20050156315A1 (en) * 2002-01-24 2005-07-21 Lee Eal H. Thin films, structures having thin films, and methods of forming thin films
JP2005166757A (ja) * 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154458A (ja) * 1997-05-08 1999-02-26 Applied Materials Inc メタライゼーション構造体
JP2001073131A (ja) * 1999-09-02 2001-03-21 Ulvac Japan Ltd 銅薄膜製造方法、及びその方法に用いるスパッタ装置
JP2005277390A (ja) * 2004-02-27 2005-10-06 Handotai Rikougaku Kenkyu Center:Kk 半導体装置及びその製造方法
JP2005285820A (ja) * 2004-03-26 2005-10-13 Ulvac Japan Ltd バイアススパッタ成膜方法及び膜厚制御方法

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