JP2008042199A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】本発明は、半導体素子の層間接続のための金属の拡散を効率よく防止できる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体基板１；前記半導体基板１上にダマシンパターンが形成された層間絶縁膜２、３；前記ダマシンパターン内に形成され、三元系物質であるＣｏＦｅＢからなる拡散防止膜４；前記拡散防止膜上に形成されるシード膜５；及び、前記シード膜上に充填される銅配線７を含む。
【選択図】図８

Description

本発明は、半導体素子に関し、特に、半導体素子の層間接続のための金属の拡散を効率よく防止できる半導体素子及びその製造方法に関する。
一般に、半導体素子を製造する際、素子間又は配線間を電気的に連結させるために金属配線を使用する。このような金属配線の材料としては、アルミニウム(Ａｌ)、アルミニウム合金及びタングステン(Ｗ)等が広く使用されている。
しかしながら、半導体素子の高集積化に伴い、前述した金属らは、低い融点及び高い比抵抗により、高集積化した半導体素子にこれ以上適用し難しくなった。
このような従来の金属配線材料の代りに、伝導性に優れた銅(Ｃｕ)、金(Ａｕ)、銀(Ａｇ)、コバルト(Ｃｏ)、クロム(Ｃｒ)、ニッケル(Ｎｉ)等が使用されており、中でも、比抵抗が低くて、ＥＭ(electro migration)及びＳＭ(stress migration)等に対する信頼性に優れ、生産原価が低廉な銅及び銅合金が広く使用されている。
このような銅を用いた配線は、主にダマシン工程により行われている。ダマシン工程は、写真工程及びエッチング工程により絶縁膜中にトレンチを形成し、トレンチにタングステン(Ｗ)、アルミニウム(Ａｌ)、銅(Ｃｕ)等の導電物質を 充填した後、必要な配線の以外の導電物質をにエッチバック又はＣＭＰ(Chemical Mechanical Polishing)等の方法により除去することで、トレンチ状の配線を形成する工程である。
銅は、ドライエッチング工程を適用し難く、ＳｉＯ２に接着が容易でなく、熱力学的安全性が低く、腐食に対する抵抗が低いという問題点がある。
また、シリコン内に拡散してバンドギャップ内で受容状態(acceptor state)及び供与状態(donor state)を生成するディープレベルドーパント(deep level dopant)として作用して、漏れ電流を誘発させたり、素子の誤動作を発生させるという問題点がある。
よって、本発明の目的は、銅の拡散を防止するための拡散防止膜として非晶質膜を使用することで、半導体素子の性能を向上させることにある。
前記目的を達成するために、本発明の半導体素子は、半導体基板；前記半導体基板上にダマシンパターンが形成された層間絶縁膜；前記ダマシンパターン内に形成され、三元系物質であるＣｏＦｅＢからなる拡散防止膜；前記拡散防止膜上に形成されるシード膜；及び、前記シード膜上に充填される銅配線を含む。
また、本発明の半導体素子の製造方法は、半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜にダマシンパターンを形成する段階；前記層間絶縁膜上に拡散防止膜として、三元系物質であるＣｏＦｅＢを所定の厚さで蒸着する段階；前記拡散防止膜上にシード膜を蒸着する段階；及び、前記ダマシンパターン内に銅配線を充填する段階を含む。
本発明によれば、銅の拡散を防止するための拡散防止膜としてＣｏＦｅＢの三元系物質が使用されることで、半導体素子の性能を向上させることができる。
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
図１は、ＣｏＦｅＢの物性を確認するためのグラフであり、図２及び図３は、 ＣｏＦｅＢが拡散防止膜として作用可能であるか否かを検証するためのグラフである。
図１〜図３に示す実験結果のグラフには、Ｔａ層、第１のＣｕ層、ＩｒＭｎ層、第２のＣｕ層及びＣｏＦｅＢ層の順に積層された状態で、ＣｏＦｅＢ層からスパッタリングする場合に示す特性が開示される。
ここで、Ｔａ層は５０Å、第１のＣｕ層は２０Å、ＩｒＭｎ層は１００Å、第２のＣｕ層は６Å、ＣｏＦｅＢ層は１００Åに蒸着した後、ＣｏＦｅＢ層からスパッタリングした。
図１によれば、スパッタリング角度により、スパッタリングされる粒子等の強度が表示される。
また、それぞれの物質は、固有の物性により所定角度でピークを示し、これにより、ＣｏＦｅＢ層のスパッタリング時点でＣｏＦｅの持つ物性によりピークが示されると、ＣｏＦｅＢは結晶構造であり、ＣｏＦｅの持つ物性によるピークが固有の角度で示されていないと、ＣｏＦｅＢは非晶質構造であることが分かる。
前述した観点から、図１を参照すれば、ＣｏＦｅが持つ物性自体により、スパッタリング角度が４４°〜４６°で強度のピークが示されるか否かを確認すれば、強度のピーク値が示されないことが分かる。
よって、三元系物質であるＣｏＦｅＢは、非晶質構造であることを確認できる。
但し、ＩｒＭｎが持つ物性により、４１°程度で強度のピーク値だけが示されることを確認できる。
次に、図２及び図３を参照すれば、ＣｏＦｅＢが銅の拡散防止膜として作用可能であるか否かを確認するための実験データをグラフに示し、スパッタリング時間によってスパッタリングされる粒子の強度が示される。
すなわち、Ｔａ、Ｃｕ、ＩｒＭｎ、Ｃｕ及びＣｏＦｅＢからなる積層構造において、スパッタリング順序はＣｏＦｅＢ、Ｃｕ、ＩｒＭｎ、Ｃｕ、Ｔａであるため、スパッタリング時間が増加するほどＣｕが所定の時間帯だけで観察されるか否かを確認することで、銅の拡散が防止されたか否かを判断できる。
前述したように積層された構造を形成した後、アニーリングが行われない図２を先に参照すれば、スパッタリング時間１.６分程度経過した後にピーク値が示され、その後、２.２５分程度経過した後にピーク値がもう一度示されることが分かる。
ＣｏＦｅＢは、スパッタリングされた後、初期に示されるべきである。よって、スパッタリング初期の時間である０.５分程度以内の区間を考察してみる。
スパッタリング初期の０.５分以内の区間では、Ｆｅ及びＣｏがスパッタリングされることを確認でき、Ｃｕのスパッタリングは極めて微弱な程度であることを確認できる。よって、ＣｏＦｅＢによりＣｕの拡散が防止されたことを確認できる。これにより、本実施形態では、Ｃｕの拡散防止膜としてＣｏＦｅＢを使用することを提案する。
以下では、ＣｏＦｅＢを拡散防止膜として用いた半導体素子の製造方法を説明する。
図４〜図８は、本実施形態による半導体素子の製造方法を説明するための図である。
図４によれば、素子電極又は伝導層が形成された薄膜を含む半導体基板１上に、第１の層間絶縁膜２及び第２の層間絶縁膜３が順次積層される。
次に、第１及び第２の層間絶縁膜２、３に写真工程及びエッチング工程を行い、示すようにダマシンパターン１０を形成させる。
一方、第１の層間絶縁膜２及び半導体基板１間、すなわち、半導体基板１上には、第１の層間絶縁膜をエッチングする場合にエッチング停止点として利用するための第１のエッチング阻止膜がさらに形成され得る。
また、第１の層間絶縁膜２及び第２の層間絶縁膜３間、すなわち、第１の層間絶縁膜２上にも、第２のエッチング阻止膜がさらに形成され得る。この場合、エッチング阻止膜は、ＰＥＣＶＤ(Plasma Enhanced CVD)装備を用いて窒化膜(ＳｉＮ)で形成され得る。
次に、図５に示すように、ダマシンパターン１０が形成されることにより、露出部位に拡散防止膜４を形成させる。
詳しくは、拡散防止膜４は、ダマシンパターン１０に充填される銅配線の銅が、層間絶縁膜２、３に拡散されるのを防止する役割を果す。
また、拡散防止膜４は、ＰＶＤ(Physical Vapor Deposition)法を用いて三元系物質であるＣｏＦｅＢを蒸着させ、ＣｏＦｅＢの造成比は、Ｃｏ(３０％〜７０％)、Ｆｅ(７０％〜３０％)、Ｂ(５％〜１０％)になるようにする。また、拡散防止膜４は、５００〜１０００Åの厚さで形成されることができる。
ＣｏＦｅＢにおけるＣｏ及びＦｅの比率が、Ｂの比率より相対的に高い理由は、半導体素子の層間接続のために電気伝導率を向上させるためである。
次に、図６に示すように、拡散防止膜４上にシード膜５が形成され、シード膜５は、ダマシンパターン１０に充填される銅配線に電子を円滑に供給して、銅配線の成長を促進させる役割を果す。
また、シード膜５は、ＣＶＤ(Chemical Vapor Deposition)により銅(Ｃｕ)が蒸着されることができる。
次に、図７に示すように、シード膜５上に層間相互接続のための銅(Ｃｕ)をＥＣＰ(Electro Copper Plating)又はＣＶＤ法により充填させ、銅配線７を形成する。
銅配線７を充填させる過程において、シード膜５は、充填される銅の成長を促進させながら、銅配線７に拡散されることができる。
次に、図８に示すように、銅配線７が形成された後、ＣＭＰ工程を行うことで、銅配線７の表面の平坦化が行われる。
ＣｏＦｅＢの物性を確認するためのグラフである。 ＣｏＦｅＢが拡散防止膜として作用可能であるか否かを検証するためのグラフである。 ＣｏＦｅＢが拡散防止膜として作用可能であるか否かを検証するためのグラフである。 本発明の実施形態による半導体素子の製造方法を説明するための図である。 本発明の実施形態による半導体素子の製造方法を説明するための図である。 本発明の実施形態による半導体素子の製造方法を説明するための図である。 本発明の実施形態による半導体素子の製造方法を説明するための図である。 本発明の実施形態による半導体素子の製造方法を説明するための図である。

Claims (6)

  1. 半導体基板；
    前記半導体基板上にダマシンパターンが形成された層間絶縁膜；
    前記ダマシンパターン内に形成され、三元系物質であるＣｏＦｅＢからなる拡散防止膜；
    前記拡散防止膜上に形成されるシード膜；及び、
    前記シード膜上に充填される銅配線を含むことを特徴とする、半導体素子。
  2. 前記拡散防止膜を構成するＣｏＦｅＢは、非晶質物質として、Ｃｏ及びＦｅの造成比がそれぞれ３０％以上であることを特徴とする、請求項１に記載の半導体素子。
  3. 前記ＣｏＦｅＢは、５００Å〜１０００Åの厚さで形成されることを特徴とする、請求項１に記載の半導体素子。
  4. 半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜にダマシンパターンを形成する段階；
    前記層間絶縁膜上に拡散防止膜として、三元系物質であるＣｏＦｅＢを所定の厚さで蒸着する段階；
    前記拡散防止膜上にシード膜を蒸着する段階；及び、
    前記ダマシンパターン内に銅配線を充填する段階を含むことを特徴とする、半導体素子の製造方法。
  5. 前記ＣｏＦｅＢは、Ｃｏ及びＦｅの造成比がそれぞれ３０％以上であることを特徴とする、請求項４に記載の半導体素子の製造方法。
  6. 前記ＣｏＦｅＢは、５００Å〜１０００Åの厚さで形成されることを特徴とする、請求項４に記載の半導体素子の製造方法。
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