JPS61153275A

JPS61153275A - スパツタリングによる薄膜形成方法

Info

Publication number: JPS61153275A
Application number: JP28165284A
Authority: JP
Inventors: Makoto Goto; 誠後藤; Hiroaki Kitahara; 洋明北原
Original assignee: Anelva Corp
Current assignee: Canon Anelva Corp
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1986-07-11
Anticipated expiration: 2009-10-26
Also published as: JPH0684539B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、ステップカバレッジを改善したスパッタリ
ングによる薄膜形成方法に関する。

（従来の技術）従来は、接地電極側に基板を載置し、非接地電極側のタ
ーゲットからのスパッタ原子を、基板上に堆積させて薄
膜を形成するようにしていた。

この従来の方法では、基板１の平坦部２の膜厚に対して
、四部３側面の薄膜の堆積速度が遅くなるので、その凹
部３側面の膜厚が薄くなる傾向にある。そして、上記平
坦部２の膜厚をＴｏとし、凹部３の最少膜厚部分の膜厚
をＴとすると。

Ｔ／Ｔｏをステップカバレッジと定義できる。

このステップカバレッジＴ／Ｔ０の値は、凹部３の深さ
Ｈが深くなればなるほど、また、凹部３の幅Ｗが狭くな
ればなるほど小さくなる。このようにステップカバレッ
ジＴ／Ｔ０の値が小さくなると、実際の使用にわいて、
いろいろな不都合を生じるので、その改善が大きな問題
になっている。特に、最近の高集積化されたＬＳＩのコ
ンタクトホール部におけるステップカバレッジの改善は
急を要する問題になっている。

そして、このステップカバレッジを改善するものとして
、バイアススパッタ法が従来から知られている。

このバイアススパッタ法は、カソード電極に電圧を印加
してスパッタリングをし、このスパッタ原子によって基
板上に薄膜を堆積させると同時に、当該基板を保持して
いる電極にバイアス電圧を印加して、上記薄膜を再スパ
ツタすなわちエツチングする方法である。

このときには、凹部３の側面が再スパツタされにくく、
主に平坦部が再スパツタされるので、凹部３の側面の成
膜速度は、平坦部よりも相対的に速くなる。そのために
膜厚Ｔが十分に大きくなるので、ステップカバレッジが
改善される。

（本考案が解決しようとする問題点）上記のようにした従来のバイアススパッタ法によれば、
そのステップカバレッジは改善されるが、次のような別
の問題を発生する。

すなわち、このバイアススパッタ法では、基板へのイオ
ン衝撃によるダメージが大きいので、基板の表面性を低
下させる問題があり、しかも、当該膜の中にＡｒイオン
等が侵入したりして膜質を悪くするので、薄膜の比抵抗
を大きくする問題もあった。

実際、ＡＭにおいて、スパッタリング電力をｌＫＷ、バ
イアス電圧を一２００ｖにして、薄膜を形成したところ
、比抵抗が５．１弘Ωｃｍで、反射率が５８％にもなっ
た。ここでいう反射率とは、基板表面の緻密度を示す値
で、当該基板の表面に光を照射して、そのときの反射率
を測定するものである。したがって、反射率が低ければ
、それだけ基板表面の緻密度が粗いことを示している。

そして、上記のように比抵抗が５．１＃ＬΩｃｍで、反
射率が５８％という基板では、実用性に乏しいという問
題があった。

この発明は、バイアススパッタ法の長所を積極的に採用
してステップカバレッジを改善する一方、バイアススパ
ッタ法の短所を改善するようにしたスパッタリングによ
る薄膜形成方法の提供を目的にする。

（問題点を解決するための手段）この発明は、上記の目的を達成するために、カソードと
しての第１の電極と、この第１の電極からのスパッタリ
ング原子によって被膜される基板を保持する第２の電極
とを設け、第１段階として、第１の電極だけに電力を投
入するか、あるいは第１の電極に電力を投入すると同時
に、第２の電極に微弱なバイアス電圧を印加して薄膜を
形成する一方、第２段階として、第１の電極に対する投
入電力を第１段階よりも少なくするとともに、第２の電
極には、第１段階よりも大きなバイアス電圧を印加して
薄膜を形成するようにしている。

（本発明の作用）この発明は、上記のように構成したので、先ず最初に、
バイアススパッタ法とは関係なく薄膜を形成し、この薄
膜の上にバイアススパッタ法による薄膜を形成する。

（本発明の効果）この発明は、上記のように構成したので、当該薄膜の表
面の低下や比抵抗の増大等の問題を発生させずに、ステ
ップカバレッジを改善できる。

（本発明の実施例）第１図はこの発明を実施するのに用いる装置であって、
ハウジング４内において、カソード電極である第１の電
極５と、基板６を保持する第２の電極７とを対向させて
いる。

上記第１の電極５は直流電源８に接続して、負の電圧を
印加するようにし、第２の電極７には開閉器９を介して
直流電源１０に接続し、開閉器９を閉じたとき、第２の
電極７に負の電圧が印加されるようにしている。

しかして、第１段階では、第１の電極５にのみ電力を投
入し、成膜速度ｌルｍ／ｗｉｎにて２０秒間スパッタリ
ングして無パイアイス／１層１１を形成する。

この無バイアスＡｌ１層１１は、当該基板６の平坦部６
ａの膜厚に対して、凹部６ｂの側面の膜厚が薄くなり、
前記したステップカバレッジが低い値になる。

この無バイアスＡ　Ｍ　Ｉ’ｌｌを形成したら、第２段
階として、第１の電極５に電圧を印加しつつ、開閉器９
を閉じて第２の電極７にバイアス電圧を印加する。

このようにバイアス電圧を印加すると、上記無バイアス
Ａ１層１１が再スパツタされるので、この無バイアスＡ
１層１１では、薄膜の堆積とエツチングとが同時に行な
われることになる。

薄膜の堆積とエツチングとが同時進行し、しかもエツチ
ング速度に対して堆積速度が速ければ、その速度差に応
じて無バイアスＡｌ１層１１の上に７４７７１１層１２
が形成される。この場合のエツチング速度は、基板６の
平坦部６ａに対して、凹部６ｂの側面の方が遅くなるの
で、相対的には、凹部６ｂ側面の薄膜堆積速度が平坦部
６ａよりも速くなる。そして、第２図のバイアスＡ文１
２層は、バイアス電圧−４００ｖ、成膜速度０．ＩＩＬ
ｍ／１１ｉｎとして２００秒間バイアススパッタして形
成したものであるが、このようにした７４７７１１層１
２は、凹部６ｂ側面の膜厚が十分に厚くなっているので
、ステップカバレッジが大幅に改善されていることがわ
かる。

なお、バイアスＡｌ１層１２の成膜速度は、上記堆積速
度とエツチング速度との相対比で決まるが、堆積速度は
第１の電極５に投入する電力で、またエツチング速度は
第２の電極７に印加するバイアス電圧で決まる。

そして、平坦部６ａにおける堆積速度とエツチング速度
とが等しくても、凹部６ｂの側面の成膜は可能になる。

なぜなら、この凹部６ｂの側面では、平坦部６＆よりも
エツチング速度が遅くなるので、相対的には凹部６ａ側
面における堆積速度が速くなるからである。したがって
、凹部６ｂ側面にのみバイアスＡ４層１２を形成してス
テップカバレッジを改善しようとするときには、両速度
を等しくすればよい。

第３段階としては、第１の電極５だけに電力を投入して
、無バイアスＡｌ１層１３を形成するが、第２図の無バ
イアスＡ文層１３は成膜速度ｌルｇ／ｗｉｎで２０秒間
スパッタリングしたものである。

なお、バイアスＡｌ１層１２を形成する第２段階におい
て、第１の電極５に投入する電力を、第１段階のときよ
りも小さくしなければならないことは、実験によって判
明している。しかし、どの程度減少させればよいかの限
界については必ずしも明らかになっていないが、投入電
力の減少幅を１／２〜１／２０の範囲で実験したところ
、十分に使用に酎えうる基板を得ることができた。

上記のようにして薄膜を形成した基板は、そのステップ
カバレッジが約７０％にも達した。ちなみに、無バイア
スＡ１層だけで当該膜厚を得ようとすると、そのステッ
プカバレッジが３０％〜４０％程度であった・また、第１段階で、無バイアスＡｌ１層１１を形成して
いるので、バイアス電圧を印加しても基板に対するイオ
ン衝撃も少なくなる。イオン衝撃が少ないので、当該薄
膜の表面性が損なわれることもなく、しかも、イオン等
が侵入して膜質を悪化させることもないので、その比抵
抗を小さく抑えることができる。

ちなみに、上記実施例の基板では、比抵抗が３．１ルΩ
ｃＩｌ、反射率が７０％となり、従来のバイアススパッ
タ法に比べて、いずれの値も改善されている。

なお、上記バイアス電圧は直流電圧だけでなく高周波電
圧を用いてもよい。また、第１の電極５の電源８を交流
電源としてもよいが、このように交流電源を用いると、
その処理速度が多少遅くなることが考えられる。

また、上記第１段階で、微弱なバイアス電圧を第２の電
極７に印加するようにしてもよい。

【図面の簡単な説明】

第１図は本発明の方法に用いる装置の概略図、第２図は
成膜状態を示す基板の部分拡大断面図、第３図は従来の
方法による成膜状態を示す基板の部分拡大断面図である
。５・・・第１の電極、６・・・基板、７゛・・・第２の
電極、１１．１３・・・無バイアス１１層、　１２・・
・バイアス１１層。

Claims

【特許請求の範囲】

（１）カソードとしての第１の電極と、この第１の電極
からのスパッタリング原子によって被膜される基板を保
持する第２の電極とを設け、第１段階として、第１の電
極だけに電力を投入するか、あるいは第１の電極に電力
を投入すると同時に、第２の電極に微弱なバイアス電圧
を印加して薄膜を形成する一方、第２段階として、第１
の電極に対する投入電力を第１段階よりも少なくすると
ともに、第２の電極には、第１段階よりも大きなバイア
ス電圧を印加して薄膜を形成するスパッタリングによる
薄膜形成方法。
（２）第１段階で、第１の電極のみに電力を投入して、
所定の膜厚のスパッタリング膜を形成し、第２段階とし
て、第１の電極には第１段階よりも投入電力を減少させ
、しかも、第２の電極に負の直流電圧又は高周波電圧を
印加しながら所定の膜付けを行ない、第３段階として、
第１の電極にのみ、第１段階と同様の電力を投入して膜
付けを行なう特許請求の範囲第１項記載のスパッタリン
グによる薄膜形成方法。
（３）第１段階で、第１の電極のみに電力を投入して、
所定の膜厚のスパッタリング膜を形成し、第２段階とし
て、第１の電極には第１段階よりも投入電力を減少させ
、しかも、第２の電極に負の直流電圧又は高周波電圧を
印加して、基板の平坦部でのスパッタ原子の堆積速度と
エッチング速度とが等しくなる条件で膜付けを行ない、
第３段階として、第１の電極にのみ、第１段階と同様の
電力を投入して膜付けを行なう特許請求の範囲第３項記
載のスパッタリングによる薄膜形成方法。