JP2020533793A - 半導体素子上に金属層を形成するためのスパッタリングシステムおよび方法 - Google Patents

半導体素子上に金属層を形成するためのスパッタリングシステムおよび方法 Download PDF

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Abstract

半導体素子の表面にアルミニウム層をスパッタリングするための方法が提示される。この方法は、アルミニウム層を堆積させるための３つのスパッタリング段階を含み、各々のスパッタリング段階は、別のスパッタリング段階の対応するスパッタリングパラメータとは異なる少なくとも１つのスパッタリングパラメータを含む。半導体素子の表面は、誘電体層を含んでおり、誘電体層は、誘電体層を貫いて形成された複数の開口部を有する。【選択図】図１

Description

本明細書において開示される主題は、半導体素子に関し、より具体的には、半導体素子上に金属層を形成するためのスパッタリングプロセスに関する。
電力変換装置が、現代の電気システムの至る所で、電力を或る形態から負荷による消費のための別の形態へと変換するために広く使用されている。多数のパワーエレクトロニクスシステムが、この電力変換プロセスにおいて、サイリスタ、ダイオード、およびさまざまな種類のトランジスタ（金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および他の適切なトランジスタ）など、さまざまな半導体素子およびコンポーネントを利用する。いくつかの半導体素子は、半導体基板上に形成された複数のセル（例えば、トランジスタセル）を含むことができる。そのような半導体素子の製造時に、半導体素子の造作を外部パッケージのリードへと電気的に接続するために、半導体素子の表面に１つ以上の金属層を堆積させることができる（例えば、メタライゼーション）。一般に、金属層は、トレンチおよび開口部（例えば、コンタクトヴィア）などの半導体素子の異なる層間に形成された１つ以上の段差部を含む半導体素子の表面を覆って堆積させられる。段差部の造作の金属層による被覆の程度が、ステップカバレッジと呼ばれることがあるが、半導体素子の信頼性に影響を与える可能性がある。
多くのパワーエレクトロニクスシステムにおいて、電流容量を増やし、さらには／あるいは半導体素子の専有面積を減らすために、半導体素子のセル密度を高めることが望ましいかもしれない。したがって、同じ面積により多くのセルを詰め込むことができるように、セルの寸法を小さくすることが望ましいかもしれない。しかしながら、セルの寸法を小さくすると、半導体素子および関連のセルの製造において、困難が生じる可能性がある。とくには、セルの寸法が小さくなるにつれて、通常は、半導体素子の段差のある表面におけるトレンチおよび開口部の寸法が小さくなり、結果として、適切なステップカバレッジを得ることがますます難しくなり、半導体素子の信頼性が低下しかねない。
一実施形態において、半導体素子は、第１の表面および第２の表面を含む半導体素子層を含む。半導体素子は、半導体素子層の第１の表面上に配置された複数のゲート電極をさらに含み、複数のゲート電極は、互いに間隔を開けて位置している。さらに、半導体素子は、半導体素子層の第１の表面内に配置された複数のコンタクト領域を含み、複数のコンタクト領域の各々のコンタクト領域は、複数のゲート電極のうちの隣同士のゲート電極の間に配置される。さらに、半導体素子は、複数の電極の各々のゲート電極上に隣接して配置された誘電体層を含む。誘電体層は、複数の開口部を含み、複数の開口部の各開口部は、複数のコンタクト領域のうちの一コンタクト領域の上方に配置される。さらに、半導体素子は、誘電体層上に配置されたアルミニウム層を含む。アルミニウム層は、アルミニウム層が半導体素子層の複数のコンタクト領域上に位置するように、誘電体層の複数の開口部の各開口部へと延びる。複数の開口部の各開口部におけるアルミニウム層のステップカバレッジは、約７５％以上である。
一実施形態において、一方法は、スパッタリングチャンバ内に配置された半導体素子の表面上にアルミニウム層の第１の部分をスパッタリングすることを含む。アルミニウム層の第１の部分のスパッタリングは、ターゲット電源を使用して第１の電力レベルでスパッタリングチャンバ内に配置されたアルミニウムターゲットに電力を供給することと、バイアス電圧供給部を使用して第１のバイアス電圧レベルで半導体素子へとバイアス電圧を供給することと、スパッタリングガス供給部を使用してスパッタリングチャンバへとスパッタリングガスを供給することとを含む。さらに、この方法は、アルミニウム層の第１の部分に隣接してアルミニウム層の第２の部分をスパッタリングすることを含む。アルミニウム層の第２の部分のスパッタリングは、ターゲット電源を使用して第１の電力レベルよりも高い第２の電力レベルでアルミニウムターゲットに電力を供給することと、バイアス電圧供給部を使用して第２のバイアス電圧レベルで半導体素子へとバイアス電圧を供給することと、スパッタリングガス供給部を使用してスパッタリングチャンバへとスパッタリングガスを供給することとを含む。さらに、この方法は、アルミニウム層の第２の部分に隣接してアルミニウム層の第３の部分をスパッタリングすることを含む。アルミニウム層の第３の部分のスパッタリングは、ターゲット電源を使用して第１の電力レベルよりも高い第３の電力レベルでアルミニウムターゲットに電力を供給することと、半導体素子を電気的に浮遊させることと、スパッタリングガス供給部を使用してスパッタリングチャンバへとスパッタリングガスを供給することとを含む。
一実施形態においては、電力変換システムが、第１の導電型を有する半導体素子層を含む半導体素子を含む。半導体素子層は、第１の表面および第２の表面を有する。半導体素子は、第１の表面に隣接した複数のソース領域をさらに含み、複数のソース領域の各ソース領域は、第１の導電型を有する。さらに、半導体素子は、第１の表面および複数のソース領域に隣接して埋め込まれた複数のウェル領域を含み、複数の領域の各ウェル領域は、第２の導電型を有する。さらに、半導体素子は、第１の表面上に配置され、半導体素子の複数のゲート電極を電気的に絶縁する複数の誘電体層を含む。半導体素子は、第２の表面に隣接して配置された半導体基板層と、半導体基板層に隣接して配置されたドレインパッドとをさらに含む。半導体素子は、複数の誘電体層上に配置されたゲートパッドをさらに含む。ゲートパッドは、半導体素子の複数のゲート電極に電気的につながるように、複数の誘電体層を貫いて形成された１つ以上の第１の開口部を通って延びる。さらに、半導体素子は、複数の誘電体層上に配置され、ゲートパッドから電気的に絶縁されたソースパッドを含む。ソースパッドは、半導体素子層の第１の表面に配置された複数のコンタクト領域に電気的につながるように、複数の誘電体層を貫いて形成された１つ以上の第２の開口部を通って延びる。各々のコンタクト領域は、複数のソース領域のうちの少なくとも１つのソース領域の一部分、複数のウェル領域のうちの少なくとも１つのウェル領域の一部分、またはその両方を備える。ソースパッドは、１つ以上の第２の開口部へと少なくとも部分的に延びるアルミニウム層を含み、１つ以上の第２の開口部におけるアルミニウム層のステップカバレッジは、約８０％以上である。
本発明のこれらの特徴、態様、および利点、ならびに他の特徴、態様、および利点は、以下の詳細な説明を添付の図面を参照しつつ検討することにより、よりよく理解されるであろう。
典型的な平面金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子のセルの概略図である。 図１のＭＯＳＦＥＴ素子を有する半導体パッケージを含む電力変換システムの実施形態の概略図である。 本手法の特定の実施形態に従って半導体素子の表面上に金属層を堆積させるために使用することができる物理蒸着（ＰＶＤ）システムの概略図である。 本手法の特定の実施形態に従って半導体素子の表面上にアルミニウム層を堆積させるための方法を説明するフロー図である。 図４または図９の方法を実行する前の半導体素子構造の一例としてのＭＯＳＦＥＴ素子のアクティブエリアの一実施形態の概略図である。 図４の方法において説明したようにＭＯＳＦＥＴ素子の表面にアルミニウム層の第１の部分を堆積させた後の図５のＭＯＳＦＥＴ素子の実施形態である。 図４の方法において説明したようにアルミニウム層の第１の部分の上にアルミニウム層の第２の部分を堆積させた後の図５のＭＯＳＦＥＴ素子の実施形態である。 図４の方法において説明したようにアルミニウム層の第２の部分の上にアルミニウム層の第３の部分を堆積させた後の図５のＭＯＳＦＥＴ素子の実施形態である。 本手法の特定の実施形態に従って半導体素子の表面上にチタン層およびアルミニウム層を堆積させるための方法を説明するフロー図である。 図９の方法において説明したようにＭＯＳＦＥＴ素子の表面にチタン層を堆積させた後の図５のＭＯＳＦＥＴ素子の実施形態である。 図９の方法において説明したようにチタン層の上にアルミニウム層を堆積させた後の図５のＭＯＳＦＥＴ素子の実施形態である。
１つ以上の具体的な実施形態を、以下で説明する。これらの実施形態の簡潔な説明を提供するために、必ずしも実際の実施態様のすべての特徴が本明細書において説明されるわけではない。そのような実際の実施態様の開発においては、あらゆる工学または設計プロジェクトと同様に、システム関連および事業関連の制約の順守など、実施態様ごとにさまざまであり得る開発者の具体的な目標を達成するために、多くの実施態様ごとの決定を行わなければならないことを、理解すべきである。さらに、そのような開発の努力は、複雑かつ時間がかかるかもしれないが、それでもなお、本開示の恩恵に浴する当業者にとって、設計、製作、および製造の日常業務であると考えられることを、理解すべきである。
とくに定義されない限り、本明細書において使用される技術用語および科学用語は、本開示が属する技術分野の当業者が一般的に理解する意味と同じ意味を有する。本明細書において使用されるとき、「第１」、「第２」、などの用語は、順序、量、または重要性を示すものではなく、むしろ或る要素をもう１つの要素から区別するために使用される。また、本開示の種々の実施形態の要素を紹介する場合に、冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、それらの要素が１つ以上存在することを意味する。「・・・を備える」、「・・・を含む」、および「・・・を有する」という用語は、包括的であるように意図され、挙げられた要素以外のさらなる要素が存在してもよいことを意味する。範囲が開示されている場合、同じコンポーネントまたは特性に関するすべての範囲の端点は、それらの端点を範囲に含み、独立して組み合わせることが可能である。量に関連して使用される修飾語「約」は、そこで述べられる値を含み、文脈によって指示される意味を有する（例えば、特定の量のプロセス変動または測定誤差の程度を含む）。
本明細書において使用されるとき、「層」という用語は、下方にある表面の少なくとも一部分の上に連続的なやり方または不連続なやり方で配置された材料を指す。さらに、「層」という用語は、必ずしも配置された材料の厚さが均一であることを意味せず、配置された材料は、とくに明記されない限り、均一な厚さを有しても、変化する厚さを有してもよい。さらに、本明細書において使用されるとき、「層」という用語は、文脈からそうでないことが明らかでない限り、単一の層または複数の層を指す。さらに、本明細書において使用されるとき、「・・の上に配置され」、「・・・の上にスパッタされ」、または「・・・の上に堆積させられ」という表現は、とくに明記されない限り、互いに直接接触して配置された層、または間に介在層を有することによって間接的に配置された層を指す。本明細書で使用されるとき、「隣接」という用語は、２つの層が隣接して配置され、互いに直接接触していることを意味する。さらに、「・・・の上に」という用語は、層／領域の互いの相対位置を表し、必ずしも「・・・よりも上に」を意味せず、なぜならば、上下の相対位置は観察者に対する素子の向きによって決まるからである。さらに、「上」、「下」、「上方」、「下方」、「上部」、およびこれらの用語の変種の使用は、便利のために行われ、とくに明記されない限り、コンポーネントの特定の向きを要件としない。以上を念頭に、本明細書において使用されるとき、「下方」、「中間」、または「下」という用語は、基板層に比較的近い造作を指し、「上」または「上方」という用語は、比較的基板層から最も遠い特定の造作を指す。
さらに、本明細書において使用されるとき、用語「厚さ」は、表面へとスパッタされる層を説明するために使用されるとき、その層がスパッタされる表面の上部から測定される寸法を指す。本明細書において使用されるとき、用語「底厚さ」は、表面へとスパッタされる層を説明するために使用されるとき、表面に形成されたトレンチまたは開口部の底部から測定される寸法を指す。さらに、本明細書において使用されるとき、スパッタされた層の「ステップカバレッジ」という用語は、スパッタされた層の厚さに対するスパッタされた層の底厚さの比率または割合を指す。本明細書において使用されるとき、アルミニウムは、実質的に純粋なアルミニウムまたはアルミニウム合金のいずれかを指すことができ、アルミニウム合金は、例えば銅（例えば、０．５％の銅）、シリコン（例えば、１％のシリコン）、または他の適切な合金成分を有するアルミニウム合金であってよい。
一般に、半導体素子は、パターニングによって形成された素子造作を含む。例えば、半導体素子の製造中に、材料の層を半導体基板（例えば、半導体ウエハ）の表面に堆積させ、層の一部を（例えば、エッチングによって）選択的に除去して、所望の素子造作を形成することができる。通常は、これらの堆積および除去の工程が繰り返され、互いに重ねられた複数の層および種々の層内のさまざまな素子造作が形成される。加えて、層間の相互接続を提供するために、開口部（例えば、ヴィア）を１つ以上の層を貫いて形成することができる。結果として、半導体素子は、複雑な段差のある形状を有する表面（例えば、上面）を含み得る。例えば、表面は、トレンチ（例えば、溝、トラフ、凹部、谷、など）、ピーク（例えば、突起、丘、など）、および／または半導体素子の１つ以上の層を貫く開口部（例えば、ヴィア、孔、開口、など）など、１つ以上の段差部を含み得る。
所望の素子造作が形成された後に、スパッタリングとも呼ばれる化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）などの金属堆積プロセスを使用して、半導体素子へと金属層が形成される。とくには、半導体素子の種々の素子造作（例えば、ソースコンタクト、ゲート電極、ドレインコンタクト、など）を外部の構造へと電気的に接続するために、１つ以上の金属層（例えば、アルミニウム層）を、半導体素子の段差のある表面へと堆積させることができる。例えば、１つ以上の金属層は、半導体素子の段差のある表面から、半導体素子の絶縁層を貫いて形成された開口部を通って、段差のある表面の下方に位置する種々の素子造作まで延びることができる。加えて、１つ以上の金属層の一部分を選択的にエッチングして、コンタクトエリア（例えば、コンタクトパッド、ランナー、バス、など）を形成することができる。配線をコンタクトパッドに接合することで、コンタクトパッド、したがってコンタクトパッドに電気的に接続された素子造作を、外部パッケージのリードなどの外部の構造に電気的に接続することができる。
段差のある表面の段差部の金属層による被覆の程度（例えば、ステップカバレッジ）が、半導体素子の信頼性に影響を与える可能性がある。ＣＶＤを使用して、段差のある表面について所望のステップカバレッジを達成することができる。しかしながら、ＣＶＤは、多くの場合に、堆積速度が比較的遅いがゆえに望ましくない。スパッタリングは、通常は、ＣＶＤと比べて堆積速度が比較的速いがゆえに好ましい。しかしながら、セルの寸法が小さくなるにつれて、スパッタリング技術を使用して適切なステップカバレッジを得ることが、ますます困難になる。したがって、金属層のステップカバレッジを改善するために、さまざまなスパッタリング技術が研究されてきた。しかしながら、これらの技術は、一般に、ステップカバレッジの改善と引き換えに、金属層で形成される／金属層上に形成されるワイヤボンドの信頼性に或る程度のトレードオフを伴う。
以上を念頭に、本実施形態は、半導体素子の信頼性を改善するスパッタリング技術に関する。とくに、開示されるスパッタリング技術は、従来からのスパッタリング技術と比較して、金属層上に形成されるワイヤボンドの信頼性を維持または改善しつつ金属層のステップカバレッジを改善することによって、半導体素子の信頼性を改善する。例えば、後述されるように、開示されるスパッタリング技術は、表面にアルミニウム層を堆積させるための多段階プロセスを含み、多段階プロセスは、アルミニウム層の一部をそれぞれ堆積させる少なくとも３つの段階を含む。さらに、以下で説明されるように、３つの段階の各段階は、他の２つの段階の対応するスパッタリングパラメータとは異なる少なくとも１つのスパッタリングパラメータを使用して実行される。したがって、後述されるように、多段階プロセスの３つの段階を実施することによって形成されるアルミニウム層の３つの部分は、互いに異なる特性（例えば、粒子サイズ、粒子の均一性、硬度、ステップカバレッジ、など）を有することができ、これにより、従来からのスパッタリング技術を使用して形成されたアルミニウム層と比較して、ステップカバレッジが改善され、かつワイヤボンドの信頼性および接合強度が維持または改善されたアルミニウム層の製造が可能になる。
したがって、本開示の実施形態は、一般に、半導体素子において金属層を形成するためのスパッタリング方法に関する。本技術は、本明細書では、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の文脈において説明されるが、本技術が、ダイオード、サイリスタ、トランジスタ（例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラトランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、など）、またはメタライゼーションを利用する任意の他の適切な素子など、他の種類の半導体素子構造にも適用可能であってよいことを、理解すべきである。さらに、本手法の半導体素子は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、チッ化アルミニウム（ＡｌＮ）、チッ化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド（Ｃ）、などの任意の適切な半導体材料から製造可能である。さらに、本手法は、２つのゲート電極間のトレンチを覆ってソースメタライゼーションを堆積させる文脈において説明されるが、本手法が、段差のある部分、平坦な部分、斜めの部分、および／または湾曲した部分を含む任意の適切な表面を覆う任意の適切なメタライゼーション（例えば、ソース、ゲート、および／またはドレイン）に適用可能であってよいことを、理解すべきである。またさらに、以下の説明はディスクリートな半導体パッケージ（例えば、単一のＭＯＳＦＥＴ素子を含むパッケージ）に関するが、本技術は、互いに電気的に接続された２つ以上の半導体素子を含むマルチチップパッケージまたはモジュールの１つ以上の表面のメタライゼーションにも適用可能であってよい。
以上を念頭に、図１は、平面ｎチャネル電界効果トランジスタ、すなわちＤＭＯＳＦＥＴ（以下では、ＭＯＳＦＥＴ素子１０という）のセル８の実施形態を示している。ＭＯＳＦＥＴ素子１０の特定の構成要素をより明瞭に示すために、ＭＯＳＦＥＴ素子１０の特定の設計要素（例えば、上部メタライゼーション、パッシベーション、エッジターミネーション、など）が省略されているかもしれないことを、理解できるであろう。ＭＯＳＦＥＴ素子１０の上部メタライゼーションは、以下で開示されるスパッタリング技術を使用して製造することが可能であり、図２〜図１１に関してさらに詳しく後述される。
図１の例示のＭＯＳＦＥＴ素子１０は、第１の表面１４（例えば、天面または上面）および第２の表面１６（例えば、底面または下面）を有する半導体素子層１２（例えば、エピタキシャルＳｉＣ層）を含む。図示されるように、半導体素子層１２の第２の表面１６は、基板層１８の上方に隣接して配置されている。半導体素子層１２は、第１の導電型を有するドリフト領域２０（例えば、ｎ型ドリフト領域２０）と、ドリフト領域２０に隣接して第１の表面１４の付近に配置された第２の導電型を有するウェル領域２２（例えば、ｐ型ウェル領域２２）とを含む。さらに、半導体素子層１２は、ウェル領域２２に隣接し、第１の表面１４に近接した第１の導電型を有するソース領域２４（例えば、ｎ型ソース領域２４）を含む。誘電体層２６（ゲート絶縁層、ゲート誘電体層、またはゲート酸化物層とも呼ばれる）が、半導体素子層１２の第１の表面１４の一部分の上方に隣接して配置されている。とくには、誘電体層２６は、ウェル領域２２およびソース領域２４の一部分の上方に隣接して配置されている。さらに、ゲート電極２８が、誘電体層２６の上方に隣接して配置されている。さらに、ドレインコンタクト３０が、基板層１８の下方に隣接して配置されている。
さらに、図１に示されるように、ソースコンタクト３２（オーミックコンタクトとも呼ばれる）が、半導体素子層１２の第１の表面１４の一部分の上方に隣接して配置されている。とくには、ソースコンタクト３２は、ウェル領域２２およびソース領域２４の一部分の上方に隣接して配置されている。分かりやすくするために、ソース領域２４のうちのソースコンタクト３２の下方に位置する部分は、本明細書において、より具体的に、ソースコンタクト領域３４と呼ばれることがある。同様に、ＭＯＳＦＥＴ素子１０のウェル領域２２（例えば、ｐ型ウェル領域２２）の一部分は、本明細書において、より具体的に、ボディ領域３６（例えば、ｐ＋ボディ領域３６）と呼ばれることがある。加えて、ボディ領域３６のうちのソースコンタクト３２の下方に隣接して位置する部分は、本明細書において、より具体的に、ボディコンタクト領域３８（例えば、ｐ＋ボディコンタクト領域３８）と呼ばれることがある。動作時に、適切なゲート電圧（例えば、ＭＯＳＦＥＴ素子１０のしきい値電圧（ＶＴＨ）以上）によって、チャネル層４０に反転層を形成させるとともに、接合ゲート電界効果トランジスタ（ＪＦＥＴ）領域４２に導電経路を形成させ、ソースコンタクト３２とドレインコンタクト３０との間に電流を流すことができる。
図２が、ＭＯＳＦＥＴ素子１０を含む電力変換システム４６の一実施形態の概略図を示している。図示されるように、ＭＯＳＦＥＴ素子１０は、ＭＯＳＦＥＴ素子１０の第１の表面５４（例えば、上面）上に隣接して配置されたソースメタライゼーション５０およびゲートメタライゼーション５２を含む。以下で説明されるように、ソースメタライゼーション５０およびゲートメタライゼーション５２を、ＭＯＳＦＥＴ素子１０の第１の表面５４上に１つ以上の金属層を堆積させる（例えば、スパッタリングする）ことによって形成することができる。さらに、ＭＯＳＦＥＴ素子１０は、ＭＯＳＦＥＴ素子１０の第２の表面５８（例えば、底面）上に隣接して配置されたドレインメタライゼーション５６を含む。ドレインメタライゼーション５６は、第２の表面５８（例えば、基板層１８）上に堆積させられ、かつ／または第２の表面５８に結合した１つ以上の金属層を含むことができる。
図示のように、ソースメタライゼーション５０は、ソースパッド６０（ソースコンタクトパッドまたはソースボンドパッドとも呼ばれる）を含み、ゲートメタライゼーション５２は、ゲートパッド６２（ゲートコンタクトパッドまたはゲートボンドパッドとも呼ばれる）を含み、ドレインメタライゼーション５６は、ドレインパッド６４（ドレインコンタクトパッドまたはドレインボンドパッドとも呼ばれる）を含む。図２が、ソースメタライゼーション５０、ゲートメタライゼーション５２、およびドレインメタライゼーション５６の典型的な構成または配置を示しており、ソースメタライゼーション５０、ゲートメタライゼーション５２、およびドレインメタライゼーション５６の位置、サイズ、および形状が、他の実施形態においては違ってもよいことを、理解すべきである。例えば、いくつかの実施形態においては、ソースメタライゼーション５０およびゲートメタライゼーション５２が、互いに少なくとも部分的に互いに重なり合ってもよく、ソースメタライゼーション５０とゲートメタライゼーション５２との間に配置される１つ以上の誘電体層によって互いに電気的に絶縁されてもよい。さらに、ソースメタライゼーション５０、ゲートメタライゼーション５２、およびドレインメタライゼーション５６の各々が、図示の実施形態においては１つのそれぞれのパッドを含んでいるが、ソースメタライゼーション５０、ゲートメタライゼーション５２、およびドレインメタライゼーション５６の各々が、任意の数のパッドおよびそれらのパッドのうちの１つ以上に結合した１つ以上のバス（ランナーとも呼ばれる）を含んでもよいことを、理解すべきである。
理解されるように、ＭＯＳＦＥＴ素子１０のソース、ゲート、およびドレインメタライゼーション５０、５２、および５８は、ＭＯＳＦＥＴ素子１０のセル８の関連のコンタクト（例えば、ソースコンタクト３２、ゲート電極２８、またはドレインコンタクト３０）に電気的に結合し、あるいはこれらのコンタクトを含む（例えば、これらのコンタクトと一体に形成される）。例えば、いくつかの実施形態において、ソースメタライゼーション５０およびゲートメタライゼーション５２は、ＭＯＳＦＥＴ素子１０の１つ以上の絶縁層に形成されたヴィア（例えば、開口部）を通って延び、ソースコンタクト３２およびゲート電極２８にそれぞれ電気的につながる（例えば、直接接触する）ことができる。いくつかの実施形態において、ソースメタライゼーション５０は、ソースコンタクト３２を含むことができる。例えば、ソースメタライゼーション５０の１つ以上の金属層を使用して、ソースコンタクト３２を形成することができる。
図示されるように、ＭＯＳＦＥＴ素子１０を、半導体パッケージ６６（例えば、電力パッケージまたは電力モジュール）内にパッケージすることができる。図２に示される半導体パッケージ６６はＭＯＳＦＥＴ素子１０を１つだけ含んでいるが、半導体パッケージ６６が、２つ以上のＭＯＳＦＥＴ素子を含んでもよく、さらには／あるいは２つ以上の異なる種類の半導体素子（例えば、ＭＯＳＦＥＴ素子１０およびダイオード）を含んでもよいことを、理解すべきである。半導体パッケージ６６は、少なくとも１つのダイパッド７０と複数のリード７２とを有するリードフレーム６８を含む。複数のリード７２の各々を、互いに電気的に絶縁することができる。
複数のリード７２は、少なくともソースリード７４、ゲートリード７６、およびドレインリード７８を含むことができる。いくつかの実施形態においては、ドレインリード７８をダイパッド７０に結合させることができ、あるいはドレインリード７８は、ダイパッド７０と一体であってよい。図示されるように、ＭＯＳＦＥＴ素子１０のドレインパッド６４を、ダイパッド７０に結合させる（例えば、ダイパッド７０上に配置する）ことができる。例えば、ドレインパッド６４を、ダイパッド７０にはんだ付けすることができ、あるいは導電性接着剤を使用してダイパッド７０に結合させることができる。したがって、ドレインパッド６４を、ダイパッド７０を介してドレインリード７８に電気的に結合させることができる。さらに、ソースパッド６０およびゲートパッド６２を、それぞれソースおよびゲートワイヤ８０および８２を介して、ソースリード７４およびゲートリード７６にそれぞれ電気的に結合させることができる。ソースおよびゲートワイヤ８０および８２を、ボールボンディング、ウェッジボンディング、またはコンプライアントボンディングなどのワイヤボンディングによって、ソースおよびゲートパッド６０および６２にそれぞれ結合させることができる。図示されていないが、半導体パッケージ６６を、所望の機能をもたらすように電力変換システム４６の回路と統合されてもよいことを、理解すべきである。例えば、半導体パッケージ６６を、電力変換システム４６の電源および負荷に結合させることができ、半導体パッケージ６６（例えば、ＭＯＳＦＥＴ素子１０を使用する）が、電源から受け取った電力を変換（例えば、交流（ＡＣ）電力を直流（ＤＣ）電力に変換、またはその反対）し、変換後の電力を負荷へと出力することができる。
上述のように、ソースメタライゼーション５０およびゲートメタライゼーション５２を、ＭＯＳＦＥＴ素子１０の第１の表面５４上に１つ以上の金属層を堆積させる（例えば、スパッタリングする）ことによって形成することができる。いくつかの実施形態においては、ソースメタライゼーション５０およびゲートメタライゼーション５２を、第１の表面５４上に１つ以上の金属層をスパッタリングし、次いで堆積した金属層をパターニングおよびエッチングしてソースメタライゼーション５０およびゲートメタライゼーション５２を形成する（例えば、ソースパッド６０およびゲートパッド６２ならびに関連のバスを形成する）ことにより、同時に形成することができる。いくつかの実施形態においては、ソースメタライゼーション５０およびゲートメタライゼーション５２を別々に形成してもよい。さらに、いくつかの実施形態において、ソースメタライゼーション５０および／またはゲートメタライゼーション５２は、アルミニウム層８４を含むことができ、ソースワイヤ８０および／またはゲートワイヤ８２を、アルミニウム層８４へとワイヤボンディングすることができる。いくつかの実施形態においては、アルミニウム層８４を、アルミニウムのみから形成することができる（例えば、純アルミニウム層８４）。特定の実施形態においては、アルミニウム層８４を、表面５４に隣接させて配置することができる。他の実施形態において、ソースメタライゼーション５０および／またはゲートメタライゼーション５２は、表面５４とアルミニウム層８４との間に隣接して配置された第２の金属層８６（例えば、バリア金属層）を含むことができる。１つ以上の金属層を含むことができる第２の金属層８６を、チタン、ニッケル、銅、金、タングステン、白金、鉛、亜鉛、銀、パラジウム、鉄、クロム、コバルト、任意の他の適切な金属、あるいは２つ以上の金属を一緒に組み合わせた任意の合金など、１つ以上の金属から形成することができる。いくつかの実施形態においては、以下で説明されるように、第２の金属層８６がチタン層であってよい。
図３が、半導体素子の表面上に１つ以上の金属層をスパッタリングするために使用することができるＰＶＤシステム９０の実施形態を示している。例えば、ＰＶＤシステム９０を使用して、図２に示したソースメタライゼーション５０および／またはゲートメタライゼーション５２を形成するために、ＭＯＳＦＥＴ素子１０の表面５４上にアルミニウム層８４および／または第２の金属層８６をスパッタリングすることができる。上述のように、トレンチおよび／またはヴィアなどの段差のある造作を含む表面に金属層を堆積させる場合、従来からのスパッタリング技術を用いると、適切なステップカバレッジを得ることが難しいかもしれない。加えて、上述のように、従来からのスパッタリング技術は、一般に、ステップカバレッジの改善と引き換えに、金属層（例えば、ソースパッド６０および／またはゲートパッド６２のアルミニウム層８４）に接合されたワイヤ（例えば、ソースワイヤ８０およびゲートワイヤ８２）の信頼性およびワイヤボンド強度の多少のトレードオフを伴う。したがって、図４が、従来からのスパッタリング技術と比較して、ワイヤボンドの信頼性および接合強度を維持または改善しつつステップカバレッジを改善するために、少なくとも３つのアルミニウムスパッタリング段階を使用して半導体素子の表面にアルミニウム層を堆積させるための方法１２０を示している。以下で説明されるように、方法１２０を、ソースメタライゼーション５０および／またはゲートメタライゼーション５２のアルミニウム層８４を製造するために使用することができる。
図３に戻ると、ＰＶＤシステム９０は、ＭＯＳＦＥＴ素子１０の表面５４上にアルミニウム層８４および／または第２の金属層８６などの１つ以上の金属層をスパッタリングするように構成されたＰＶＤ装置９２を含む。図示のように、ＰＶＤ装置９２は、ハウジング９４と、ハウジング９４内に配置されたスパッタリングチャンバ９６とを含む。さらに、ＰＶＤ装置９２は、スパッタリングチャンバ９６内に配置され、ハウジング９４に結合した支持部材９８を含む。支持部材９８は、ＭＯＳＦＥＴ素子１０または他の任意の適切な半導体素子あるいは半導体ウェーハを支持するように構成される。さらに、ＰＶＤシステム９０は、スパッタリングチャンバ９６内に配置されたターゲット１００（例えば、金属ターゲット）と、ターゲット１００に電気的に結合したターゲット電源１０２とを含む。とくには、ターゲット１００は、ターゲット電源１０２のカソードまたは負端子に結合させられる。ターゲット１００は、一般に、ハウジング９４から電気的に絶縁されている。ＰＶＤシステム９０をさまざまなターゲット９０と共に使用して、さまざまな金属層を形成できることを理解すべきである。例えば、ＰＶＤシステム９０は、チタンターゲット１００を利用してチタン層を形成することができ、アルミニウム層９０を利用してアルミニウム層を形成することができ、以下同様である。
加えて、ＰＶＤシステム９０は、ハウジング９４を貫く入口ポート１０６を介してスパッタリングチャンバ９６にスパッタリングガス（例えば、作動ガス）を供給するように構成されたスパッタリングガス供給部１０４（例えば、作動ガス供給部）を含む。スパッタリングガスは、アルゴンガスまたは任意の他の適切な不活性ガスを含むことができる。いくつかの実施形態において、ＰＶＤシステム９０は、スパッタリングチャンバ９６へのスパッタリングガスの流れを制御するように構成された弁１０８（例えば、絞り弁、逆止弁、など）を含むことができる。さらに、ＰＶＤ装置９２は、真空１１２（例えば、真空ポンプ、極低温ポンプ、ターボポンプ、粗引きポンプ）に結合したポート１１０（例えば、出口ポート）を含むことができる。さらに、ＰＶＤシステム９０は、支持部材９８に電気的に結合し、支持部材９８、したがって支持部材９８上に配置されたＭＯＳＦＥＴ素子１０にバイアス電圧を供給するように構成されたバイアス電圧源１１４（例えば、ウェハバイアス電圧源１１４）を含むことができる。ヒータ、クーラ、支持部材９８を動かすための構造、など、ＰＶＤシステム９０の他の従来から理解されている構成要素は、簡単にするために図３には示されていない。
動作時に、ＭＯＳＦＥＴ素子１０を支持部材９８上に設置でき、スパッタリングチャンバ９６を真空１１２を使用して排気することができる。いくつかの実施形態においては、スパッタリングチャンバ９６を、約１ｘ１０−７Ｔｏｒｒ（Ｔ）以下の初期圧力まで排気することができる。スパッタリングガス供給部１０４が、アルゴンガスなどのスパッタリングガスを、入口ポート１０６を介してスパッタリングチャンバ９６へと供給することができる。弁１０８を、スパッタリングチャンバ９６へのスパッタリングガスの流量およびスパッタリングチャンバ９６内の圧力を制御するために、（例えば、オペレータおよび／または電子コントローラによって）調整または制御することができる。いくつかの実施形態においては、弁１０８の弁開度を、０％〜１００％の間で調整することができ、弁１０８は、０％の弁開度において実質的または完全に閉じ、弁１０８は、１００％の弁開度において実質的または完全に開く。加えて、スパッタリングチャンバ９６内の圧力を、真空１１２を使用して制御してもよい。いくつかの実施形態においては、スパッタリングガス供給部１０４を、可変の圧力および／または流量でスパッタリングガスを供給するように構成することができ、スパッタリングガス供給部１０４を（例えば、オペレータおよび／または電子コントローラによって）制御して、スパッタリングチャンバ９６内の圧力を制御することができる。
ターゲット電源１０２は、スパッタリングガスにエネルギを与えてスパッタリングガスイオンを生じさせる電力をターゲット１００に供給する。スパッタリングガスイオンは、ターゲット１００に作用または衝突し、ターゲット１００から原子または粒子（例えば、金属粒子、アルミニウム粒子、チタン粒子、など）をスパッタ（例えば、脱離）させることができる。次いで、スパッタされた金属粒子を、ＭＯＳＦＥＴ素子１０上に堆積させることができる。さらに、このスパッタリングプロセスの際に、バイアス電源１１４が、ＭＯＳＦＥＴ素子１０をハウジング９４に対して電気的にバイアスするためにＭＯＳＦＥＴ素子１０にバイアス電圧を供給することができる。ＭＯＳＦＥＴ素子１０にバイアス電圧が供給されない場合、ＭＯＳＦＥＴ素子１０を、電気的に浮遊していると称することができ、あるいは浮遊電位を有していると称することができる。スパッタリングにおいて、堆積が、一般に、金属粒子がターゲット１００を離れ、ＭＯＳＦＥＴ素子１０に衝突し、素子１０の表面に吸着するにつれて生じることを、理解できるであろう。バイアス電圧は、スパッタリングチャンバ９６内のイオン（例えば、ガスイオン）をＭＯＳＦＥＴ素子１０へと引き付け、あるいは導く電界（例えば、二次電界）を生成する。これらのイオンは、素子１０の表面に衝突し、直前に吸着された金属粒子に追加の運動エネルギを加えて、これらの金属粒子を衝突が多くないエリア（例えば、ヴィア、形態における角部）へと素子１０の表面を横切ってわずかに移動させることができる。原子が素子１０の表面上のよりエネルギ的に有利な位置に到達できるため、この運動エネルギの増加が、素子１０の表面におけるステップカバレッジを改善することが、現時点において認められている。換言すると、吸着された金属粒子が、素子１０の表面との最初の接触点に拘束されないため、適切なバイアス電圧の結果として、スパッタリングによる金属膜が素子１０の表面に沿って実質的に均一に形成される。加えて、特定の実施形態において、素子１０をとくには負にバイアスすることで、上述のイオンの衝突を助長して、実質的に均一な金属膜の堆積を促進できることも、現時点において認められている。
ターゲット電源１０２を、或る範囲の電力レベルおよび電圧レベルにわたってターゲット１００に電力を供給するように構成することができる。したがって、ターゲット電源１０２を、所望の電力レベルおよび所望の電圧レベルでターゲット１００に電力を供給するように（例えば、オペレータおよび／または電子コントローラによって）調整または制御することができる。いくつかの実施形態においては、ターゲット電源１０２を、最大電力レベルおよび／または最大電圧レベルを出力するような設計または定格とすることができる。いくつかの実施形態において、ターゲット電源１０２の最大電力レベルは、約２０キロワット（ｋＷ）以下（例えば、１９ｋＷ、１８ｋＷ、１７ｋＷ、１６ｋＷ、１５ｋＷ、１４ｋＷ、１３ｋＷ、１２ｋＷ、または１１．９ｋＷ）であってよい。同様に、バイアス電圧供給部１０４を、或る範囲の電圧にわたってＭＯＳＦＥＴ素子１０にバイアス電圧を供給するように構成することができ、バイアス電圧供給部１０４を、所望の電圧レベルでＭＯＳＦＥＴ素子１０に電圧を供給するように（例えば、オペレータおよび／または電子コントローラによって）調整または制御することができる。さらに、バイアス電圧供給部１０４を、最大電圧レベルを出力するような設計または定格とすることができる。いくつかの実施形態において、バイアス電圧供給部１０４の最大電圧レベルは、約５００ボルト（Ｖ）以下（例えば、４００Ｖ、３５０Ｖ、または３００Ｖ）であってよい。
ここで図４に戻ると、半導体素子の表面にアルミニウム層を堆積させるための方法１２０が示されている。例えば、方法１２０を使用して、ソースメタライゼーション５０（例えば、ソースパッド６０）のアルミニウム層８４および／またはゲートメタライゼーション５２（例えば、ゲートパッド６２）のアルミニウム層８４を堆積させることができる。方法１２０を、図３のＰＶＤシステム９０または任意の他の適切なＰＶＤ（例えば、スパッタリング）システムを使用して実施できることを、理解すべきである。方法１２０をよりよく説明するために、図５〜図８が、方法１２０の実行中のさまざまな段階におけるＭＯＳＦＥＴ素子１０の実施形態を示している。しかしながら、以下の議論はＭＯＳＦＥＴ１０に向けられているが、本技術が、アルミニウム層が望まれ、あるいは利用される任意の他の適切な半導体素子にも適用可能であり得ることを、理解すべきである。図５〜図８に示されているＭＯＳＦＥＴ１０の造作が、縮尺通りには描かれていないことに注意すべきである。
図５は、方法１２０の前のＭＯＳＦＥＴ素子１０の一実施形態の概略図を示している。とりわけ、図５は、複数の隣り合うセル８を含むＭＯＳＦＥＴ素子１０のアクティブエリア１５０（例えば、活性領域）からのＭＯＳＦＥＴ素子１０の一部分を示している。とくに、図５は、互いに隣接して位置する２つのセル８（例えば、第１のセル８ａおよび第２のセル８ｂ）の全体、ならびに第１のセル８ａおよび第２のセル８ｂに隣接して位置する２つのセルの一部分を示している。
図５に示され、図１にも示されるように、各々のセル８は、半導体素子層１２の一部分の上に堆積させたゲート電極２８（例えば、金属ゲートまたはポリシリコンゲート）を含む。とくに、ゲート電極２８は、各々のセル８のチャネル領域４０およびＪＦＥＴ領域４２を覆って配置されている。さらに、ゲート電極２８は、各々のセル８のウェル領域２２およびソース領域２４の一部分を覆って配置されている。さらに、各々のゲート電極２８は、以下では明確化のためにゲート酸化物層２６と呼ばれるゲート誘電体層２６によって、半導体素子層１２から隔てられている。さらに、以下では層間誘電体（ＩＬＤ）１５２と呼ばれる第２の誘電体層１５２が、各々のゲート電極２８の上に堆積させられている。
図示のとおり、ゲート酸化物層２６およびＩＬＤ層１５２は、半導体素子層１２の第１の表面１４の一部分だけを覆っている。とくには、ゲート酸化物層２６およびＩＬＤ層１５２は、半導体素子層１２の第１の表面１４上にそれぞれの誘電体層を堆積させ、次いで半導体素子層１２の第１の表面１４の所望の部分を露出させるようにそれぞれの誘電体層の所望の部分をパターニングおよびエッチングすることにより、従来どおりに形成することが可能である。より具体的には、ゲート酸化物層２６およびＩＬＤ層１５２をパターニングおよびエッチングして、ゲート酸化物層２６およびＩＬＤ層１５２に複数の開口部１５４（例えば、ヴィアまたはトレンチ）を形成し、半導体素子層１２の複数のコンタクト領域１５６を露出させることができる。
各々のコンタクト領域１５６は、２つの隣り合う（例えば、隣接する）セル８の一部分を含むことができる。例えば、図示されるように、第１のセル８ａと第２のセル８ｂとの間のコンタクト領域１５６は、第１のセル８ａのソースコンタクト領域３４ａおよびボディコンタクト領域３８ａならびに第２のセル８ｂのソースコンタクト領域３４ｂおよびボディコンタクト領域３８ｂを含む。図示のように、各々のセル８のＩＬＤ層１５２の一部分が、それぞれのセル８のゲート電極２８のエッジを過ぎて延び、半導体素子層１２のうちのそれぞれのゲート電極２８を囲んでいる部分（例えば、半導体素子層１２のソース領域２４）に接触し、それぞれのゲート電極２８をコンタクト領域１５６から電気的に絶縁する。したがって、図５に示されるアクティブエリア１５０において、ＭＯＳＦＥＴ素子１０の段差のある表面５４は、２種類の表面、すなわち誘電体表面（例えば、ゲート電極２８および半導体素子層１２の上に配置されたＩＬＤ層１５２の各部分）および金属表面（例えば、半導体素子層１２のコンタクト領域１５６）を含む。
各々の開口部１５４は、一般に、或るセル８のＩＬＤ層１５２（例えば、ＩＬＤ層１５２のうちのセル８のゲート電極２８の上方に配置された部分）から隣のセル８のＩＬＤ層１５２（例えば、ＩＬＤ層１５２のうちの隣のセル８のゲート電極２８の上方に配置された部分）まで延びる幅１５８を含む。加えて、各々の開口部１５４は、一般に、半導体素子層１２のコンタクト領域１５６（例えば、半導体素子層１２の上面１４）からＩＬＤ１５２の上面１６２まで延びる高さ１６０を含む。いくつかの実施形態において、複数の開口部１５４の各々の開口部１５４は、実質的に同じ形状および／または寸法（例えば、幅１５８および高さ１６０）を含むことができる。他の実施形態においては、複数の開口部１５４のうちの２つ以上の開口部１５４が、異なる形状であってよく、さらには／あるいは少なくとも１つの異なる寸法（例えば、幅１５８および／または高さ１６０）を有してもよい。いくつかの実施形態においては、１つ以上の開口部１５４の幅１５８が、それぞれの開口部１５４の高さ１６０に沿って実質的に一定であってよい。他の実施形態においては、１つ以上の開口部１５４の幅１５８が、それぞれの開口部１５４の高さ１６０に沿って徐々に、かつ／または段階的な様相で、変化（例えば、増加および／または減少）してもよい。例えば、図示の実施形態においては、各々のセル８のＩＬＤ層１５２が、幅１５８がＩＬＤ層１５２の上面１６２から第１の表面１４へと段階的な様相で減少するように、半導体素子層１２の第１の表面１４に隣接して配置された段差部分１６４を含む。
いくつかの実施形態において、開口部１５４の幅１５８は、ＭＯＳＦＥＴ素子１０のセルピッチに相関し得る。例えば、幅１５８は、セルピッチとともに変化し得る。本明細書において使用されるとき、セルピッチとは、半導体素子の或るセルの造作と半導体素子の隣の（すなわち、隣接する）セルの同じ造作との間の距離である。例えば、図５は、第１のセル８ａのゲート電極２８と第２のセル８ｂのゲート電極２８との間で測定されたＭＯＳＦＥＴ素子１０のセルピッチ１６６を示している。いくつかの実施形態において、セルピッチ１６６は、約１０マイクロメートル（μｍ）以下（例えば、９μｍ、８．５μｍ、８μｍ、７．５μｍ、７μｍ、６．５μｍ、６μｍ、５．５μｍ、５μｍ、４．５μｍ、４μｍ、３．５μｍ、３μｍ、またはさらに小さい）であってよい。特定の実施形態において、セルピッチ１６６は、約４μｍ〜約１０μｍの間、約４．２５μｍ〜約８．２５μｍの間、約４．５μｍ〜約８μｍの間、または約４．７μｍ〜約７．８μｍの間であってよい。さらに、特定の実施形態において、開口部１５４の幅１５８は、約４μｍ以下（例えば、３．５μｍ、３μｍ、２．５μｍ、２．２５μｍ、２μｍ、１．７５μｍ、１．５μｍ、１μｍ、０．７５μｍ、０．５μｍ、またはさらに小さい）であってよい。さらに、いくつかの実施形態において、開口部１５４の高さ１６０のそれぞれの開口部１５４の幅１５８に対する比率（アスペクト比とも呼ばれる）は、約１：１〜約５：１の間（例えば、約１：１〜約２：１の間、約１．１：１〜約１．２：１の間）であってよい。例えば、特定の実施形態において、アスペクト比は、約２：１〜約５：１の間または約２．５：１〜約４：１の間であってよい。
図４に戻ると、図示の方法１２０は、第１組のスパッタリングパラメータを使用してＭＯＳＦＥＴ素子１０の表面５４上にアルミニウム層（例えば、アルミニウム層８４）の第１部分を堆積させることを含む（ブロック１２２）。いくつかの実施形態においては、アルミニウム層８４の第１の部分を、ＭＯＳＦＥＴ素子１０の表面５４上に直接堆積させることができる（ブロック１２２）。例えば、図６のＭＯＳＦＥＴ素子によって示される結果として得られる構造は、ＭＯＳＦＥＴ素子１０の表面５４に隣接して配置された（例えば、共形となるように堆積した）第１のアルミニウム層部分１７０を含む。とくには、第１のアルミニウム層部分１７０は、ＩＬＤ層１５２（例えば、ＩＬＤ層１５２のうちのゲート電極２８に隣接した部分およびＩＬＤ層１５２のうちの半導体素子層１２に隣接した部分）に隣接して配置され、かつＩＬＤ層１５２に形成された開口部１５４内に配置される。より具体的には、第１のアルミニウム層部分１７０は、ＩＬＤ層１５２の開口部１５４を通して露出した半導体素子層１２の領域（例えば、半導体素子層１２のコンタクト領域１５６）に隣接して配置される。図６に示されるように、第１のアルミニウム層部分１７０は、第１の厚さ１７２を有することができる。いくつかの実施形態において、第１の厚さ１７２は、約０．２５μｍ〜約０．７５μｍの間または約０．４μｍ〜約０．６μｍの間であってよい。特定の実施形態において、第１の厚さ１７２は、０．５μｍにほぼ等しくてよい。
いくつかの実施形態において、図４の方法１２０の堆積段階１２２の第１組のスパッタリングパラメータは、ターゲット電源１０２を使用してターゲット１００へと供給される第１の電力レベル、バイアス電圧供給部１０４を使用してＭＯＳＦＥＴ素子１０へと供給される第１のバイアス電圧、スパッタリングチャンバ９６内の第１の圧力、および／または弁１０８の第１の弁開度割合を含むことができる。換言すると、第１のアルミニウム層部分１７０の堆積（ブロック１２２）は、ターゲット電源１０２を使用してターゲット１００（例えば、アルミニウムターゲット）に第１の電力レベルを供給すること、およびスパッタリングチャンバ９６内の支持構造８８上に配置されたＭＯＳＦＥＴ素子１０にバイアス電圧供給部１０４を使用して第１のバイアス電圧を供給することを含むことができる。さらに、第１のアルミニウム層部分１７０の堆積（ブロック１２２）は、スパッタリングガス供給部１０４を使用してスパッタリングチャンバ９６の初期圧力（例えば、１ｘ１０−７Ｔｏｒｒ（Ｔ）などの排気された圧力）を第１の圧力へと調整するための圧力および／または流量でスパッタリングガス（例えば、アルゴンガス）をスパッタリングチャンバ９６へと供給することを含むことができる。いくつかの実施形態において、第１のアルミニウム層部分１７０の堆積（ブロック１２２）は、スパッタリングチャンバ９６の初期圧力を第１の圧力へと調整するために弁１０８の弁開度割合を第１の弁開度割合へと調整することを含むことができる。上述のように、ターゲット１００がスパッタリングガスにエネルギを与えてスパッタリングガスイオンを生じさせ、スパッタリングガスイオンがターゲット１００に衝突して、ターゲット１００からアルミニウム原子または粒子をスパッタさせることができる。次いで、スパッタされたアルミニウム粒子がＭＯＳＦＥＴ素子１０上に堆積し、第１のアルミニウム層部分１７０を生じることができる。
特定の実施形態において、第１の電力レベルは、ターゲット電源１０２の最大電力レベルよりも低くてよい。いくつかの実施形態において、第１の電力レベルは、ターゲット電源１０２の最大電力レベルの約４０％〜約９０％、約５０％〜約８５％、または約６０％〜約８０％の間であってよい。特定の実施形態において、第１の電力レベルは、約７ｋＷ以上（例えば、７．５ｋＷ、８ｋＷ、８．５ｋＷ、９ｋＷ、または９．５ｋＷ）であってよい。例えば、第１の電力レベルは、約７ｋＷ〜約９．５ｋＷの間であってよい。
いくつかの実施形態において、第１のバイアス電圧は、バイアス電圧供給部１０４の最大バイアス電圧にほぼ等しくてよい。特定の実施形態において、第１のバイアス電圧は、バイアス電圧供給部１０４の最大バイアス電圧の少なくとも約７５％、８０％、８５％、９０％、９５％、９７％、または９９％であってよい。いくつかの実施形態において、第１のバイアス電圧は、約２５０Ｖ、２７５Ｖ、または３００Ｖ以上であってよい。
さらに、いくつかの実施形態において、スパッタリングチャンバ９６の第１の圧力は、約５ｍＴ以下（例えば、４．５ｍＴ、４ｍＴ、３．５ｍＴ、または３ｍＴ）であってよい。特定の実施形態において、スパッタリングチャンバ９６の第１の圧力は、約２ｍＴ〜約４ｍＴの間、約２．５ｍＴ〜約３．５ｍＴの間、約２．７５ｍＴ〜約３．２５ｍＴの間、または約３ｍＴであってよい。さらに、いくつかの実施形態において、弁１０８の第１の弁開度割合は、約３０％〜約６０％の間、約３５％〜約５５％の間、約４０％〜約５０％の間、または約４５％であってよい。第１組のスパッタリングパラメータを使用することにより、第１のアルミニウム層部分１７０は、表面５４を覆う良好な共形のコーティングを有することができ、均一な粒子構造および／または粒子サイズを有することができ、したがって第１のアルミニウム層部分１７０の上に形成されるアルミニウム層部分におけるボイドを防止または最小化することができる。
図４に戻ると、図示の方法１２０は、第２組のスパッタリングパラメータを使用してアルミニウム層８４の第１の部分の上にアルミニウム層８４の第２の部分を直接堆積させることを含む（ブロック１２４）。図７のＭＯＳＦＥＴ素子によって示される結果として得られる構造は、第１のアルミニウム層部分１７０に隣接して配置された（例えば、共形となるように堆積した）第２のアルミニウム層部分１７４を含む。図７に示されるように、第２のアルミニウム層部分１７４は、第２の厚さ１７６を有することができる。いくつかの実施形態において、第２の厚さ１７６は、第１の厚さ１７２よりも大きくてよい。特定の実施形態において、第２の厚さ１７６は、約１．２５μｍ〜約１．７５μｍの間、約１．４μｍ〜約１．６μｍの間、または１．５μｍにほぼ等しくてよい。
一般に、第２組のスパッタリングパラメータのうちの少なくとも１つのスパッタリングパラメータは、第１組のスパッタリングパラメータの対応するスパッタリングパラメータとは異なる。少なくとも１つの異なるスパッタリングパラメータを使用することにより、第１および第２のアルミニウム層部分１７０および１７４は、１つ以上の異なる特性を有し得る。例えば、いくつかの実施形態において、図４の方法１２０の堆積段階１２４の第２組のスパッタリングパラメータは、堆積段階１２２の第１組のスパッタリングパラメータの第１の電力レベルよりも大きいターゲット電源１０２を使用してターゲット１００に供給される第２の電力レベルを含むことができる。いくつかの実施形態において、第２の電力レベルは、第１の電力レベルよりも少なくとも約２０％、３０％、４０％、５０％、６０％、または７０％大きくてよい。特定の実施形態において、第１の電力レベルは、第２の電力レベルの約５０％〜約８０％の間であってよい。さらに、いくつかの実施形態において、第２の電力レベルは、ターゲット電源１０２の最大電力レベルの少なくとも約７５％、８０％、８５％、９０％、９５％、９７％、または９９％であってよく、あるいはターゲット電源１０２の最大電力レベルにほぼ等しくてよい。特定の実施形態において、第２の電力レベルは、約１１ｋＷ〜約１３ｋＷの間、約１１．５ｋＷ〜約１２ｋＷの間、または約１１．９ｋＷであってよい。この高くされた電力レベルは、スパッタリングガスイオンおよびスパッタされたアルミニウム原子のエネルギを増加させることができる。結果として、第２のアルミニウム層部分１７４は、第１のアルミニウム層部分１７０と比べて、改善されたステップカバレッジを有することができる。
いくつかの実施形態において、図４の方法１２０の堆積段階１２４の第２組のスパッタリングパラメータは、第２のバイアス電圧、スパッタリングチャンバ９６内の第２の圧力、および／または弁１０８の第２の弁開度割合を含むことができる。特定の実施形態において、第２のバイアス電圧、スパッタリングチャンバ９６内の第２の圧力、および／または弁１０８の第２の弁開度割合は、第１のバイアス電圧、スパッタリングチャンバ９６内の第１の圧力、および／または弁１０８の第１の弁開度割合のそれぞれにほぼ等しくてよい。すなわち、いくつかの実施形態においては、第１の堆積段階１２２を実施するために使用したバイアス電圧、スパッタリングチャンバ９６内の圧力、および／または弁１０８の弁開度割合を、第２の堆積段階１２４を実施するために調整しなくてもよい。他の実施形態においては、第２のバイアス電圧、スパッタリングチャンバ９６内の第２の圧力、および／または弁１０８の第２の弁開度割合が、第１のバイアス電圧、スパッタリングチャンバ９６内の第１の圧力、および／または弁１０８の第１の弁開度割合のそれぞれと違っても（例えば、より大きくても、あるいはより小さくても）よい。第２組のスパッタリングパラメータを使用することにより、第２のアルミニウム層部分１７４は、小さなアルミニウム粒子および良好な粒子サイズの均一性を有することができ、したがって方法１２０によって形成されるアルミニウム層の潜在的なステップカバレッジを改善することができる良好な共形のコーティングを可能にすることができる。
図４に戻ると、図示の方法１２０は、第３組のスパッタリングパラメータを使用してアルミニウム層８４の第２の部分の上にアルミニウム層８４の第３の部分を堆積させることを含む（ブロック１２６）。図８のＭＯＳＦＥＴ素子によって示される結果として得られる構造は、第２のアルミニウム層部分１７４に隣接して配置された（例えば、共形となるように堆積した）第３のアルミニウム層部分１７８を含む。図示されるように、第３のアルミニウム層部分１７８は、第３の厚さ１８０を有することができる。いくつかの実施形態において、第３の厚さ１８０は、第１の厚さ１７２および第２の厚さ１７６よりも大きくてよい。特定の実施形態において、第３の厚さ１８０は、約１．７５μｍ〜約２．２５μｍの間、約１．９μｍ〜約２．１μｍの間、または２μｍにほぼ等しくてよい。
いくつかの実施形態においては、第１、第２、および第３のアルミニウム層部分１７０、１７４、および１７８が一緒になって、ＭＯＳＦＥＴ素子１０のアルミニウム層８４を形成する。すなわち、第３のアルミニウム層部分１７８は、ＭＯＳＦＥＴ素子１０の基板層１２に対してアルミニウム層８４の最も外側の部分である。したがって、アルミニウム層８４は、第１、第２、および第３のアルミニウム層部分１７０、１７４、および１７８のそれぞれの厚さ１７２、１７６、および１８０の合計であってよい厚さ１８４を有することができる。いくつかの実施形態において、厚さ１８４は、約３μｍ〜約５μｍの間、約３．５μｍ〜約４．５μｍの間、または４μｍにほぼ等しくてよい。
図示のように、アルミニウム層８４は、半導体素子層１２のコンタクト領域１５６に隣接して配置され、電気的に接続されてよい。そのような実施形態において、アルミニウム層８４の一部分（例えば、アルミニウム層８４のうちのコンタクト領域１５６に隣接する部分）は、ＭＯＳＦＥＴ素子１０のソースコンタクト３２として機能でき、ＭＯＳＦＥＴ素子１０のソースコンタクト３２と呼ばれ得る。換言すると、アルミニウム層８４は、ソースコンタクト３２を含むことができ、あるいはソースコンタクト３２と一体であってよい。他の実施形態においては、ソースコンタクト３２がアルミニウム層８４とは別個に形成されてもよい。例えば、ソースコンタクト３２をニッケルまたはチタンなどのアルミニウム以外の１つ以上の金属から形成することが望ましいかもしれない。したがって、そのような実施形態においては、ソースコンタクト３２を、半導体素子層１２のコンタクト領域１５６に隣接して配置することができ、アルミニウム層８４を、ソースコンタクト３２上に隣接させて配置することができる。より具体的には、第１のアルミニウム層部分１７０を、ソースコンタクト３２上に直接堆積させることができる。
さらに、図８に示されるアルミニウム層８４は、ＩＬＤ層１５２によってＭＯＳＦＥＴ素子１０のゲート電極２８から電気的に絶縁されている。したがって、図８に示されるアルミニウム層８４（例えば、アルミニウム層８４のうちのアクティブエリア１５０にある部分）を、ＭＯＳＦＥＴ素子１０のソースメタライゼーション５０と呼ぶことができる。さらに、図２に関して上述したように、ソースメタライゼーション５０は、ソースワイヤ８０へと接合されてよいソースパッド６０を含むことができる。
図２に関して上述したように、いくつかの実施形態においては、ソースメタライゼーション５０およびゲートメタライゼーション５２を同時に形成することができる。例えば、アルミニウム層８４をＭＯＳＦＥＴ素子１０の表面５４に堆積させ、ソースメタライゼーション５０およびゲートメタライゼーション５２（図８には示されていない）を形成するようにエッチングすることができる。したがって、アルミニウム層８４を、ゲート電極２８に電気的に接続し、ＭＯＳＦＥＴ素子１０のゲートメタライゼーション５２の下方のエリア内のコンタクト領域１５６から電気的に絶縁することができる。
いくつかの実施形態において、第３組のスパッタリングパラメータのうちの少なくとも１つのスパッタリングパラメータは、第１組のスパッタリングパラメータおよび第２組のスパッタリングパラメータの対応するスパッタリングパラメータとは異なってよい。少なくとも１つの異なるスパッタリングパラメータを使用することにより、第１、第２、および第３のアルミニウム層部分１７０、１７４、および１７８は、１つ以上の異なる特性を有し得る。例えば、いくつかの実施形態において、堆積段階１２６の第３組のスパッタリングパラメータは、バイアス電圧供給部１０４を使用してＭＯＳＦＥＴ素子１０へと供給されるバイアス電圧を含まなくてもよい。換言すると、第３のアルミニウム層部分１７８の堆積（ブロック１２６）は、バイアス電圧供給部１０４を用いたＭＯＳＦＥＴ素子１０へのバイアス電圧の供給を停止させることを含むことができる。結果として、ＭＯＳＦＥＴ素子１０は、第３の堆積段階１２６において電気的に浮遊でき、あるいは浮遊電位にあることができる。
第１および第２の堆積段階１２２および１２４において第１および第２のバイアス電圧を使用し、第３の堆積段階１２６においてＭＯＳＦＥＴ素子１０を電気的に浮遊させることにより、第３のアルミニウム層部分１７８は、第１および第２のアルミニウム層部分１７０および１７４よりも大きなアルミニウム粒子を有することができる。より大きな粒子サイズは、第１および第２のアルミニウム層部分１７０および１７４と比較して、第３のアルミニウム層部分１７８のステップカバレッジを低くする可能性がある。しかしながら、第３のアルミニウム層部分１７８を、第１および第２のアルミニウム層部分１７０および１７４よりも柔らかくすることができる。柔らかい金属へと接合されたワイヤは、より硬い金属へと接合されたワイヤと比較して、より高い信頼性および接合強度を有することができる。したがって、ソースワイヤ８０と第３のアルミニウム層部分１７８との間のワイヤボンドが良好な信頼性および接合強度を有し得るように、第３の堆積ステップ１２６においてＭＯＳＦＥＴ素子１０を電気的に浮遊させることで、第３のアルミニウム層部分１７８を第１および第２のアルミニウム層部分１７０および１７４よりも柔らかく形成することが、望ましいかもしれない。
いくつかの実施形態において、第３の堆積段階１２６の第３組のスパッタリングパラメータは、ターゲット１００へと供給される第３の電力レベル、スパッタリングチャンバ９６内の第３の圧力、および／または弁１０８の第３の弁開度割合を含むことができる。特定の実施形態において、第３の電力レベル、第３の圧力、および／または第３の弁開度割合は、第２の電力レベル、スパッタリングチャンバ９６内の第２の圧力、および／または弁１０８の第２の弁開度割合のそれぞれにほぼ等しくてもよい。すなわち、いくつかの実施形態においては、第２の堆積段階１２４を実施するために使用した電力レベル、スパッタリングチャンバ９６内の圧力、および／または弁１０８の弁開度割合を、第３の堆積段階１２６を実施するために調整しなくてもよい。したがって、いくつかの実施形態において、第２および第３の電力レベルは、第１の電力レベルよりも高くてよい。さらに、いくつかの実施形態において、スパッタリングチャンバ９６内の第３の圧力および／または第３の弁開度割合は、それぞれスパッタリングチャンバ９６内の第１の圧力および／または弁１０８の第１の弁開度割合にほぼ等しくてもよい。いくつかの実施形態において、第３の電力レベル、スパッタリングチャンバ９６内の第３の圧力、および／または弁１０８の第３の弁開度割合は、第１および／または第２の堆積ステップ１２２および／または１２４において使用された電力レベル、スパッタリングチャンバ９６内の圧力、および／または弁１０８の弁開度割合のそれぞれから違っても（例えば、より大きくても、あるいはより小さくても）よい。
上述のように、アルミニウム層８４は、厚さ１８４を有する。さらに、アルミニウム層８４は、表面５４に形成された開口部１５４（例えば、トレンチ）内の底厚さ１８６を有する。したがって、（例えば、図８に示されるアクティブエリア１５０内の）アルミニウム層８４のステップカバレッジは、厚さ１８４に対する底厚さ１８６の比率または割合である。
上述のスパッタリングパラメータ（例えば、電力レベル、バイアス電圧、およびチャンバ圧力）で図４の方法１２０の３つの堆積段階１２２、１２４、および１２６を使用して達成されるアルミニウム層８４のステップカバレッジは、少なくとも約７０％である。いくつかの実施形態において、アルミニウム層８４のステップカバレッジは、約７５％、８０％、または８５％以上となり得る。特定の実施形態において、アルミニウム層８４のステップカバレッジは、約７０％〜約９０％の間または約７５％〜約８５％の間となり得る。対照的に、図５に関して上述した表面５４または同様の形態（例えば、同様のセルピッチ、同様のサイズの開口部、など）を有する表面へと従来からのスパッタリングプロセスを使用して堆積させられるアルミニウム層のステップカバレッジは、約２５％以下であり得る。したがって、上述のスパッタリングパラメータによる３つの堆積段階１２２、１２４、および１２６を使用することにより、結果として得られるアルミニウム層８４は、典型的には図４の方法１２０の３つの堆積段階１２２、１２４、および１２６と比べて１つまたは２つのスパッタリング段階しか含まず、典型的には図４に関して上述した電力レベル、バイアス電圧、およびチャンバ圧力と比べて低い電力レベル、低いバイアス電圧、および高いチャンバ圧力を使用する従来からのスパッタリングプロセスを使用して形成されるアルミニウム層と比べて、大幅に高いステップカバレッジを有することができる。
図２に関して上述したように、いくつかの実施形態においては、第２の金属層８６（例えば、バリア金属層）を、表面５４とアルミニウム層８４との間に隣接させて配置することができる。いくつかの実施形態において、第２の金属層８６は、チタン層を含むことができる。例えば、図９が、半導体素子の表面にチタン層を堆積させ、次いでチタン層上にアルミニウム層を堆積させる方法２００の実施形態を示している。方法２００を、図２に示されるとおりのソースメタライゼーション５０（例えば、ソースパッド６０）の第２の金属層８６（例えば、チタン層）およびアルミニウム層８４ならびに／あるいはゲートメタライゼーション５２（例えば、ゲートパッド６２）の第２の金属層８６（例えば、チタン層）およびアルミニウム層８４を堆積させるために使用することができる。方法２００を、図３のＰＶＤシステム９０または任意の他の適切なＰＶＤ（例えば、スパッタリング）システムを使用して実施できることを、理解すべきである。例えば、ＰＶＤシステム９０は、チタンターゲット１００を利用してチタン層を堆積させることができ、アルミニウムターゲット１００を利用してアルミニウム層８４を堆積させることができる。
方法２００は、ＭＯＳＦＥＴ素子１０の表面５４上にチタン層を堆積させることを含むことができる（ブロック２０２）。いくつかの実施形態においては、チタン層を、ＭＯＳＦＥＴ素子１０の表面５４（図５を参照）上に直接堆積させることができる（ブロック２０２）。例えば、図１０のＭＯＳＦＥＴ素子によって示される結果として得られる構造は、ＭＯＳＦＥＴ素子１０の表面５４に隣接して配置された（例えば、共形となるように堆積した）チタン層２２０を含む。とくには、チタン層２２０は、ＩＬＤ層１５２（例えば、ＩＬＤ層１５２のうちのゲート電極２８に隣接した部分およびＩＬＤ層１５２のうちの半導体素子層１２に隣接した部分）に隣接して配置され、かつＩＬＤ層１５２に形成された開口部１５４内に配置される。より具体的には、チタン層２２０は、ＩＬＤ層１５２の開口部１５４を通して露出した半導体素子層１２の領域（例えば、半導体素子層１２のコンタクト領域１５６）に隣接して配置される。そのような実施形態において、チタン層２２０の一部分（例えば、アルミニウム層２２０のうちのコンタクト領域１５６に隣接する部分）は、ＭＯＳＦＥＴ素子１０のソースコンタクト３２として機能でき、ＭＯＳＦＥＴ素子１０のソースコンタクト３２と呼ばれ得る。換言すると、チタン層２２０は、ソースコンタクト３２を含むことができ、あるいはソースコンタクト３２と一体であってよい。他の実施形態においては、ソースコンタクト３２がチタン層２２０とは別個に形成されてもよい。例えば、ソースコンタクト３２をニッケルなどのチタン以外の１つ以上の金属から形成することが望ましいかもしれない。したがって、そのような実施形態においては、ソースコンタクト３２を、半導体素子層１２のコンタクト領域１５６に隣接して配置することができ、チタン層２２０を、ソースコンタクト３２上に隣接させて配置することができる。
図１０に示されるように、チタン層２２０は、厚さ２２２を有することができる。いくつかの実施形態において、厚さ２２２は、約８００オングストローム（Å）〜約１２００Åの間、約９００Å〜約１１００Åの間、または約９５０Å〜約１１５０Åの間であってよい。特定の実施形態において、厚さ２２２は、１０００Åにほぼ等しくてよい。
特定の実施形態において、チタン層２２０の堆積（ブロック２０２）は、ＭＯＳＦＥＴ素子１０の表面５４上に第１のチタン層部分２２４を堆積させることと、少なくとも１つの異なるスパッタリングパラメータを使用して第１のチタン層部分２２４上に第２のチタン層部分２２６を堆積させることを含むことができる。例えば、いくつかの実施形態においては、第１のチタン層部分２２４を、４００Ｗにほぼ等しい電力レベルのターゲット電源１０２を使用してターゲット１００（例えば、チタンターゲット）に電力を供給することによって堆積させることができる。特定の実施形態において、第２のチタン層部分２２６の堆積は、ターゲット電源１０２を使用してターゲット１００へと供給される電力を増やすことを含むことができる。例えば、いくつかの実施形態においては、第２のチタン層部分２２６を、２８００Ｗにほぼ等しい電力レベルでターゲット１００に電力を供給することによって堆積させることができる。さらに、いくつかの実施形態においては、第１のチタン層部分２２４を堆積させるときのスパッタリングチャンバ９６内の圧力は、第２のチタン層部分２２６を堆積させるときのスパッタリングチャンバ９６内の圧力よりも大きくてよい。例えば、スパッタリングチャンバ９６内の圧力は、第１のチタン層部分２２４を堆積させるときには３０ｍＴにほぼ等しくてよく、第２のチタン層部分２２６を堆積させるときに１０ｍＴにほぼ等しくてよい。特定の実施形態において、弁１０８の弁開度割合は、第１のチタン層部分２２４を堆積させるときには３０％にほぼ等しくてよく、第２のチタン層部分２２６を堆積させるときに３６％にほぼ等しくてよい。いくつかの実施形態において、ＭＯＳＦＥＴ素子１０は、第１および第２のチタン層部分２２４および２２６を堆積させるときに電気的に浮遊していてよい。
さらに、第１および第２のチタン層部分２２４および２２６は、それぞれ第１および第２の厚さ２２８および２３０を有することができる。特定の実施形態において、第２の厚さ２３０は、第１の厚さ２２８よりも大きくてよい。いくつかの実施形態において、第１の厚さ２２８は、約５０Å〜約１５０Åの間または約７５Å〜約１２５Åの間であってよい。特定の実施形態において、第１の厚さ２２８は、１００Åにほぼ等しくてよい。さらに、特定の実施形態において、第２の厚さ２３０は、約８００Å〜約１０００Åの間または約８５０Å〜約９５０Åの間であってよい。いくつかの実施形態において、第２の厚さ２３０は、９００Åにほぼ等しくてよい。
さらに、特定の実施形態においては、チタン層を（ブロック２０２に記載のように）堆積させた後かつ第１のアルミニウム層部分１７０を（後述されるブロック２０４に記載のように）堆積させる前に、チタン層上にチタン合金（例えば、チッ化チタン）の層を形成する（例えば、堆積させ、あるいは成長させる）追加の段階が存在してもよい。そのような実施形態において、チッ化チタン層は、チタン層上に直接隣接して位置することができ、第１のアルミニウム層部分１７０の下方に直接隣接して位置することができる。
図９に戻ると、図示の方法２００は、図４の堆積段階１２２に関して上述した第１組のスパッタリングパラメータを使用してチタン層２２０上に直接（例えば、チタン層２２０を覆って共形に）第１のアルミニウム層部分１７０を堆積させること（ブロック２０４）を含む。さらに、図示の方法２００は、図４に関して上述したように、第２組のスパッタリングパラメータを使用して第１のアルミニウム層部分１７０上に直接（例えば、第１のアルミニウム層部分１７０を覆って共形に）第２のアルミニウム層部分１７４を堆積させること（ブロック１２４）、および第３組のスパッタリングパラメータを使用して第２のアルミニウム層部分１７４上に直接（例えば、第２のアルミニウム層部分１７４を覆って共形に）第３のアルミニウム層部分１７８を堆積させること（ブロック１２６）を含む。図１１のＭＯＳＦＥＴ素子１０によって示される３つのアルミニウム堆積段階２０４、１２４、および１２６の後に結果として得られる構造は、チタン層２２０上に隣接して配置されたアルミニウム層８４を含む。上述のように、上述のスパッタリングパラメータを使用して第１、第２、および第３のアルミニウム層部分１７０、１７４、および１７８を形成することにより、得られるアルミニウム層８４のステップカバレッジは、少なくとも約７０％、７５％、８０％、または８５％になり得る。
理解されるとおり、図１１に示されるアルミニウム層８４およびチタン層２２０は、互いに電気的に接続され、かつ半導体素子層１２のコンタクト領域１５６に電気的に接続されている。さらに、図１１に示されるアルミニウム層８４およびチタン層２２０は、ＩＬＤ層１５２によってＭＯＳＦＥＴ素子１０のゲート電極２８から電気的に絶縁されている。したがって、図１１に示されるアルミニウム層８４およびチタン層２２０を、ＭＯＳＦＥＴ素子１０のソースメタライゼーション５０と呼ぶことができる。さらに、上述したように、ソースメタライゼーション５０は、ソースワイヤ８０へと接合されてよいソースパッド６０を含むことができる。
図２に関して上述したように、いくつかの実施形態においては、ソースメタライゼーション５０およびゲートメタライゼーション５２を同時に形成することができる。例えば、アルミニウム層８４およびチタン層２２０をＭＯＳＦＥＴ素子１０の表面５４に堆積させ、図２に関して上述したとおりのソースメタライゼーション５０およびゲートメタライゼーション５２を形成するようにエッチングすることができる。したがって、ゲートメタライゼーション５２（例えば、ゲートパッド６２）のアルミニウム層８４およびチタン層２２０を、ゲート電極２８に電気的に接続し、ソースメタライゼーション５０（例えば、ソースパッド６０）から電気的に絶縁することができる。さらに、図２に関して上述したように、ゲートメタライゼーション５２（例えば、ゲートパッド６２）のアルミニウム層８４およびチタン層２２０を、リードフレーム６８のゲートリード７６に電気的に接続されてよいゲートワイヤ８２に電気的に接続することができる。
本発明の技術的効果は、３つのスパッタリング段階を使用して半導体素子の表面にアルミニウム層を堆積させることを含み、各々のスパッタリング段階は、他のスパッタリング段階のスパッタリングパラメータとは異なる少なくとも１つのスパッタリングパラメータを含む。とくには、アルミニウム層の第１の部分を、第１の電力レベルでアルミニウムターゲットに電力を供給し、第１のバイアス電圧レベルで半導体素子へとバイアス電圧を供給し、スパッタリングチャンバ内に第１の圧力を生じさせるための流量および／または圧力でスパッタリングチャンバへとスパッタリングガスを供給することによって、形成することができる。加えて、アルミニウムターゲットに供給される電力を第２の電力レベルまで増加させることにより、アルミニウム層の第２の部分をアルミニウム層の第１の部分の上に形成することができる。いくつかの実施形態においては、アルミニウム層の第２の部分を、第１のバイアス電圧レベルおよびスパッタリングチャンバ内の第１の圧力を維持することによって形成することができる。さらに、半導体素子を電気的に浮遊させる（例えば、半導体素子へのバイアス電圧の供給を停止する）ことにより、アルミニウム層の第３の部分をアルミニウム層の第２の部分の上に形成することができる。いくつかの実施形態においては、アルミニウム層の第３の部分を、第２の電力レベルおよびスパッタリングチャンバ内の第１の圧力を維持することによって形成することができる。結果として得られるアルミニウム層は、従来からのスパッタリング方法を使用して形成されたアルミニウム層と比較して、改善されたステップカバレッジを有することができ、アルミニウム層に接合されたワイヤについて適切な信頼性および接合強度あるいは改善された信頼性および接合強度を可能にすることができる。
本明細書においては、本発明を最良の態様を含めて開示するとともに、あらゆる装置またはシステムの製作および使用ならびにあらゆる関連の方法の実行を含む本発明の実施を当業者にとって可能にするために、いくつかの例を使用している。本発明の特許可能な範囲は、特許請求の範囲によって定められ、当業者であれば想到する他の例を含み得る。そのような他の例は、特許請求の範囲の文言から相違しない構造要素を有し、あるいは特許請求の範囲の文言から実質的には相違しない構造要素を含むならば、特許請求の範囲の技術的範囲に包含される。

Claims (21)

  1. 第１の表面を備える半導体素子層と、
    前記半導体素子層の前記第１の表面上に配置され、互いに間隔を開けて位置している複数のゲート電極と、
    前記半導体素子層の前記第１の表面内に配置され、各々が前記複数のゲート電極のうちの隣同士のゲート電極の間に配置されている複数のコンタクト領域と、
    前記複数の電極の各々のゲート電極上に隣接して配置され、複数の開口部を備えており、前記複数の開口部の各開口部は、前記複数のコンタクト領域のうちの一コンタクト領域の上方に位置している誘電体層と、
    前記誘電体層上に配置されたアルミニウム層と
    を備える半導体素子であって、
    前記アルミニウム層は、前記アルミニウム層が前記半導体素子層の前記複数のコンタクト領域上に位置するように、前記誘電体層の前記複数の開口部の各開口部へと延びており、当該半導体素子のセルピッチは、約４．５μｍ〜約８μｍの間であり、前記複数の開口部の各開口部は、幅および高さを備え、前記幅は、約２μｍ以下であり、前記幅に対する前記高さの比率は、約１：１〜約５：１の間であり、前記複数の開口部の各開口部における前記アルミニウム層のステップカバレッジは、約７５％以上である、半導体素子。
  2. 前記アルミニウム層のステップカバレッジは、８５％以上である、請求項１に記載の半導体素子。
  3. 前記幅に対する前記高さの比率は、約１．１：１〜約１．２：１の間である、請求項１に記載の半導体素子。
  4. 前記アルミニウム層の厚さは、約３μｍ〜約５μｍの間である、請求項１に記載の半導体素子。
  5. 複数のソースコンタクトを備えており、各々のソースコンタクトは、前記複数のコンタクト領域の一コンタクト領域に隣接して配置され、前記アルミニウム層は、前記複数のソースコンタクトの各々のソースコンタクト上に配置されている、請求項１に記載の半導体素子。
  6. 前記誘電体層上に配置されたチタン層を備え、前記チタン層は、前記チタン層が前記半導体素子層の前記複数のコンタクト領域上に位置するように、前記誘電体層の前記複数の開口部の各開口部へと延びており、前記アルミニウム層は、前記チタン層上に配置されている、請求項１に記載の半導体素子。
  7. 前記チタン層と前記アルミニウム層との間に隣接して配置されたチッ化チタン層を備える、請求項６に記載の半導体素子。
  8. 前記チタン層は、前記複数のコンタクト領域の各々のコンタクト領域に隣接して配置されている、請求項６に記載の半導体素子。
  9. 複数のソースコンタクトを備えており、各々のソースコンタクトは、前記複数のコンタクト領域の一コンタクト領域に隣接して配置され、前記チタン層は、前記複数のソースコンタクトの各々のソースコンタクト上に隣接して配置されている、請求項６に記載の半導体素子。
  10. 前記半導体素子層は、第１の導電型を有し、前記半導体素子層は、
    前記半導体素子層に埋め込まれた前記第１の導電型を有する複数のソース領域と、
    前記複数のソース領域に隣接して前記半導体素子層に埋め込まれた第２の導電型を有する複数のウェル領域と
    を備え、
    前記複数のコンタクト領域の各々のコンタクト領域は、前記複数のソース領域のうちの少なくとも１つのソース領域の一部分、前記複数のウェル領域のうちの少なくとも１つのウェル領域の一部分、または両方を含む前記半導体素子層の前記第１の表面の一領域である、請求項１に記載の半導体素子。
  11. 前記半導体素子は、ＭＯＳＦＥＴまたはＪＦＥＴ素子である、請求項１に記載の半導体素子。
  12. 前記半導体素子層は、炭化ケイ素半導体素子層である、請求項１１に記載の半導体素子。
  13. スパッタリングチャンバ内に配置された半導体素子の表面上にアルミニウム層の第１の部分をスパッタリングするステップであって、前記アルミニウム層の前記第１の部分のスパッタリングは、ターゲット電源を使用して第１の電力レベルで前記スパッタリングチャンバ内に配置されたアルミニウムターゲットに電力を供給することと、バイアス電圧供給部を使用して第１のバイアス電圧レベルで前記半導体素子へとバイアス電圧を供給することと、スパッタリングガス供給部を使用して前記スパッタリングチャンバへとスパッタリングガスを供給することとを含むステップと、
    前記アルミニウム層の前記第１の部分に隣接して前記アルミニウム層の第２の部分をスパッタリングするステップであって、前記アルミニウム層の前記第２の部分のスパッタリングは、前記ターゲット電源を使用して前記第１の電力レベルよりも高い第２の電力レベルで前記アルミニウムターゲットに前記電力を供給することと、前記バイアス電圧供給部を使用して第２のバイアス電圧レベルで前記半導体素子へと前記バイアス電圧を供給することと、前記スパッタリングガス供給部を使用して前記スパッタリングチャンバへと前記スパッタリングガスを供給することとを含むステップと、
    前記アルミニウム層の前記第２の部分に隣接して前記アルミニウム層の第３の部分をスパッタリングするステップであって、前記アルミニウム層の前記第３の部分のスパッタリングは、前記ターゲット電源を使用して前記第１の電力レベルよりも高い第３の電力レベルで前記アルミニウムターゲットに前記電力を供給することと、前記半導体素子を電気的に浮遊させることと、前記スパッタリングガス供給部を使用して前記スパッタリングチャンバへと前記スパッタリングガスを供給することとを含むステップと
    を含む方法。
  14. 前記第１の電力レベルは、約７ｋＷ〜約９．５ｋＷの間であり、前記第２および第３の電力レベルの各々は、約１１ｋＷ〜約１３ｋＷの間であり、前記第１および第２のバイアス電圧レベルの各々は、約３００Ｖ以上であり、前記アルミニウム層の前記第１、第２、および第３の部分をスパッタリングするときの前記スパッタリングチャンバ内の圧力は、約４ｍＴ以下である、請求項１３に記載の方法。
  15. 前記第２および第３の電力レベルの各々は、前記ターゲット電源の最大電力レベルにほぼ等しく、前記第１の電力レベルは、前記第２および第３の電力レベルの約５０％〜約８０％の間であり、前記第１および第２のバイアス電圧レベルの各々は、前記バイアス電圧供給部の最大バイアス電圧レベルにほぼ等しい、請求項１３に記載の方法。
  16. 前記ターゲット電源の前記最大電力レベルは、１１．９ｋＷにほぼ等しく、前記バイアス電圧供給部の前記最大バイアス電圧レベルは、３００Ｖにほぼ等しい、請求項１５に記載の方法。
  17. 前記アルミニウム層の前記第１、第２、および第３の部分をスパッタリングするときの前記スパッタリングチャンバ内の圧力は、約５ｍＴ以下である、請求項１５に記載の方法。
  18. 前記半導体素子の前記表面は、誘電体層を備え、前記誘電体層は、前記誘電体層を貫いて形成された複数の開口部を有し、前記複数の開口部の各開口部の幅は、約２μｍ以下であり、前記アルミニウム層は、少なくとも部分的に前記複数の開口部の各開口部へと延び、前記複数の開口部の各開口部における前記アルミニウム層のステップカバレッジは、約８０％以上である、請求項１７に記載の方法。
  19. 前記誘電体層は、前記半導体素子の複数のゲート電極上に隣接して配置され、前記複数の開口部の各開口部は、前記半導体素子の半導体素子層の第１の表面内に形成された複数のコンタクト領域のそれぞれのコンタクト領域の上方に配置され、前記複数のコンタクト領域の各々のコンタクト領域は、第１の導電型を有するソース領域の一部分、第２の導電型を有するウェル領域の一部分、または両方を含む前記半導体素子層の前記第１の表面の一領域である、請求項１８に記載の方法。
  20. 前記アルミニウム層の前記第１の部分のスパッタリングに先立って前記半導体素子の前記表面上にチタン層をスパッタリングするステップ
    を含み、
    前記アルミニウム層の前記第１の部分のスパッタリングは、前記第１の部分を前記チタン層上に直接スパッタリングすることを含む、請求項１７に記載の方法。
  21. 前記アルミニウム層の前記第３の部分へと１つ以上のワイヤを接合するステップを含む、請求項２０に記載の方法。

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