CN111052390B - 在半导体器件上形成金属层的溅射系统和方法 - Google Patents

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Abstract

提出了一种在半导体器件的表面上溅射铝层的方法。该方法包括三个用于沉积铝层的溅射步骤，其中，每个溅射步骤包括与另一个溅射步骤的相应溅射参数不同的至少一个溅射参数。半导体器件的表面包括介电层，该介电层具有穿过介电层形成的多个开口。

Description

在半导体器件上形成金属层的溅射系统和方法
技术领域
本文公开的主题涉及半导体器件，且更具体地，涉及用于在半导体器件上形成金属层的溅射工艺。
背景技术
功率转换装置被广泛地用于整个现代电力系统中，以将电力从一种形式转换成另一种形式以供负载消耗。在电力转换过程中，许多电力电子系统利用各种半导体器件和组件，例如晶闸管、二极管和各种类型的晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极晶体管(IGBT)和其他合适的晶体管)。一些半导体器件可以包括形成在半导体衬底上的多个单元(例如，晶体管单元)。在制造这样的半导体器件期间，可以在半导体器件的表面上沉积一个或多个金属层(例如，金属化)，以将半导体器件的特征电连接到外部封装的引线。通常，金属层沉积在半导体器件的表面上，该表面包括形成在半导体器件的不同层之间的一个或多个阶梯，例如沟槽和开口(例如，接触通孔)。金属层覆盖阶梯特征的程度(可以称为阶梯覆盖率)可影响半导体器件的可靠性。
对于许多电力电子系统，可能需要增加半导体器件的单元密度以增加电流容量和/或减小半导体器件的占地面积。因此，可能期望减小单元的尺寸以使得更多的单元能够被填充到相同的区域中。然而，减小单元尺寸可能会在半导体器件及其相关单元的制造中引起挑战。特别地，随着单元尺寸的减小，半导体器件的阶梯状表面中的沟槽和开口的尺寸通常减小，这可能增加获得足够的阶梯覆盖率的难度，从而降低了半导体器件的可靠性。
发明内容
在一个实施例中，半导体器件包括具有第一表面和第二表面的半导体器件层。半导体器件还包括布置在半导体器件层的第一表面上的多个栅电极，其中，多个栅电极彼此间隔开。另外，半导体器件包括布置在半导体器件层的第一表面中的多个触点区域，其中，多个触点区域中的每个触点区域布置在多个电极中的相邻栅电极之间。半导体器件还包括布置在多个电极中的每个栅电极上并与之相邻的介电层。介电层包括多个开口，其中，多个开口中的每个开口布置在多个触点区域的触点区域上。此外，半导体器件包括布置在介电层上的铝层。铝层延伸到介电层的多个开口的每个开口中，使得铝层布置在半导体器件层的多个触点区域上。在多个开口的每个开口中的铝层的阶梯覆盖率大于或等于大约75％。
在一个实施例中，一种方法包括将铝层的第一部分溅射在在溅射室中布置的半导体器件的表面上。溅射铝层的第一部分包括使用目标电源以第一功率水平向布置在溅射室中的铝靶材供电，使用偏置电压源以第一偏置电压电平将偏置电压供应到半导体器件，并使用溅射气体源将溅射气体供应到溅射室中。另外，该方法包括溅射与铝层的第一部分相邻的铝层的第二部分。溅射铝层的第二部分包括使用目标电源以大于第一功率水平的第二功率水平向铝靶材供电，使用偏置电压源以第二偏置电压电平将偏置电压供应到半导体器件，并使用溅射气体源将溅射气体供应到溅射室中。此外，该方法包括溅射与铝层的第二部分相邻的铝层的第三部分。溅射铝层的第三部分包括使用目标电源以大于第一功率水平的第三功率水平向铝靶材供电，使半导体器件电浮置，并使用溅射气体源将溅射气体供应到溅射室中。
在一个实施例中，功率转换系统包括半导体器件，该半导体器件包括具有第一导电类型的半导体器件层。半导体器件层具有第一表面和第二表面。半导体器件还包括与第一表面相邻的多个源极区，其中，多个源极区中的每个源极区具有第一导电类型。另外，半导体器件包括邻近第一表面注入的多个阱区和多个源极区，其中，多个区域中的每个阱区具有第二导电类型。此外，半导体器件包括布置在第一表面上并且电隔离半导体器件的多个栅电极的多个介电层。半导体器件还包括邻近第二表面布置的半导体衬底层和邻近半导体衬底层布置的漏极焊盘。半导体器件还包括布置在多个介电层上的栅极焊盘。栅极焊盘延伸穿过一个或多个第一开口(所述开口形成为穿过多个介电层)，以电连接到半导体器件的多个栅电极。此外，半导体器件包括布置在多个介电层上并与栅极焊盘电隔离的源极焊盘。源极焊盘延伸穿过一个或多个第二开口(所述开口形成为穿过多个介电层)，以电连接到布置在半导体器件层的第一表面中的多个触点区域。每个触点区域包括多个源极区中的至少一个源极区的一部分，多个阱区中的至少一个阱区的一部分，或两者均包括。源极焊盘包括至少部分地延伸到一个或多个第二开口中的铝层，并且在一个或多个第二开口中的铝层的阶梯覆盖率大于或等于大约80％。
附图说明
当参考附图阅读以下详细描述时，将更好地理解本发明的这些和其他特征、方面和优点，其中在整个附图中，相同的字符表示相同的部分，其中：
图1是典型的平面金属氧化物半导体场效应晶体管(MOSFET)器件的单元的示意图；
图2是包括具有图1的MOSFET器件的半导体封装的功率转换系统的实施例的示意图；
图3是根据本方法的某些实施例的可用于在半导体器件的表面上沉积金属层的物理气相沉积(PVD)系统的示意图；
图4是示出根据本方法的某些实施例的用于在半导体器件的表面上沉积铝层的方法的流程图；
图5是在执行图4或图9的方法之前，作为半导体器件结构的示例的MOSFET器件的有源区域的实施例的示意图；
图6是如在图4的方法中阐述的，在将铝层的第一部分沉积在MOSFET器件上之后的图5的MOSFET器件实施例；
图7是如在图4的方法中阐述的，在将铝层的第二部分沉积在铝层的第一部分上之后的图5的MOSFET器件实施例；
图8是如在图4的方法中阐述的，在将铝层的第三部分沉积在铝层的第二部分上之后的图5的MOSFET器件实施例；
图9是示出根据本方法的某些实施例的用于在半导体器件的表面上沉积钛层和铝层的方法的流程图；
图10是如在图9的方法中阐述的，在将钛层沉积在MOSFET器件的表面上之后的图5的MOSFET器件的实施例；以及
图11是如在图9的方法中阐述的，在将铝层沉积在钛层上之后的图5的MOSFET器件实施例。
具体实施方式
下面将描述一个或多个具体实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实现的所有特征。应当理解，在任何此类实际实现的开发中，例如在任何工程或设计项目中，都必须做出许多特定于实现的决策，以实现开发人员的特定目标，例如遵守与系统相关和与业务相关的约束，这可能因一个实现到另一个实现而异。此外，应当理解，这种开发工作可能是复杂且耗时的，但是对于受益于本公开的普通技术人员而言，这仍将是设计、生产和制造的例行工作。
除非另有定义，否则本文使用的技术和科学术语具有与本公开所属领域的普通技术人员通常所理解的相同含义。如本文中所使用的，术语“第一”、“第二”等不表示任何顺序、数量或重要性，而是用于将一个元件与另一个元件区分开。同样，当介绍本公开的各种实施例的元件时，冠词“一”、“一个”和“该”旨在表示存在一个或多个元件。术语“包括”、“包含”和“具有”旨在是包括性的，并且意味着除所列元件之外可能还有其他元件。如果公开了范围，则指向相同组件或属性的所有范围的端点均包括端值且可独立组合。与数量结合使用的修饰语“大约”包括所述值，并且具有上下文所指示的含义(例如，包括与特定数量的测量相关的过程变化或误差的程度)。
如本文所用，术语“层”是指以连续或不连续的方式布置在下面的表面的至少一部分上的材料。此外，术语“层”并不一定意味着所布置的材料的均匀厚度，并且除非另外指明，所布置的材料可以具有均匀或可变的厚度。此外，除非上下文另外明确指出，否则本文所用的术语“一层”是指单层或多层。此外，如本文中所使用的，除非另外特别指出，否则短语“布置在其上”、“溅射在其上”或“沉积在其上”是指直接彼此直接接触或通过在其间具有中间层而间接接触的层。如本文所用，术语“相邻”是指两层连续地布置并且彼此直接接触。此外，术语“在...上”描述层/区域彼此之间的相对位置，并且不一定表示“在...之上”，因为上方或下方的相对位置取决于装置相对于观看者的方位。而且，为了方便起见使用这些术语的“顶部”、“底部”、“上方”、“下方”、“上面”和变体，并且除非另外说明，否则不需要部件的任何特定方位。考虑到这一点，如本文中所使用的，术语“下部”、“中间”或“底部”是指相对更靠近衬底层的特征，而术语“顶部”或“上面”是指距离衬底层最远的特定特征。
另外，如本文所用，术语“厚度”当用于描述溅射到表面上的层时是指从在其上溅射该层的表面的顶部测量的尺寸。如本文所用，术语“底部厚度”在用于描述溅射到表面上的层时是指从在表面中形成的沟槽或开口的底部测量的尺寸。此外，如本文中所使用的，溅射层的术语“阶梯覆盖率”是指溅射层的底部厚度相对于溅射层的厚度的比率或百分比。如本文所用，铝可以指基本上纯的铝或铝合金，例如具有铜(例如0.5％的铜)、硅(例如1％的硅)或其他合适的合金成分的铝合金。
半导体器件通常包括通过图案化形成的器件特征。例如，在半导体器件的制造期间，可以在半导体衬底(例如，半导体晶片)的表面上沉积材料层，并且可以选择性地去除(例如，通过蚀刻)该层的部分以形成所需的器件功能。通常重复沉积和去除步骤以在彼此之上形成多层，并且在不同层中形成不同的器件特征。另外，可以穿过一个或多个层形成开口(例如，通孔)以提供各层之间的互连。结果，半导体器件可以包括具有复杂的、阶梯状的形貌的表面(例如，顶表面)。例如，该表面可以包括一个或多个阶梯，例如沟槽(例如，凹槽、槽、凹陷、谷等)、峰(例如，突起、山丘等)和/或穿过半导体器件的一层或多层的开口(例如，通孔、孔、小孔等)。
在形成期望的器件特征之后，使用诸如化学气相沉积(CVD)或物理气相沉积(PVD)之类的金属沉积工艺(也称为溅射)来对半导体器件进行金属化。特别地，可以在半导体器件的阶梯状表面上沉积一个或多个金属层(例如，铝层)以将半导体器件的各种器件特征(例如，源极触点、栅电极、漏极触点等)电连接到外部结构。例如，一个或多个金属层可以通过穿过半导体器件的绝缘层形成的开口从半导体器件的阶梯状表面延伸到位于阶梯状表面下方的各种器件特征。另外，可选择性地蚀刻一层或多层金属层的一部分以形成触点区域(例如，触点焊盘、流道、总线等)。可以将导线结合到触点焊盘以电连接触点焊盘(并且通过扩展电连接到触点焊盘的器件特征)至外部结构，例如外部封装的引线。
金属层覆盖阶梯状表面的阶梯(例如，阶梯覆盖率)的程度可影响半导体器件的可靠性。CVD可用于在阶梯状表面上实现所需的阶梯覆盖率。然而，由于其相对较慢的沉积速率，CVD通常是不理想的。溅射通常是优选的，因为其相对于CVD而言沉积速度相对较快。然而，随着单元尺寸的减小，使用溅射技术获得足够的阶梯覆盖率变得越来越困难。因此，已经探索了不同的溅射技术以改善金属层的阶梯覆盖率。然而，这些技术通常涉及用金属层/在金属层上形成的引线键合的可靠性的一些折衷，以换取改善的阶梯覆盖率。
考虑到前述，本实施例针对改善半导体器件的可靠性的溅射技术。特别地，与常规溅射技术相比，所公开的溅射技术通过改善金属层的阶梯覆盖率且同时保持或改善在金属层上形成的引线键合的可靠性来提高半导体器件的可靠性。例如，如下所述，所公开的溅射技术包括用于在表面上沉积铝层的多步骤工艺，其中该多步骤工艺包括至少三个步骤，每个步骤沉积铝层的一部分。另外，如下所述，使用与其他两个步骤的相应溅射参数不同的至少一个溅射参数来实现三个步骤中的每个步骤。这样，如下所述，与使用常规溅射技术形成的铝层相比，通过实施多步骤工艺的三个步骤而形成的铝层的三个部分可以具有彼此不同的特性(例如，晶粒尺寸、晶粒均匀性、硬度、阶梯覆盖率等)，这使得能够制造具有改善的阶梯覆盖率并且保持或改善的引线键合可靠性和键合强度的铝层。
因此，本公开的实施例总体上涉及用于金属化半导体器件的溅射方法。应当理解，尽管本文在金属氧化物半导体场效应晶体管(MOSFET)的背景下讨论了本技术，但是本技术可以适用于其他类型的半导体器件结构，例如二极管、晶闸管、晶体管(例如，绝缘栅双极晶体管(IGBT)、双极晶体管(BJT)、结型场效应晶体管(JFET)、金属半导体场效应晶体管(MESFET)等)或任何其他利用金属化的合适器件。此外，例如，本方法的半导体器件可以由任何合适的半导体材料制成，例如硅(Si)、碳化硅(SiC)、锗(Ge)、氮化铝(AlN)、氮化镓(GaN)、砷化镓(GaAs)、钻石(C)。此外，应当理解，尽管本文在在两个栅电极之间的沟槽上方沉积源极金属化的背景下讨论了本发明的方法，但是本方法可适用于包括阶梯部分、平面部分、成角度的部分和/或弯曲部分的任何合适的表面上的任何合适的金属化(例如，源极、栅极和/或漏极)。更进一步，尽管以下讨论涉及分立的半导体封装(例如，包括单个MOSFET器件的封装)，但是本技术还可以适用于金属化包括两个或多个彼此电连接的半导体器件的多芯片封装或模块的一个或多个表面。
考虑到前述内容，图1示出了平面n沟道场效应晶体管(即DMOSFET，以下称为MOSFET器件10)的单元8的实施例。可以理解，为了更清楚地示出MOSFET器件10的某些组件，可以省略MOSFET器件10的某些设计元件(例如，顶部金属化、钝化、边缘端接等)。可以使用当前公开的溅射技术来制造MOSFET器件10的顶部金属化，并且将在下面相对于图2-11更详细地描述。
所示的图1的MOSFET器件10包括半导体器件层12(例如，外延SiC层)，该半导体器件层12具有第一表面14(例如，顶表面或上表面)和第二表面16(例如，底表面或下表面)。如图所示，半导体器件层12的第二表面16布置在衬底层18上方并与之相邻。半导体器件层12包括具有第一导电类型的漂移区20(例如，n型漂移区20)，和具有第二导电类型的阱区22(例如，p型阱区22)(该阱区22邻近漂移区20且邻近第一表面14布置)。半导体器件层12还包括具有第一导电类型的源极区24(例如，n型源极区24)，其邻近阱区22并且邻近第一表面14。介电层26(也称为栅极绝缘层，栅极介电层或栅极氧化物层)布置在半导体器件层12的第一表面14的一部分上方并与之相邻。具体地，介电层26布置在阱区22和源极区24的一部分上方并与之相邻。另外，栅电极28布置在介电层26上方并与之相邻。此外，漏极触点30布置在衬底层18下方并与之相邻。
另外，如图1所示，源极触点32(也称为欧姆触点)布置在半导体器件层12的第一表面14的一部分上方并与之相邻。特别地，源极触点32布置在阱区22和源极区24的一部分上方并与之相邻。为了清楚起见，布置在源极触点32下方的源极区24的部分在本文中可以更具体地称为源极触点区域34。类似地，MOSFET器件10的阱区22的一部分(例如，p型阱区22)在本文中可以更具体地称为主体区域36(例如，p+主体区域36)。另外，设置在源极触点32下方并与之相邻的主体区域36的一部分在本文中可以更具体地称为主体触点区域38(例如，p+主体触点区域38)。在运行期间，适当的栅极电压(例如，等于或超过MOSFET器件10的阈值电压(VTH))可以导致在沟道区域40中形成反转层，以及在结栅场效应晶体管(JFET)区域42中形成的允许电流在源极触点32和漏极触点30之间流动的导电路径。
图2示出了包括MOSFET器件10的功率转换系统46的实施例的示意图。如图所示，MOSFET器件10包括布置在MOSFET器件10的第一表面54(例如，顶表面)上并与之相邻的源极金属化50和栅极金属化52。如下所述，可以通过在MOSFET器件10的第一表面54上沉积(例如溅射)一个或多个金属层来形成源极金属化50和栅极金属化52。另外，MOSFET器件10包括布置在MOSFET器件10的第二表面58(例如，底表面)上并与之相邻的漏极金属化56。漏极金属化56可以包括沉积在第二表面58(例如，衬底层18)上和/或耦接到第二表面58的一个或多个金属层。
如图所示，源极金属化50包括源极焊盘60(也称为源极触点焊盘或源极键合焊盘)、栅极金属化52包括栅极焊盘62(也称为栅极触点焊盘或栅极键合焊盘)，以及漏极金属化56包括漏极焊盘64(也称为漏极触点焊盘或漏极键合焊盘)。应当理解，图2示出了源极金属化50、栅极金属化52和漏极金属化56的示例配置或布局，并且在其他实施例中，源极金属化50、栅极金属化52和漏极金属化56的位置、大小和形状可以变化。例如，在一些实施例中，源极金属化50和栅极金属化52可以至少部分地彼此重叠，并且可以通过布置在源极金属化50和栅极金属化52之间的一个或多个介电层彼此电隔离。此外，尽管在所示实施例中，源极金属化50、栅极金属化52和漏极金属化56各包括一个各自的焊盘，但是应当理解，源极金属化50、栅极金属化52和漏极金属化56可以各自包括任何数量的焊盘，以及耦接到一个或多个焊盘的一个或多个总线(也称为流道)。
如将理解的，MOSFET器件10的源极、栅极和漏极金属化50、52和58与MOSFET器件10的单元8的相关触点(例如，源极触点32、栅电极28或漏极触点30)电耦接或包括该相关触点(例如，与其一体形成)。例如，在一些实施例中，源极金属化50和栅极金属化52可以穿过形成在MOSFET器件10的一个或多个绝缘层中的通孔(例如，开口)延伸以分别电连接到(例如，直接接触)源极触点32和栅电极28。在一些实施例中，源极金属化50可以包括源极触点32。例如，源极金属化50的一个或多个金属层可以用于形成源极触点32。
如图所示，MOSFET器件10可以封装在半导体封装66(例如，功率封装或功率模块)内。尽管图2中示出的半导体封装66仅包括一个MOSFET器件10，但是应当理解，半导体封装66可以包括两个或多个MOSFET器件并且/或者可以包括两个或多个不同类型的半导体器件(例如，MOSFET器件10和二极管)。半导体封装66包括具有至少一个管芯焊盘70和多个引线72的引线框架68。多个引线72中的每一个可以彼此电隔离。
多个引线72可以至少包括源极引线74、栅极引线76和漏极引线78。在一些实施例中，漏极引线78可以耦接至管芯焊盘70或与管芯焊盘70集成一体。如图所示，MOSFET器件10的漏极焊盘64可以耦接至(例如，布置在)管芯焊盘70上。例如，可以将漏极焊盘64焊接至管芯焊盘70或使用导电性胶粘剂耦接至管芯焊盘70。因此，漏极焊盘64可以经由管芯焊盘70电耦接至漏极引线78。另外，源极焊盘60和栅极焊盘62可以分别经由源极导线80和栅极导线82分别电耦接至源极引线74和栅极引线76。源极导线80和栅极导线82可以通过诸如球形键合、楔形键合或顺应性键合的引线键合分别耦接到源极焊盘60和栅极焊盘62。尽管未示出，但是应当理解，半导体封装66可以与功率转换系统46的电路集成以提供期望的功能。例如，半导体封装66可以耦接到电源和功率转换系统46的负载，并且半导体封装66(例如，使用MOSFET器件10)可以转换从电源接收的功率(例如，将交流电(AC)转换为直流电(DC)，反之亦然)并将转换后的功率输出到负载。
如上所述，可以通过在MOSFET器件10的第一表面54上沉积(例如，溅射)一个或多个金属层来形成源极金属化50和栅极金属化52。在一些实施例中，可以通过在第一表面54上溅射一个或多个金属层，然后图案化和蚀刻沉积的金属层以形成源极金属化50和栅极金属化52来同时形成源极金属化50和栅极金属化52(例如，来形成源极焊盘60和栅极焊盘62以及任何相关的总线)。在一些实施例中，源极金属化50和栅极金属化52可以分开形成。此外，在一些实施例中，源极金属化50和/或栅极金属化52可以包括铝层84，并且源极导线80和/或栅极导线82可以引线键合到铝层84。在一些实施例中，铝层84可以仅由铝(例如，纯铝层84)形成。在某些实施例中，铝层84可以邻近表面54布置。在其他实施例中，源极金属化50和/或栅极金属化52可以包括第二金属层86(例如，阻挡金属层)，该第二金属层86布置在表面54和铝层84之间并与之相邻。可以包括一个或多个金属层的第二金属层86可以由一种或多种金属形成，例如钛、镍、铜、金、钨、铂、铅、锌、银、钯、铁、铬、钴、任何其他合适的金属或将两种或多种金属结合在一起的任何合金。在一些实施例中，如下所述，第二金属层86可以是钛层。
图3示出了可用于在半导体器件的表面上溅射一个或多个金属层的PVD系统90的实施例。例如，PVD系统90可用于在MOSFET器件10的表面54上溅射铝层84和/或第二金属层86，以形成图2所示的源极金属化50和/或栅极金属化52。如上所述，当在包括阶梯状特征(例如沟槽和/或通孔)的表面上沉积金属层时，可能难以使用常规溅射技术获得足够的阶梯覆盖率。另外，如上所述，传统的溅射技术通常涉及在键合到金属层(例如，源极焊盘60和/或栅极焊盘62的铝层84)的导线(例如，源极导线80和栅极导线82)的可靠性和导线键合强度方面进行一些折衷，以换取改善的阶梯覆盖率。因此，图4示出了与常规溅射技术相比，使用至少三个铝溅射步骤在半导体器件的表面上沉积铝层，以改善阶梯覆盖率，同时保持或改善引线键合的可靠性和键合强度的方法120。如下所述，方法120可以用于制造源极金属化50和/或栅极金属化52的铝层84。
返回图3，PVD系统90包括PVD器件92，其被配置为在MOSFET器件10的表面54上溅射一层或多层金属层，例如铝层84和/或第二金属层86。如图所示，PVD器件92包括壳体94和布置在壳体94内的溅射室96。另外，PVD器件92包括布置在溅射室96中并耦接至壳体94的支撑构件98。支撑构件98被配置为支撑MOSFET器件10或任何其他合适的半导体器件或半导体晶片。此外，PVD系统90包括布置在溅射室96中的靶材100(例如，金属靶材)和电耦接至靶材100的目标电源102。特别地，靶材100耦接至目标电源102的阴极或负极端子。靶材100通常与壳体94电隔离。应当理解，PVD系统90可以与不同的靶材90一起使用以形成不同的金属层。例如，PVD系统90可以利用钛靶材100形成钛层，利用铝层90形成铝层等。
另外，PVD系统90包括溅射气体源104(例如，工作气体源)，该溅射气体源104被配置为通过穿过壳体94的入口106将溅射气体(例如，工作气体)供应到溅射室96。溅射气体可以包括氩气或任何其他合适的惰性气体。在一些实施例中，PVD系统90可包括阀108(例如，节流阀，止回阀等)，该阀108被配置为控制进入溅射室96的溅射气体的流量。此外，PVD器件92可包括耦接至真空112(例如，真空泵，低温泵，涡轮泵，粗抽泵)的端口110(例如，出口端口)。另外，PVD系统90可以包括偏置电压源114(例如，晶片偏置电压源114)，该偏置电压源114电耦接到支撑构件98并且被配置为向支撑构件98供应偏置电压，从而将MOSFET器件10布置在支撑构件98上。为了简单起见，在图3中未示出PVD系统90的其他常规理解的组件，例如加热器、冷却器、用于移动支撑构件98的结构等。
在运行期间，可以将MOSFET器件10设置在支撑构件98上，并且可以使用真空112将溅射室96抽成真空。在一些实施例中，溅射室96可被抽空至小于或等于大约1×10-7Torr(T)的初始压力。溅射气体源104可以通过入口106将诸如氩气的溅射气体供应到溅射室96。阀108可以被调节或控制(例如，由操作员和/或由电子控制器)以控制进入溅射室96的溅射气体的流率和溅射室96内的压力。在一些实施例中，阀108的阀开口可以在0％和100％之间调节，其中阀108在0％的阀开口处基本或完全关闭，而阀108在100％的阀开口处基本或完全打开。另外，可以使用真空112来控制溅射室96内的压力。在一些实施例中，溅射气体源104可以被配置为以可变的压力和/或流率供应溅射气体，并且可以控制(例如，由操作员和/或由电子控制器)溅射气体源104以控制溅射室96内的压力。
目标电源102向靶材100供电，靶材100激励溅射气体以产生溅射气体离子。溅射气体离子撞击或碰撞靶材100，其可从靶材100溅射(例如移出)原子或颗粒(例如金属颗粒、铝颗粒、钛颗粒等)。然后溅射的金属颗粒可以沉积在MOSFET器件10上。另外，在溅射工艺期间，偏置电源114可以将偏置电压提供给MOSFET器件10，以相对于壳体94电偏置MOSFET器件10。当没有偏置电压被提供给MOSFET器件10时，MOSFET器件10可以被称为电浮置的或具有电浮置的电位。可以理解，在溅射过程中，沉积通常发生在金属颗粒离开靶材100，撞击MOSFET器件10并吸附到器件10的表面上时。偏置电压产生电场(例如，次级电场)，该电场向MOSFET器件10吸引或引导溅射室96中的离子(例如气体离子)。这些离子撞击器件10的表面，向最近吸附的金属颗粒施加额外的动能，使金属颗粒在器件10的表面上略微移动到轰击较少的区域(例如通孔，形貌角)。目前公认的是，由于原子可以到达器件10的表面上在能量上更有利的位置，因此增加的动能改善了器件10的表面上的阶梯覆盖率。换句话说，由于吸附的金属颗粒不限于它们与器件10的表面的初始接触点，因此，由于适当的偏置电压，溅射的金属膜沿着器件10的表面基本均匀地形成。另外，目前还认识到，在某些实施例中，器件10可以具体地被负偏压以促进上述离子冲击，以促进基本上均匀的金属膜沉积。
目标电源102可以被配置为在一系列功率水平和电压电平上向靶材100供应电力。因此，可以调节或控制(例如，由操作员和/或由电子控制器)目标电源102，以便以期望的功率水平和期望的电压电平向靶材100供电。在一些实施例中，目标电源102可以被设计或额定为输出最大功率水平和/或最大电压电平。在一些实施例中，目标电源102的最大功率水平可以小于或等于大约20千瓦(kW)(例如19kW、18kW、17kW、16kW、15kW、14kW、13kW、12kW或11.9kW)。类似地，偏置电压源104可以被配置为在一定电压范围上向MOSFET器件10提供偏置电压，并且偏置电压源104可以被调节或控制(例如，由操作员和/或由电子控制器)以期望的电压电平向MOSFET器件10提供电压。此外，可以将偏置电压源104设计或额定为输出最大电压电平。在一些实施例中，偏置压电源104的最大电压电平可以小于或等于大约500伏(V)(例如400V、350V或300V)。
现在回到图4，示出了用于在半导体器件的表面上沉积铝层的方法120。例如，方法120可用于沉积源极金属化50的铝层84(例如，源极焊盘60)和/或栅极金属化52(例如，栅极焊盘62)的铝层84。应当理解，可以使用图3的PVD系统90或任何其他合适的PVD(例如，溅射)系统来实现方法120。为了更好地示出方法120，图5-8示出了在方法120的执行期间的各个阶段的MOSFET器件10的实施例。然而，应当理解，尽管以下讨论针对MOSFET10，但是本技术可以应用于需要或利用铝层的任何其他合适的半导体器件。应当注意，图5-8中示出的MOSFET10的特征未按比例绘制。
图5示出了在方法120之前的MOSFET器件10的实施例的示意图。特别地，图5示出了来自包括多个相邻单元8的MOSFET器件10的有源区150(例如，有源区域)的MOSFET器件10的一部分。具体地，图5示出了彼此相邻布置的两个完整单元8(例如，第一单元8a和第二单元8b)以及与第一单元8a和第二单元8b相邻的两个部分单元。
如图5所示，并且同样在图1中，每个单元8包括栅电极28(例如，金属栅极或多晶硅栅极)，其沉积在半导体器件层12的顶部上。特别地，栅电极28布置在每个单元8的沟道区域40和JFET区域42上方。另外，栅电极28布置在每个单元8的阱区22和源极区24的部分上。此外，每个栅电极28通过介电层26与半导体器件层12分开，为清楚起见，在下文中将其称为栅极氧化层26。此外，第二介电层152(以下称为层间介电层(ILD)152)沉积在每个栅电极28的顶部。
如图所示，栅极氧化物层26和ILD层152仅覆盖半导体器件层12的第一表面14的一部分。特别地，栅极氧化物层26和ILD层152可以常规地通过以下方式形成：在半导体器件层12的第一表面14上沉积相应的介电层，然后图案化和蚀刻相应的介电层的期望部分以暴露半导体器件层12的第一表面14的期望部分。更具体地，可以对栅极氧化物层26和ILD层152进行图案化和蚀刻，以在栅极氧化物层26和ILD层152中形成多个开口154(例如，通孔或沟槽)以暴露半导体器件层12的多个触点区域156。
每个触点区域156可以包括两个相邻的(例如，相邻的)单元8的部分。例如，如图所示，第一单元8a和第二单元8b之间的触点区域156包括第一单元8a的源极触点区域34a和主体触点区域38a以及第二单元8b的源极触点区域34b和主体触点区域38b。如图所示，每个单元8的ILD层152的部分延伸超过相应单元8的栅电极28的边缘和围绕相应栅电极28(例如，半导体器件层12的源极区24)的半导体器件层12的触点部分以将相应的栅电极28与触点区域156电隔离。因此，在图5所示的有源区150中的MOSFET器件10的阶梯状表面54包括两种类型的表面：介电表面(例如，布置在栅电极28和半导体器件层12上的ILD层152的部分)、金属表面(例如，半导体器件层12的触点区域156)。
每个开口154通常包括宽度158，其从一个单元8的ILD层152(例如，布置在单元8的栅电极28上方的ILD层152的一部分)延伸到相邻单元8的ILD层152(例如，布置在相邻单元8的栅电极28上方的ILD层152的一部)。另外，每个开口154通常包括高度160，其从半导体器件层12的触点区域156(例如，半导体器件层12的顶表面14)延伸到ILD152的顶表面162。在一些实施例中，多个开口154中的每个开口154可包括基本相同的形状和/或尺寸(例如，宽度158和高度160)。在其他实施例中，多个开口154中的两个或多个开口154可以具有不同的形状和/或可以具有至少一个不同的尺寸(例如，宽度158和/或高度160)。在一些实施例中，一个或多个开口154的宽度158可以沿着相应的开口154的高度160基本恒定。在其他实施例中，一个或多个开口154的宽度158可以沿着相应开口154的高度160逐渐地和/或以逐步的方式变化(例如，增加和/或减小)。例如，在所示的实施例中，每个单元8的ILD层152包括与半导体器件层12的第一表面14相邻布置的阶梯化部分164，使得宽度158从ILD层152的顶表面162到第一表面14逐步减小。
在一些实施例中，开口154的宽度158可以与MOSFET器件10的单元间距相关。例如，宽度158可以随单元间距而变化。如本文所用，单元间距是半导体器件的一个单元中的特征与半导体器件的相邻(即，邻居)单元中的相同特征之间的距离。例如，图5示出了在第一单元8a的栅电极28和第二单元8b的栅电极28之间测量的MOSFET器件10的单元间距166。在一些实施例中，单元间距166可以小于或等于大约10微米(μm)(例如，9μm、8.5μm、8μm、7.5μm、7μm、6.5μm、6μm、5.5μm、5μm、4.5μm、4μm、3.5μm、3μm或更小)。在某些实施例中，单元间距166可以在大约4μm与大约10μm之间，在大约4.25μm与大约8.25μm之间，在大约4.5μm与大约8μm之间，或者在大约4.7μm与大约7.8μm之间。此外，在某些实施例中，开口154的宽度158可以小于或等于大约4μm(例如，3.5μm、3μm、2.5μm、2.25μm、2μm、1.75μm、1.5μm、1μm、0.75μm、0.5μm或更小)。此外，在一些实施例中，开口154的高度160与各个开口154的宽度158的比率(也称为纵横比)可以在大约1：1与大约5：1之间(例如，在约1：1和约2：1，在大约1.1：1和约1.2：1之间)。例如，在某些实施例中，纵横比可以在大约2：1与大约5：1之间或在大约2.5：1与大约4：1之间。
回到图4，示出的方法120包括使用第一组溅射参数在MOSFET器件10的表面54上沉积(框122)铝层(例如，铝层84)的第一部分。在一些实施例中，铝层84的第一部分可以直接沉积(框122)在MOSFET器件10的表面54上。例如，由图6的MOSFET器件示出的所得结构包括布置成邻近(例如，共形沉积在上方)MOSFET器件10的表面54的第一铝层部分170。特别地，第一铝层部分170被布置为邻近ILD层(例如，与栅电极28相邻的ILD层152的部分以及与半导体器件层12相邻的ILD层152的部分)并布置为在形成在ILD层152中的开口154中。更具体地，第一铝层部分170布置成与通过ILD层152(例如，半导体器件层12的触点区域156)的开口154暴露的半导体器件层12的区域相邻。如图6所示，第一铝层部分170可以具有第一厚度172。在一些实施例中，第一厚度172可以在大约0.25μm和大约0.75μm之间或在大约0.4μm和大约0.6μm之间。在某些实施例中，第一厚度172可以近似等于0.5μm。
在一些实施例中，图4的方法120的沉积步骤122的第一组溅射参数可包括使用目标电源102提供给靶材100的第一功率水平，使用偏置电压源104提供给MOSFET器件10的第一偏置电压，溅射室96内的第一压力和/或阀108的第一阀开口百分比。换句话说，沉积(方框122)第一铝层部分170可以包括使用目标电源102将第一功率水平提供给靶材100(例如，铝靶材)，并使用偏置电压源104将第一偏置电压提供给布置在支撑结构88上的溅射室96中的MOSFET器件10。另外，沉积(框122)第一铝层部分170可以包括使用溅射气体源104以一定的压力和/或流率向溅射室96供应溅射气体(例如，氩气)以将溅射室96的初始压力(例如，诸如1×10-7Torr(T)的抽空压力)调节为第一压力。在一些实施例中，沉积(框122)第一铝层部分170可包括将阀108的阀开口百分比调整为第一阀开口百分比，以将溅射室96的初始压力调整为第一压力。如上所述，靶材100激励溅射气体以产生溅射气体离子，其可与靶材100碰撞以从靶材100溅射铝原子或颗粒。然后，可以将溅射的铝颗粒沉积在MOSFET器件10上以创建第一铝层部分170。
在某些实施例中，第一功率水平可以小于目标电源102的最大功率水平。在一些实施例中，第一功率水平可以在目标电源102的最大功率水平的大约40％和大约90％之间，大约50％和大约85％之间，或在大约60％和大约80％之间。在某些实施例中，第一功率水平可以大于或等于大约7kW(例如7.5kW、8kW、8.5kW、9kW或9.5kW)。例如，第一功率水平可以在大约7kW和大约9.5kW之间。
在一些实施例中，第一偏置电压可以近似等于偏置电压源104的最大偏置电压。在某些实施例中，第一偏置电压可以至少是偏置电压源104的最大偏置电压的75％、80％、85％、90％、95％、97％或99％。在一些实施例中，第一偏置电压可以大于或等于大约250V、275V或300V。
此外，在一些实施例中，溅射室96的第一压力可以小于或等于大约5mT(例如4.5mT、4mT、3.5mT或3mT)。在某些实施例中，溅射室96的第一压力可以在大约2mT与大约4mT之间，在大约2.5mT与大约3.5mT之间，在大约2.75mT与大约3.25mT之间或大约3mT。另外，在一些实施例中，阀108的第一阀开口百分比可以在大约30％和大约60％之间，在大约35％和大约55％之间，在大约40％和大约50％之间或大约45％。通过使用第一组溅射参数，第一铝层部分170可以在表面54上具有良好的保形(conformal)涂层，并且可以具有均匀的晶粒结构和/或晶粒尺寸，这可以防止或最小化在第一铝层部分170的顶部上形成的铝层部分中的空隙。
返回到图4，所示的方法120包括使用第二组溅射参数将铝层84的第二部分直接沉积(框124)在铝层84的第一部分上。由图7的MOSFET器件示出的所得结构包括与第一铝层部分170相邻(例如，共形沉积在上方)布置的第二铝层部分174。如图7所示，第二铝层部分174可以具有第二厚度176。在一些实施例中，第二厚度176可以大于第一厚度172。在某些实施例中，第二厚度176可以在大约1.25μm和大约1.75μm之间，在大约1.4μm和大约1.6μm之间，或近似等于1.5μm。
通常，第二组溅射参数中的至少一个溅射参数不同于第一组溅射参数中的对应溅射参数。通过使用至少一个不同的溅射参数，第一铝层部分170和第二铝层部分174可以具有一个或多个不同的特性。例如，在一些实施例中，图4的方法120的沉积步骤124的第二组溅射参数可包括使用目标电源102提供给靶材100的第二功率水平，该第二功率水平大于沉积步骤12的第一组溅射参数的第一功率水平。在一些实施例中，第二功率水平可以比第一功率水平大至少大约20％、30％、40％、50％、60％或70％。在某些实施例中，第一功率水平可以在第二功率水平的大约50％和大约80％之间。此外，在一些实施例中，第二功率水平可以是目标电源102的最大功率水平的至少大约75％、80％、85％、90％、95％、97％或99％，或者可以是近似等于目标电源102的最大功率水平。在某些实施例中，第二功率水平可以在大约11kW和大约13kW之间，在大约11.5kW和大约12kW之间，或者大约11.9kW。增加的功率水平可以增加溅射气体离子和溅射铝原子的能量。结果，与第一铝层部分170相比，第二铝层部分174可以具有改善的阶梯覆盖率。
在一些实施例中，图4的方法120的沉积步骤124的第二组溅射参数可包括第二偏置电压、溅射室96内的第二压力、和/或阀108的第二阀开口百分比。在某些实施例中，第二偏置电压，溅射室96内的第二压力和/或阀108的第二阀开口百分比可以分别近似等于第一偏置电压、溅射室96内的第一压力和/或阀108的第一阀开口百分比。即，在一些实施例中，可以不调整用于实现第一沉积步骤122的偏置电压、溅射室96内的压力和/或阀108的阀开口百分比以实现第二沉积步骤124。在其他实施例中，第二偏置电压、溅射室96内的第二压力和/或阀108的第二阀开口百分比可以分别不同于(例如，大于或小于)第一偏置电压、溅射室96内的第一压力和/或阀108的第一阀开口百分比。通过使用第二组溅射参数，第二铝层部分174可以具有小的铝晶粒和良好的晶粒尺寸均匀性，这可以实现良好的保形涂层，该保形涂层可以改善通过方法120形成的铝层的潜在阶梯覆盖率。
返回到图4，所示的方法120包括使用第三组溅射参数在铝层84的第二部分上沉积(框126)铝层84的第三部分。由图8的MOSFET器件示出的所得结构包括与第二铝层部分174相邻(例如，共形沉积在上方)布置的第三铝层部分178。如图所示，第三铝层部分178可以具有第三厚度180。在一些实施例中，第三厚度180可以大于第一厚度172和第二厚度176。在某些实施例中，第三厚度180可以在大约1.75μm和大约2.25μm之间，在大约1.9μm和大约2.1μm之间，或近似等于2μm。
在一些实施例中，第一，第二和第三铝层部分170、174和178一起形成MOSFET器件10的铝层84。也就是说，第三铝层部分178是铝层84相对于MOSFET器件10的衬底层12的最外部。因此，铝层84可以具有厚度184，该厚度可以是第一，第二和第三铝层部分170、174和178各自的厚度172、176和180的总和。在一些实施例中，厚度184可以在大约3μm和大约5μm之间，大约3.5μm和大约4.5μm之间，或近似等于4μm。
如图所示，可以将铝层84布置成与半导体器件层12的触点区域156相邻并与之电连接。在这样的实施例中，铝层84的部分(例如，铝层84的与触点区域156相邻的部分)可以用作并且被称为MOSFET器件10的源极触点32。换句话说，铝层84可以包括源极触点32或可以与源极触点32成为一体。在其他实施例中，源极触点32可以与铝层84分开形成。例如，可能希望由除铝之外的一种或多种金属(例如镍或钛)形成源极触点32。因此，在这样的实施例中，源极触点32可以布置于邻近于半导体器件层12的触点区域156，并且铝层84可以布置在源极触点32上并与之相邻。更具体地，第一铝层部分170可以直接沉积在源极触点32上。
另外，图8所示的铝层84经由ILD层152与MOSFET器件10的栅电极28电隔离。因此，图8所示的铝层84(例如，有源区150中的铝层84的一部分)可以被称为MOSFET器件10的源极金属化50。此外，如以上关于图2所指出的，源极金属化50可以包括源极焊盘60，其可以被键合到源极导线80。
如以上关于图2所讨论的，在一些实施例中，可以同时形成源极金属化50和栅极金属化52。例如，铝层84可以沉积在MOSFET器件10的表面54上并且可以被蚀刻以形成源极金属化50和栅极金属化52(图8中未示出)。因此，铝层84可以电连接到栅电极28并且与栅极金属化52下方的MOSFET器件10的区域中的触点区域156电隔离。
在一些实施例中，第三组溅射参数中的至少一个溅射参数可以与第一组溅射参数和第二组溅射参数中的对应溅射参数不同。通过使用至少一个不同的溅射参数，第一、第二和第三铝层部分170、174和178可以具有一个或多个不同的特性。例如，在一些实施例中，沉积步骤126的第三组溅射参数可以不包括使用偏置电压源104提供给MOSFET器件10的偏置电压。换句话说，沉积(方框126)第三铝层部分178可以包括停止使用偏置电压源104向MOSFET器件10提供偏置电压。结果，在第三沉积步骤126期间，MOSFET器件10可以是电浮置的或处于电浮置电势。
通过将第一和第二偏置电压用于第一和第二沉积步骤122和124并在第三沉积步骤126期间使MOSFET器件10电浮置，第三铝层部分178可以具有比第一和第二铝层部分170和174更大的铝晶粒。与第一和第二铝层部分170和174相比，更大的晶粒尺寸可减小第三铝层部分178的阶梯覆盖率。然而，第三铝层部分178可以比第一铝层部分170和第二铝层174柔软。与键合到更硬金属的导线相比，键合到软金属的导线可具有更高的可靠性和键合强度。因此，可能希望在第三沉积步骤126期间使MOSFET器件10电浮置以形成具有比第一铝层部分170和第二铝层部分174更大的柔软度的第三铝层部分178，使得源极导线80和第三铝层部分178之间的引线键合可以具有良好的可靠性和键合强度。
在一些实施例中，第三沉积步骤126的第三组溅射参数可包括供应至靶材100的第三功率水平，溅射室96内的第三压力和/或阀108的第三阀开口百分比。在某些实施例中，第三功率水平，第三压力和/或第三阀开口百分比可以分别近似等于第二功率水平、溅射室96内的第二压力和/或阀108的第二阀开口百分比。也就是说，在一些实施例中，可以不调节用于实施第二沉积步骤124的功率水平、溅射室96内的压力和/或阀108的阀开口百分比以实现第三沉积步骤126。因此，在一些实施例中，第二和第三功率水平可以大于第一功率水平。另外，在一些实施例中，溅射室96内的第三压力和/或第三阀开口百分比可以分别近似等于溅射室96内的第一压力和/或阀108的第一阀开口百分比。在一些实施例中，第三功率水平，溅射室96内的第三压力和/或阀108的第三阀开口百分比可以分别不同于(例如，大于或小于)在第一和/或第二沉积步骤122和/或124中使用的功率水平、溅射室96内的压力和/或阀108的阀开口百分比。
如上所述，铝层84具有厚度184。另外，铝层84在形成于表面54中的开口154(例如，沟槽)中具有底部厚度186。因此，铝层84的阶梯覆盖率(例如，在图8所示的有源区150中)是底部厚度186相对于厚度184的比率或百分比。
使用图4的方法120的三个沉积步骤122、124和126通过上述溅射参数(例如，功率水平、偏置电压和腔室压力)实现的铝层84的阶梯覆盖率为至少约70％。在一些实施例中，铝层84的阶梯覆盖率可以大于或等于大约75％、80％或85％。在某些实施例中，铝层84的阶梯覆盖率可以在大约70％和大约90％之间或在大约75％和大约85％之间。相反，使用常规溅射工艺沉积在上面参照图5论述的表面54上或具有相似形貌(例如，相似的单元间距，相似大小的开口等)的表面上的铝层的阶梯覆盖率可以小于大约25％。因此，通过使用具有上述溅射参数的三个沉积步骤122、124和126，与使用常规溅射工艺形成的铝层相比，所得的铝层84可以具有显著更大的阶梯覆盖率，与图4的方法120的三个沉积步骤122、124和126相比，传统的溅射工艺通常仅包括一个或两个溅射步骤，并且与以上参照图4描述的功率水平、偏置电压和腔室压力相比，传统的溅射工艺通常使用更低的功率水平，更低的偏置电压和更高的腔室压力。
如以上关于图2所述，在一些实施例中，第二金属层86(例如，阻挡金属层)可以布置在表面54和铝层84之间并与之相邻。在一些实施例中，第二金属层86可以包括钛层。例如，图9示出了用于在半导体器件的表面上沉积钛层，然后在钛层上沉积铝层的方法200的实施例。方法200可以用来沉积第二金属层86(例如，钛层)和源极金属化50(例如，源极焊盘60)的铝层84和/或第二金属层86(例如，钛层)和栅极金属化52(例如，栅极焊盘62)的铝层84(如图2所示)。应当理解，可以使用图3的PVD系统90或任何其他合适的PVD(例如，溅射)系统来实施方法200。例如，PVD系统90可以利用钛靶材100来沉积钛层并且利用铝靶材100来沉积铝层84。
方法200可以包括在MOSFET器件10的表面54上沉积(框202)钛层。在一些实施例中，钛层可以直接沉积(框202)在MOSFET器件10的表面54(见图5)上。例如，由图10的MOSFET器件示出的所得结构包括与MOSFET器件10的表面54相邻布置(例如，共形沉积在上方)的钛层220。特别地，钛层220被布置为邻近ILD层(例如，与栅电极28相邻的ILD层152的部分以及与半导体器件层12相邻的ILD层152的部分)并布置为在形成在ILD层152中的开口154中。更具体地，钛层220布置成与通过ILD层152(例如，半导体器件层12的触点区域156)的开口154暴露的半导体器件层12的区域相邻。在这样的实施例中，钛层220的部分(例如，铝层220的与触点区域156相邻的部分)可以用作并且被称为MOSFET器件10的源极触点32。换句话说，钛层220可以包括源极触点32或可以与源极触点32成为一体。在其他实施例中，源极触点32可以与钛层220分开形成。例如，可能希望由除钛之外的一种或多种金属(例如镍)形成源极触点32。因此，在这样的实施例中，源极触点32可以布置于邻近于半导体器件层12的触点区域156，并且钛层220可以布置在源极触点32上并与之相邻。
如图10所示，钛层220可以具有厚度222。在一些实施例中，厚度222可以在大约800埃与大约/>之间，在大约/>与大约/>之间，或者在大约/>和大约之间。在某些实施例中，厚度222可以近似等于/>/>
在某些实施例中，沉积(方框202)钛层220可以包括在MOSFET器件10的表面54上沉积第一钛层部分224，并且使用至少一个不同的溅射参数在第一钛层部分224上沉积第二钛层部分226。例如，在一些实施例中，可以通过使用具有近似等于400W的功率水平的目标电源102向靶材100(例如，钛靶材)供电来沉积第一钛层部分224。在某些实施例中，沉积第二钛层部分226可以包括使用目标电源102来增加提供给靶材100的功率。例如，在一些实施例中，第二钛层部分226可以通过以大约等于2800W的功率水平向靶材100供应功率来沉积。另外，在一些实施例中，在沉积第一钛层部分224时溅射室96内的压力可以大于在沉积第二钛层部分226时溅射室96内的压力。例如，当沉积第一钛层部分224时，溅射室96内的压力可以近似等于30mT，并且当沉积第二钛层部分226时可以近似等于10mT。在某些实施例中，当沉积第一钛层部分224时，阀108的阀开口百分比可以近似等于30％，并且当沉积第二钛层部分226时可以近似等于36％。在一些实施例中，当沉积第一钛层部分224和第二钛层部分226时，MOSFET器件10可以电浮置。
此外，第一和第二钛层部分224和226可以分别具有第一和第二厚度228和230。在某些实施例中，第二厚度230可以大于第一厚度228。在一些实施例中，第一厚度228可以在大约与大约/>之间或在大约/>与大约/>之间。在某些实施例中，第一厚度228可以近似等于/>另外，在某些实施例中，第二厚度230可以在大约/>与大约之间或在大约/>与大约/>之间。在一些实施例中，第二厚度230可以近似等于/>
另外，可以理解的是，在某些实施例中，在沉积钛层之后(如框202中所述)并且在沉积第一铝层部分170之前(如框204中所述，下面论述)，可能存在另外的步骤，其中在钛层上形成(例如沉积，生长在其上)钛合金(例如氮化钛)层。对于这样的实施例，氮化钛层可以布置在钛层上并且直接邻近钛层，并且可以布置在第一铝层部分170下方并且直接邻近第一铝层部分170。
返回到图9，所示的方法200包括使用上面关于图4的沉积步骤122论述的第一组溅射参数将第一铝层部分170直接沉积(例如，共形地覆盖)在钛层220上(框204)。另外，如上面关于图4所论述的，所示的方法200包括使用第二组溅射参数将第二铝层部分174直接沉积(例如，共形地覆盖)第一铝层部分170上(框124)并使用第三组溅射参数将第三铝层部分178直接(例如，共形地覆盖)沉积(框126)在第二铝层部分174上。由图11的MOSFET器件10所示的三个铝沉积步骤204、124和126之后的最终结构包括布置在钛层220上并与之相邻的铝层84。如上所述，通过使用上述溅射参数形成第一、第二和第三铝层部分170、174和178，所得铝层84的阶梯覆盖率可以至少约为70％、75％、80％或85％。
应当理解，图11所示的铝层84和钛层220彼此电连接，并且与半导体器件层12的触点区域156电连接。另外，图11所示的铝层84和钛层220通过ILD层152与MOSFET器件10的栅电极28电隔离。因此，图11所示的铝层84和钛层220可以称为MOSFET器件10的源极金属化50。此外，如上所述，源极金属化50可以包括源极焊盘60，其可以键合至源极导线80。
如以上关于图2所讨论的，在一些实施例中，可以同时形成源极金属化50和栅极金属化52。例如，铝层84和钛层220可以沉积在MOSFET器件10的表面54上，并且可以被蚀刻以形成如以上关于图2所讨论的源极金属化50和栅极金属化52。因此，栅极金属化52(例如，栅极焊盘62)的铝层84和钛层220可以电连接到栅电极28并且与源极金属化50(例如，源极焊盘60)电隔离。此外，如以上关于图2所讨论的，栅极金属化52的铝层84和钛层220(例如，栅极焊盘62)可以电连接到栅极导线82，栅极导线82可以电连接到引线框架68的栅极引线76。
本发明的技术效果包括使用三个溅射步骤在半导体器件的表面上沉积铝层，其中每个溅射步骤包括与另一个溅射步骤的溅射参数不同的至少一个溅射参数。特别地，可以通过以下方式形成铝层的第一部分：以第一功率水平向铝靶材供应功率，以第一偏置电压电平向半导体器件供应偏置电压，以及以一定速率和/或压力将溅射气体供应到溅射室以在溅射室内产生第一压力。另外，可以通过将提供给铝靶材的功率增加到第二功率水平来在铝层的第一部分上形成铝层的第二部分。在一些实施例中，可以通过在溅射室内保持第一偏置电压电平和第一压力来形成铝层的第二部分。此外，可以通过使半导体器件电浮置(例如，停止向半导体器件供应偏置电压)而在铝层的第二部分上形成铝层的第三部分。在一些实施例中，可以通过维持溅射室内的第二功率水平和第一压力来形成铝层的第三部分。与使用常规溅射方法形成的铝层相比，所得的铝层可以具有改善的阶梯覆盖率，并且可以使结合到铝层的导线具有足够的或改善的可靠性和结合强度。
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Claims (21)

1.一种半导体器件，包括：
包括第一表面的半导体器件层；
多个栅电极，设置在所述半导体器件层的所述第一表面上，其中，所述多个栅电极彼此间隔开；
多个触点区域，设置在所述半导体器件层的所述第一表面中，其中，所述多个触点区域中的每个触点区域设置在所述多个栅电极中的相邻栅电极之间；
介电层，设置在所述多个栅电极中的每个栅电极上并与所述每个栅电极相邻，其中，所述介电层包括多个开口，其中，所述多个开口中的每个开口设置在所述多个触点区域中的一个触点区域上；以及
铝层，设置在所述介电层上，其中，所述铝层延伸到所述介电层的所述多个开口中的每个开口中，使得所述铝层设置在所述半导体器件层的所述多个触点区域上，其中，所述半导体器件的单元间距在4.5μm和8μm之间，其中，所述多个开口中的每个开口包括宽度和高度，其中，所述宽度小于或等于2μm，其中，所述高度与所述宽度之比在1：1和5：1之间，并且其中，在所述多个开口中的每个开口中的所述铝层的阶梯覆盖率大于或等于75％。
2.根据权利要求1所述的半导体器件，其中，所述铝层的所述阶梯覆盖率大于或等于85％。
3.根据权利要求1所述的半导体器件，其中，所述高度与所述宽度的比在1.1∶1和1.2∶1之间。
4.根据权利要求1所述的半导体器件，其中，所述铝层的厚度在3μm和5μm之间。
5.根据权利要求1所述的半导体器件，包括多个源极触点，其中，每个源极触点被布置为与所述多个触点区域中的一个触点区域相邻，并且其中，所述铝层被布置在所述多个源极触点中的每个源极触点上。
6.根据权利要求1所述的半导体器件，包括设置在所述介电层上的钛层，其中，所述钛层延伸到所述介电层的所述多个开口中的每个开口中，使得所述钛层设置在所述半导体器件层的所述多个触点区域上，并且其中，所述铝层布置在所述钛层上。
7.根据权利要求6所述的半导体器件，包括氮化钛层，所述氮化钛层布置在所述钛层和所述铝层之间并与所述钛层和所述铝层相邻。
8.根据权利要求6所述的半导体器件，其中，所述钛层被布置为邻近所述多个触点区域中的每个触点区域。
9.根据权利要求6所述的半导体器件，包括多个源极触点，其中，每个源极触点被布置为邻近所述多个触点区域中的一个触点区域，并且其中，所述钛层布置在所述多个源极触点中的每个源极触点上并与所述每个源极触点相邻。
10.根据权利要求1所述的半导体器件，其中，所述半导体器件层具有第一导电类型，并且其中，所述半导体器件层包括：
多个源极区，所述多个源极区具有注入在所述半导体器件层中的所述第一导电类型；以及
多个阱区，所述多个阱区具有注入到与所述多个源极区相邻的半导体器件层中的第二导电类型，其中，所述多个触点区域中的每个触点区域是所述半导体器件层的所述第一表面的一个区域，该区域包括所述多个源极区中的至少一个源极区的一部分、所述多个阱区中的至少一个阱区的一部分、或两者均包括。
11.根据权利要求1所述的半导体器件，其中，所述半导体器件是MOSFET或JFET器件。
12.根据权利要求11所述的半导体器件，其中，所述半导体器件层是碳化硅半导体器件层。
13.一种用于在半导体器件上形成金属层的方法，包括：
将铝层的第一部分溅射在布置在溅射室中的半导体器件的表面上，其中，溅射所述铝层的所述第一部分包括使用目标电源以第一功率水平向布置在所述溅射室中的铝靶材供电，使用偏置电压源以第一偏置电压电平将偏置电压供应到所述半导体器件，并使用溅射气体源将溅射气体供应到所述溅射室中；
溅射与所述铝层的所述第一部分相邻的所述铝层的第二部分，其中，溅射所述铝层的所述第二部分包括使用所述目标电源以大于所述第一功率水平的第二功率水平向所述铝靶材供电，使用所述偏置电压源以第二偏置电压电平将所述偏置电压供应到所述半导体器件，并使用所述溅射气体源将所述溅射气体供应到所述溅射室中；以及
溅射与所述铝层的所述第二部分相邻的所述铝层的第三部分，其中，溅射所述铝层的所述第三部分包括使用所述目标电源以大于所述第一功率水平的第三功率水平向所述铝靶材供电，使所述半导体器件电浮置，并使用所述溅射气体源将所述溅射气体供应到所述溅射室中。
14.根据权利要求13所述的方法，其中，所述第一功率水平在7kW和9.5kW之间，其中，所述第二功率水平和第三功率水平每个都在11kW和13kW之间，其中，所述第一偏置电压电平和所述第二偏置电压电平每个都大于或等于300V，并且其中，当溅射所述铝层的所述第一、第二和第三部分时，所述溅射室内的压力小于或等于4mT。
15.根据权利要求13所述的方法，其中，所述第二功率水平和所述第三功率水平每个都等于所述目标电源的最大功率水平，其中，所述第一功率水平在所述第二功率水平和所述第三功率水平的50％和80％之间，并且其中，所述第一偏置电压电平和所述第二偏置电压电平每个都等于所述偏置电压源的最大偏置电压电平。
16.根据权利要求15所述的方法，其中，所述目标电源的最大功率水平等于11.9kW，并且其中，所述偏置电压源的最大偏置电压电平等于300V。
17.根据权利要求15所述的方法，其中，当溅射所述铝层的第一、第二和第三部分时，所述溅射室内的压力小于或等于5mT。
18.根据权利要求17所述的方法，其中，所述半导体器件的表面包括介电层，所述介电层具有穿过介电层形成的多个开口，其中，所述多个开口中的每个开口的宽度小于或等于2μm，且所述铝层至少部分地延伸到所述多个开口的每个开口中，并且其中，在所述多个开口的每个开口中的所述铝层的阶梯覆盖率大于或等于80％。
19.根据权利要求18所述的方法，其中，将所述介电层布置在所述半导体器件的多个栅电极上并与所述多个栅电极相邻，并且其中，所述多个开口中的每个开口布置在在所述半导体器件的半导体器件层的第一表面中形成的多个触点区域的相应触点区域之上，其中，所述多个触点区域中的每个触点区域是所述半导体器件层的所述第一表面的区域，所述区域包括具有第一导电类型的源极区的一部分、具有第二导电类型的阱区的一部分、或两者均包括。
20.根据权利要求17所述的方法，包括：在溅射所述铝层的所述第一部分之前，在所述半导体器件的所述表面上溅射钛层，其中，溅射所述铝层的第一部分包括直接在所述钛层上溅射所述第一部分。
21.根据权利要求20所述的方法，包括将一根或多根导线接合到所述铝层的第三部分。
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