CN114975582A - 半导体装置 - Google Patents

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Abstract

实施方式提供一种能够抑制翘曲的半导体装置。实施方式的半导体装置包括第一金属层、电介质层、第二金属层、第一半导体区域、第二半导体区域、第三半导体区域、第一控制电极以及第一电极。电介质层设于第一金属层之上。第二金属层设于电介质层之上，并与第一金属层电连接。第一半导体区域设于第二金属层之上，是与第二金属层电连接的第一导电型。第二半导体区域设于第一半导体区域之上，是第二导电型。第三半导体区域设于第二半导体区域之上，是第一导电型。第一控制电极隔着第一绝缘膜与第二半导体区域对置。第一电极设于第三半导体区域以及第一控制电极之上，与第三半导体区域电连接，并通过第一绝缘部与第一控制电极绝缘。

Description

半导体装置
相关申请
本申请享受日本专利申请2021－23985号(申请日：2021年2月18日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在半导体装置的制造工序中，有时在设置半导体装置的晶片上产生翘曲。晶片的翘曲存在使半导体装置的制造效率降低的隐患。在半导体装置中，希望抑制翘曲。
发明内容
本发明的实施方式提供一种能够抑制翘曲的半导体装置。
实施方式的半导体装置包括第一金属层、电介质层、第二金属层、第一半导体区域、第二半导体区域、第三半导体区域、第一控制电极以及第一电极。所述电介质层设于所述第一金属层之上。所述第二金属层设于所述电介质层之上，并与所述第一金属层电连接。所述第一半导体区域设于所述第二金属层之上，是与所述第二金属层电连接的第一导电型。所述第二半导体区域设于所述第一半导体区域之上，是第二导电型。所述第三半导体区域设于所述第二半导体区域之上，是第一导电型。所述第一控制电极隔着第一绝缘膜与所述第二半导体区域对置。所述第一电极设于所述第三半导体区域以及所述第一控制电极之上，与所述第三半导体区域电连接，并通过第一绝缘部与所述第一控制电极绝缘。
附图说明
图1是例示实施方式的半导体装置的俯视图。
图2是例示实施方式的半导体装置的剖面图。
图3是例示实施方式的半导体装置的剖面图。
图4的(a)以及(b)是例示实施方式的半导体装置的变形例的剖面图。
图5的(a)以及(b)是例示实施方式的半导体装置的变形例的剖面图。
图6的(a)～图7的(d)是例示实施方式的制造方法的剖面图。
具体实施方式
以下，参照附图，对本发明的各实施方式进行说明。
附图为示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实相同。即使在表示相同部分的情况下，也存在通过附图而彼此的尺寸、比率不同地表示的情况。
在本申请说明书与各图中，对与已说明的要素相同的要素标注相同的附图标记并适当省略详细的说明。
在以下的说明以及附图中，n++、n+、n－标记表示各杂质浓度的相对高低。即，标注有“+”的标记表示，与“+”及“－”均未标注的标记相比杂质浓度相对较高，标注有“－”的标记表示，与“+”及“－”均未标注的标记相比杂质浓度相对较低。标注有“++”的标记表示，与标注有“+”的标记相比杂质浓度相对较高。这些标记表示在各个区域中包含p型杂质与n型杂质这两方的情况下，这些杂质相互补偿后的净杂质浓度的相对高低。对于以下说明的各实施方式，也可以使各半导体区域的p型(第二导电型的一个例子)与n型(第一导电型的一个例子)反转来实施各实施方式。
图1是表示实施方式的半导体装置的俯视图。
如图1所示，实施方式的半导体装置100包括在X方向上排列的第一元件区域R1与第二元件区域R2。在第一元件区域R1中设有第一元件MOS1，在第二元件区域R2中设有第二元件MOS2。第一元件MOS1以及第二元件MOS2为晶体管。在第一元件区域R1与第二元件区域R2之间设有未设置元件(晶体管)的中间区域R3。
另外，实施方式的半导体装置也可以不一定具有两个晶体管，晶体管也可以是一个。即，也可以不一定设置第二元件区域R2、中间区域R3。
在第一元件区域R1的表面设有源极电极61、第一电极焊盘71、第二电极焊盘72以及第三电极焊盘73。第一～第三电极焊盘71～73在Y方向上排列。第二电极焊盘72位于第一电极焊盘71与第三电极焊盘73之间。源极电极61具有开口部61a，覆盖设有开口部61a的区域以外的第一元件区域R1的大致整体。第一电极焊盘71以及第三电极焊盘73例如是源极电极焊盘，并与源极电极61电连接。第二电极焊盘72例如是与栅极电极41(参照图2)电连接的栅极电极焊盘，配置于开口部61a内，且与源极电极61绝缘。
同样地，在第二元件区域R2的表面设有源极电极62、第四电极焊盘74、第五电极焊盘75以及第六电极焊盘76。第四～第六电极焊盘74～76在Y方向上排列。第五电极焊盘75位于第四电极焊盘74与第六电极焊盘76之间。源极电极62具有开口部62a，覆盖设有开口部62a区域以外的第二元件区域R2的大致整体。第四电极焊盘74以及第六电极焊盘76例如是源极电极焊盘，并与源极电极62电连接。第五电极焊盘75例如是与栅极电极42(参照图2)电连接的栅极电极焊盘，配置于开口部62a内，且与源极电极62绝缘。
在该例子中，以在Y方向上延伸的中间区域R3为中心，第一元件区域R1与第二元件区域R2具有对称的结构。
图2是例示实施方式的半导体装置的剖面图。
图2表示图1所示的A1－A2线截面。如图2所示，实施方式的半导体装置100包括第一金属层11、第二金属层12、导电部13、电介质层20、以及半导体区域31(第一半导体区域)。它们遍及第一元件区域R1、第二元件区域R2以及中间区域R3而设置。
另外，在实施方式的说明中，将从第一金属层11朝向第二金属层12的方向设为Z方向(第一方向)、将与Z方向垂直的一个方向设为X方向(第二方向)、将与Z方向及X方向垂直的方向设为Y方向(第三方向)。另外，为了说明，将从第一金属层11朝向第二金属层12的方向称作“上”，将其相反方向称作“下”。这些方向基于第一金属层11与第二金属层12的相对位置关系，与重力的方向无关。
电介质层20设于第一金属层11之上，并与第一金属层11的上表面相接。第二金属层12设于电介质层20之上，并与电介质层20的上表面相接。导电部13在与Z方向垂直的方向上与电介质层20排列，并与电介质层20的侧面相接。第二金属层12与第一金属层11通过导电部13而电连接。导电部13也可以与第一金属层11以及第二金属层12中的至少某个作为一体而连续地形成。
例如，第一金属层11、第二金属层12以及电介质层20分别对半导体区域31施加应力。例如，第一金属层11以第一金属层11在沿着X－Y平面的方向上收缩的方式，向半导体区域31施加压缩应力(压缩半导体区域31的应力)。例如，第二金属层12以第二金属层12在沿着X－Y平面的方向上收缩的方式，向半导体区域31施加压缩应力。
另一方面，电介质层20对半导体区域31施加的应力例如包含与第一金属层11以及第二金属层12中的至少某个对半导体区域31施加的应力的方向为相反方向的成分。例如，电介质层20施加与由第一金属层11产生的应力以及由第二金属层12产生的应力分别为相反方向的应力。更具体而言，例如，电介质层20以电介质层20在沿着X－Y平面的方向上延伸的方式，对半导体区域31施加拉伸应力(拉伸半导体区域31的应力)。
例如，由于各层的热膨胀系数(线膨胀系数)的不同、温度变化等，有时在成膜工序中产生应力。例如，第一金属层11的热膨胀系数分别大于电介质层20的热膨胀系数以及半导体区域31的热膨胀系数。例如，第二金属层12的热膨胀系数分别大于电介质层20的热膨胀系数以及半导体区域31的热膨胀系数。
第一金属层11的厚度(沿着Z方向的长度)比第二金属层12的厚度厚。电介质层20的厚度比第二金属层12的厚度厚。
半导体区域31设于第二金属层12之上。半导体区域31为n型(第一导电型)。半导体区域31与第二金属层12例如欧姆接触。在半导体区域31之上设有半导体区域37。例如，半导体区域31为n++型，半导体区域37为n－型。即，例如，半导体区域31的n型杂质浓度比半导体区域37的n型杂质浓度高。
而且，在第一元件区域R1中设有基极区域32(第二半导体区域)、源极区域33(第三半导体区域)、栅极电极41(第一控制电极)以及栅极绝缘膜51(第一绝缘膜)。第一元件MOS1是由半导体区域31的一部分、基极区域32、源极区域33、栅极电极41以及栅极绝缘膜51形成的场效应晶体管(例如Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)。
基极区域32选择性地设于半导体区域37之上。基极区域32为p型(第二导电型)。
源极区域33选择性地设于基极区域32之上。源极区域33为第一导电型(n+型)。例如，源极区域33的n型杂质浓度比半导体区域37的n型杂质浓度高、且比半导体区域31的n型杂质浓度低。在该例子中，设有多个源极区域33，多个源极区域33在X方向上排列。
栅极电极41隔着栅极绝缘膜51设于半导体区域37之上。栅极电极41隔着栅极绝缘膜51与半导体区域37的一部分、基极区域32以及源极区域33的一部分对置。在该例子中，设有多个栅极电极41以及栅极绝缘膜51。多个栅极电极41在X方向上排列，各栅极电极41在Y方向上延伸。栅极电极41通过未图示的接触件而与第二电极焊盘72(参照图1)电连接。
在半导体区域37上形成有多个沟槽T1。多个沟槽T1在X方向上排列，各沟槽T1在Y方向上延伸。各沟槽T1设于源极区域33以及基极区域32，并达到半导体区域37。在各沟槽T1内设有栅极绝缘膜51，在该栅极绝缘膜51上设有栅极电极41。而且，在各沟槽T1内，在栅极电极41与源极电极61之间设有绝缘部55。
源极电极61设于源极区域33以及栅极电极41之上，并与源极区域33电连接。栅极电极41与源极电极61通过绝缘部55(第一绝缘部)而相互电绝缘。
与第一元件区域R1同样地，在第二元件区域R2设有基极区域34(第四半导体区域)、源极区域35(第五半导体区域)、栅极电极42(第二控制电极)以及栅极绝缘膜52(第二绝缘膜)。第二元件MOS2是由半导体区域31的一部分、基极区域34、源极区域35、栅极电极42以及栅极绝缘膜52形成的MOSFET。
基极区域34选择性地设于半导体区域37之上。基极区域34为p型(第二导电型)。
源极区域35选择性地设于基极区域34之上。源极区域35为第一导电型(n+型)。例如，源极区域35的n型杂质浓度比半导体区域37的n型杂质浓度高、且比半导体区域31的n型杂质浓度低。在该例子中，设有多个源极区域35，多个源极区域35在X方向上排列。
栅极电极42隔着栅极绝缘膜52设于半导体区域37之上。栅极电极42隔着栅极绝缘膜52与半导体区域37的一部分、基极区域34以及源极区域35的一部分对置。在该例子中，设有多个栅极电极42以及栅极绝缘膜52。多个栅极电极42在X方向上排列，各栅极电极42在Y方向上延伸。栅极电极42通过未图示的接触件而与第五电极焊盘75(参照图1)电连接。
在半导体区域37之上形成有多个沟槽T2。多个沟槽T2在X方向上排列，各沟槽T2在Y方向上延伸。各沟槽T2设于源极区域35以及基极区域34，并达到半导体区域37。在各沟槽T2内设有栅极绝缘膜52，在该栅极绝缘膜52上设有栅极电极42。而且，在各沟槽T2内，在栅极电极42与源极电极62之间设有绝缘部56。
源极电极62设于源极区域35以及栅极电极42之上，并与源极区域33电连接。栅极电极42与源极电极62通过绝缘部56(第二绝缘部)而相互电绝缘。
图3是例示实施方式的半导体装置的剖面图。
图3表示图2所示的A3－A4线截面。如图3所示，电介质层20具有开口20e。导电部13设于开口20e内。即，导电部13在X－Y平面上被电介质层20包围。导电部13的侧面与电介质层20相接。在该例子中，开口20e为大致圆形。因此，导电部13为连接第一金属层11与第二金属层12的圆柱状。换言之，第一金属层11以及第二金属层12形成夹着开设有孔的电介质层20的双层金属结构。
在该例子中，在从上方观察时，在与第一元件区域R1重叠的范围以及与第二元件区域R2重叠的范围，分别设有多个导电部13。例如，导电部13在源极电极61的下方以及源极电极62的下方分别设有多个。多个导电部13例如也可以在X方向或Y方向上等间隔地排列。
对半导体装置100的各构成要素的材料的一个例子进行说明。
半导体区域31、半导体区域37、基极区域32、源极区域33、基极区域34以及源极区域35作为半导体材料，包含硅、碳化硅、氮化镓、或者砷化镓。在作为半导体材料而使用硅的情况下，作为n型杂质，能够使用砷、磷、或者锑。作为p型杂质，能够使用硼。例如，通过在硅半导体基板中离子注入杂质，能够形成基极区域32、源极区域33、基极区域34以及源极区域35。在半导体区域31以及半导体区域37的至少某个中能够使用半导体基板。半导体区域31以及半导体区域37中的任一个也可以通过杂质的离子注入而形成。
栅极电极41以及栅极电极42包含掺杂有杂质的多晶硅等导电材料。
栅极绝缘膜51、栅极绝缘膜52、绝缘部55以及绝缘部56包含氧化硅等绝缘材料。
第一金属层11、第二金属层12、导电部13、源极电极61以及源极电极62包含铝、铜、银、钛、钨等金属。第一金属层11的材料与第二金属层12的材料可以相同，也可以不同。导电部13的材料可以与第一金属层11或第二金属层12的材料相同，也可以不同。
电介质层20包含氧化铝(例如Al2O3)、或氮化硅(例如Si3N4)等。电介质层20例如为绝缘体。
对半导体装置100的动作进行说明。
半导体装置100在对源极电极61与源极电极62之间施加了电压的状态下，通过对栅极电极41以及栅极电极42施加栅极偏压来进行动作。例如，当对栅极电极41、42施加栅极偏压而使MOSFET接通时，电流如图2所示的路径CP1那样从源极电极61流向源极电极62、或者如图2所示的路径CP2那样从源极电极62流向源极电极61。另外，电流也可以包含不经由导电部13以及第一金属层11而经由第二金属层12流动的成分。
第一金属层11、第二金属层12以及导电部13具有作为第一元件MOS1以及第二元件MOS2的每一个的漏极电极的作用。换言之，第一元件MOS1以及第二元件MOS2具有共用漏极电极的结构。
这种漏极共用结构的MOSFET例如能够用作智能手机等的电池组(充电电池)的保护电路。例如，在源极电极61连接电池，在源极电极62连接电源。在该情况下，通过从源极电极62侧的电源向源极电极61侧的电池流过电流，对电池进行充电。另外，例如，在源极电极61连接电池，在源极电极62连接电池组。在该情况下，通过从源极电极61侧的电池向源极电极62侧的充电电池流过电流，使电池放电，并对电池组进行充电。在栅极电极41、42连接保护IC，通过保护IC控制栅极偏压。保护IC通过控制栅极偏压，能够抑制电池组的过充电。但是，实施方式的半导体装置可以不一定是漏极共用的结构，也可以不是电池组的保护电路。
对实施方式的效果进行说明。
形成于半导体区域的背面侧的金属层对半导体区域施加应力。因此，例如，在金属层较厚的情况下等，存在设有半导体装置的晶片或芯片产生翘曲的隐患。例如，第一金属层11以及第二金属层12对半导体区域施加应力。与此相对，在实施方式中，在第一金属层11与第二金属层12之间设有电介质层20。由此，与不设置电介质层20而单纯加厚金属层的情况相比，能够缓和施加于半导体区域31的应力。由此，能够抑制晶片或芯片的翘曲。另外，例如，能够提高晶片或芯片的强度。
电介质层20对半导体区域31施加的应力优选包含相对于第一金属层11以及所述第二金属层12中的至少某个对半导体区域31施加的应力的方向为相反方向的成分。由此，能够减小施加于半导体区域31的合计应力。即，能够减小在晶片或芯片的整体产生的合计应力。
这样，电介质层20能够具有作为强度保护层或应力缓冲层(应力缓和层)的作用。作为这种电介质层20的材料的一个例子，优选氧化铝、氮化硅。
在半导体装置100中，电流在半导体层(半导体区域31、37、基极区域32、34、源极区域33、35)中沿纵向(Z方向)流动。通过减薄半导体层，纵向的电流路径变短，能够减小纵向的电阻成分。即，能够降低半导体装置100的接通电阻。但是，使半导体层薄膜化，存在导致芯片或晶片的抗弯强度降低的隐患。
另外，电流在漏极电极(例如第一金属层11以及第二金属层12)中沿横向(沿着X－Y平面的方向)流动。通过加厚漏极电极，横向的有效的电流路径增加，能够减小横向的电阻成分。即，能够降低半导体装置100的接通电阻。但是，若加厚金属层(漏极电极)，则金属层对半导体层施加的应力变大。因此，膜应力对芯片或晶片的影响变大，存在翘曲变大的隐患。
特别是在为了降低接通电阻而使半导体层变薄、且使金属层变厚的情况下，由于芯片或晶片的抗弯强度的降低和膜应力增加的影响，存在翘曲变大的隐患。即，难以兼顾半导体层的薄膜化与金属层的厚膜化。与此相对，在实施方式中，通过设置电介质层20能够抑制翘曲，因此容易兼顾使半导体层变薄以及使金属层(例如第一金属层11)变厚。根据实施方式，能够在降低接通电阻的同时，抑制芯片或晶片的翘曲。与不设置电介质层20而单纯地加厚金属层(漏极电极)的情况相比，能够减少芯片或晶片的翘曲量。
例如，半导体层的厚度(半导体区域31的下表面与源极区域33的上表面之间的距离)为15μm以上且100μm以下。半导体层的厚度也可以比漏极电极的厚度(第一金属层11的下表面与第二金属层12的上表面之间的距离)薄。由此，能够降低接通电阻。
第二金属层12比第一金属层11薄。例如，第二金属层12只要具有能够与半导体区域31欧姆接触的厚度即可。因此，通过减薄第二金属层12，能够降低由第二金属层12产生的应力。另一方面，通过加厚第一金属层11，能够降低接通电阻。电介质层20的厚度能够根据第一金属层11(以及第二金属层12)的厚度(应力)适当调节，以能够减少芯片或晶片的翘曲量。例如，电介质层20比第二金属层12厚。电介质层20可以比第一金属层11厚，也可以比第一金属层11薄。
图4的(a)、图4的(b)、图5的(a)以及图5的(b)是例示实施方式的半导体装置的变形例的剖面图。
图4的(a)以及图4的(b)表示半导体装置101，图5的(a)以及图5的(b)表示半导体装置102。这些半导体装置101、102的电介质层20以及导电部13的平面形状与上述半导体装置100的电介质层20以及导电部13的平面形状不同。除此以外，半导体装置101、102与半导体装置100相同。
图4的(b)表示图4的(a)所示的A5－A6线截面。另外，在图4的(b)中用虚线表示第一～第六电极焊盘71～76等的位置。如图4的(b)所示，在该例子中，电介质层20在中央部具有一个开口20e。在开口20e内设有一个导电部13。
导电部13包括第一部分13a、第二部分13b以及第三部分13c。第一部分13a、第二部分13b以及第三部分13c在X方向上排列且连续。第一部分13a位于第二部分13b与第三部分13c之间。第一部分13a在Z方向上与中间区域R3(源极区域33与源极区域35之间的区域)重叠。即，第一部分13a位于第一元件MOS1与第二元件MOS2之间的下方。第二部分13b在Z方向上与栅极电极41以及源极区域33的一部分重叠。第三部分13c在Z方向上与栅极电极42以及源极区域35的一部分重叠。
在漏极共用结构的半导体装置的漏极电极中，电流容易集中在两个晶体管之间的部分。与此相对，导电部13包括第一部分13a、第二部分13b以及第三部分13c。即，在电流密度变高的部分，第一金属层11与第二金属层12通过导电部13而连接。换言之，电介质层20具有使两个MOSFET的电流通路部导通的平面图案。由此，即使设置电介质层20，也能够抑制漏极电极中的电阻增大。通过设置电介质层20，能够减薄半导体层，因此总体上能够降低接通电阻。
图5的(b)表示图5的(a)所示的A7－A8线截面。另外，在图5的(b)中用虚线表示第一～第六电极焊盘71～76等的位置。如图5的(b)所示，在该例子中，电介质层20在X方向的中央部沿Y方向具有多个开口20e。在各开口20e内设有导电部13。
各导电部13包括第一部分13a、第二部分13b以及第三部分13c。因而，在该例中，在电流密度变高的部分，由于第一金属层11与第二金属层12通过导电部13而连接，因此也能够抑制漏极电极中的电阻的增大。
另外，多个导电部13在Y方向上排列。在邻接的两个导电部13彼此之间设有沿X方向延伸的电介质层20的一部分20p。通过电介质层20的一部分20p，能够抑制从第一金属层11以及第二金属层12对半导体区域31施加的应力。例如，电介质层20的一部分20p对半导体区域31施加与第一金属层11、导电部13相反方向的应力。
通过增大开口20e的合计面积(多个导电部13在X－Y平面上的合计面积)，电流通路扩大，因此能够抑制接通电阻的增大。通过减小开口20e的合计面积，作为应力缓和层的电介质层20的面积变大，能够进一步抑制翘曲。
但是，在实施方式中，开口20e的平面图案(导电部13的平面图案)并不限于上述。开口20e的面积、宽度、间隔、数量等能够适当变更。在设置多个开口20e的情况下，也可以使成为电流路径的芯片中央部的开口20e比芯片外周部的开口20e宽。也可以适当组合图3所示那样的大致圆形的开口20e的图案与图4的(b)或图5的(b)所示那样的大致矩形的开口20e的图案。
对半导体装置的制造方法进行说明。
图6的(a)～图7的(d)是例示实施方式的制造方法的剖面图。
如图6的(a)所示，在基板200(例如硅基板)的表面200fs侧，设置半导体区域37、基极区域32、34、源极区域33、35、栅极电极41、42、栅极绝缘膜51、52以及源极电极61、62。基板200的背面200b侧成为作为半导体区域31的半导体膜31f。另外，为了方便，省略了栅极绝缘膜的图示。
如图6的(b)所示，在基板200的表面200fs侧利用粘接剂201粘贴支承基板202(例如玻璃基板)。
如图6的(c)所示，研磨基板200的背面200b侧，使基板200薄膜化。由此，形成半导体区域31。然后，在基板200的背面200b、即半导体区域31的背面31bs(与基极区域32相反的一侧的面)形成成为金属层12的金属膜12f。在金属膜12f的形成中能够使用溅射、蒸镀、镀覆等方法。金属膜12f例如为种子金属。
如图6的(d)所示，在金属膜12f的背面12bs(与半导体区域31相反的一侧的面)形成成为电介质层20的介电膜20f。在介电膜20f的形成中，例如能够使用不降低粘接剂201的品质的、不在高温下成膜的方法。例如，能够使用涂覆、PEALD(Plasma Enhanced AtomicLayer Deposition，等离子体增强原子层沉积)法。
如图7的(a)所示，例如通过RIE(反应性离子蚀刻)等，在介电膜20f上设置贯通孔20h。在贯通孔20h内露出金属膜12f。贯通孔20h与上述开口20e对应。之后，在金属膜12f的背面12bs以及介电膜20f的背面20bs(与金属膜12f相反的一侧的面)形成成为导电部13的导电膜13f。在导电膜13f的形成中能够使用溅射、蒸镀、镀覆等方法。
另外，在该例子中，在介电膜20f的成膜后设置贯通孔20h，但也可以使用粘贴预先形成有孔的薄膜片的方法。
如图7的(b)所示，将导电膜13f的背面13bs(与金属膜12f相反的一侧的面)侧研磨并平坦化，直到露出介电膜20f的背面20bs为止。
如图7的(c)所示，在介电膜20f的背面20bs以及导电膜13f的背面13bs形成成为金属层11的金属膜11f。在金属膜11f的形成中能够使用溅射、蒸镀、镀覆等方法。
例如，金属膜12f比金属膜11f薄且比介电膜20f薄。通过减薄金属膜12f，能够抑制由金属膜12f对基板施加的应力。由此，例如，能够抑制在成膜金属膜12f之后的工序(例如，介电膜20f的成膜、贯通孔20h的形成等)中的对基板的负载。因此，能够减薄基板(半导体层)，能够降低半导体装置的接通电阻。
如图7的(d)所示，剥离粘接剂201以及支承基板202。进而，对基板进行适当切割。通过以上，能够制造半导体装置100、101、102。
如以上说明那样，根据实施方式，能够提供可以抑制翘曲的半导体装置。
关于以上说明的各实施方式中的各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描式静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度能够视为与在各半导体区域中活性化的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM来确认。另外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)来测定。
在本申请说明书中，关于“电连接”，除了直接接触连接的情况之外，还包括经由其他导电性部件等连接的情况。
以上，参照具体例，对本发明的实施方式进行了说明。但是，本发明并不限定于这些具体例。例如，关于半导体装置中包含的各要素的具体构成，只要本领域技术人员能够通过从公知的范围中适当选择来同样地实施本发明，并获得相同的效果，则包含在本发明的范围内。
在技术上可行的范围内组合各具体例中的任意两个以上的要素，只要包含本发明的主旨，则包含在本发明的范围内。
此外，作为本发明的实施方式，本领域技术人员能够以上述半导体装置为基础进行适当设计变更而实施的所有半导体装置，只要包含本发明的主旨，则也属于本发明的范围。
此外，在本发明的思想范畴中，只要是本领域技术人员能够想到的各种变更例以及修正例，则这些变更例以及修正例也被认为属于本发明的范围。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。

Claims (9)

1.一种半导体装置，其中，具备：
第一金属层；
电介质层，设于所述第一金属层之上；
第二金属层，设于所述电介质层之上，并与所述第一金属层电连接；
第一导电型的第一半导体区域，设于所述第二金属层之上，并与所述第二金属层电连接；
第二导电型的第二半导体区域，设于所述第一半导体区域之上；
第一导电型的第三半导体区域，设于所述第二半导体区域之上；
第一控制电极，隔着第一绝缘膜而与所述第二半导体区域对置；以及
第一电极，设于所述第三半导体区域以及所述第一控制电极之上，与所述第三半导体区域电连接，并通过第一绝缘部而与所述第一控制电极绝缘。
2.如权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
第二导电型的第四半导体区域，设于所述第一半导体区域之上；
第一导电型的第五半导体区域，设于所述第四半导体区域之上；
第二控制电极，隔着第二绝缘膜而与所述第四半导体区域对置；以及
第二电极，设于所述第五半导体区域以及所述第二控制电极之上，与所述第五半导体区域电连接，并通过第二绝缘部而与所述第二控制电极绝缘。
3.如权利要求2所述的半导体装置，其中，
所述半导体装置还具备导电部，该导电部在与从所述第一金属层朝向所述第二金属层的第一方向垂直的方向上与所述电介质层排列，将所述第一金属层与所述第二金属层电连接。
4.如权利要求3所述的半导体装置，其中，
所述导电部在所述第一电极的下方以及所述第二电极的下方设有多个。
5.如权利要求3所述的半导体装置，其中，
所述导电部具有第一部分，所述第一部分在所述第一方向上与所述第三半导体区域和所述第五半导体区域之间的中间区域重叠。
6.如权利要求5所述的半导体装置，其中，
所述导电部具有第二部分和第三部分，所述第二部分在所述第一方向上与所述第三半导体区域重叠，所述第三部分在所述第一方向上与所述第五半导体区域重叠。
7.如权利要求5所述的半导体装置，其中，
所述导电部设有多个。
8.如权利要求1至7中任一项所述的半导体装置，其中，
所述第二金属层比所述第一金属层薄。
9.如权利要求1至7中任一项所述的半导体装置，其中，
所述电介质层包含氮化硅以及氧化铝中的至少某个。
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