JP7470070B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置の製造工程において、半導体装置が設けられるウェーハに反りが生じることがある。ウェーハの反りは、半導体装置の製造効率を低下させる恐れがある。半導体装置においては、反りを抑制することが望まれている。
特開２０１６－８６００６号公報
本発明の実施形態は、反りを抑制可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１金属層と、誘電体層と、第２金属層と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第１制御電極と、第１電極と、を含む。前記誘電体層は、前記第１金属層の上に設けられる。前記第２金属層は、前記誘電体層の上に設けられ、前記第１金属層と電気的に接続される。前記第１半導体領域は、前記第２金属層の上に設けられ、前記第２金属層と電気的に接続された第１導電形である。前記第２半導体領域は、前記第１半導体領域の上に設けられ第２導電形である。前記第３半導体領域は、前記第２半導体領域の上に設けられ第１導電形である。前記第１制御電極は、前記第２半導体領域と第１絶縁膜を介して対向する。前記第１電極は、前記第３半導体領域及び前記第１制御電極の上に設けられ、前記第３半導体領域と電気的に接続され、前記第１制御電極と第１絶縁部により絶縁される。
実施形態に係る半導体装置を例示する平面図である。 実施形態に係る半導体装置を例示する断面図である。 実施形態に係る半導体装置を例示する断面図である。 図４（ａ）及び図４（ｂ）は、実施形態に係る半導体装置の変形例を例示する断面図である。 図５（ａ）及び図５（ｂ）は、実施形態に係る半導体装置の変形例を例示する断面図である。 図６（ａ）～図６（ｄ）は、実施形態に係る製造方法を例示する断面図である。 図７（ａ）～図７（ｄ）は、実施形態に係る製造方法を例示する断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋＋、ｎ＋、ｎ－表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。「＋＋」が付されている表記は、「＋」が付されている表記よりも不純物濃度が相対的に高いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。以下で説明する各実施形態について、各半導体領域のｐ形（第２導電形の一例）とｎ形（第１導電形の一例）を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置を表す平面図である。
図１に表したように、実施形態に係る半導体装置１００は、Ｘ方向に並ぶ第１素子領域Ｒ１と第２素子領域Ｒ２とを含む。第１素子領域Ｒ１には、第１素子ＭＯＳ１が設けられおり、第２素子領域Ｒ２には、第２素子ＭＯＳ２が設けられている。第１素子ＭＯＳ１及び第２素子ＭＯＳ２は、トランジスタである。第１素子領域Ｒ１と第２素子領域Ｒ２との間には、素子（トランジスタ）が設けられない中間領域Ｒ３が設けられている。
なお、実施形態に係る半導体装置は、必ずしも２つのトランジスタを有していなくてもよく、トランジスタは１つでもよい。すなわち、第２素子領域Ｒ２や中間領域Ｒ３は必ずしも設けられなくてもよい。
第１素子領域Ｒ１の表面には、ソース電極６１と、第１電極パッド７１と、第２電極パッド７２と、第３電極パッド７３とが設けられている。第１～第３電極パッド７１～７３は、Ｙ方向に並んでいる。第２電極パッド７２は、第１電極パッド７１と第３電極パッド７３との間に位置する。ソース電極６１は、開口部６１ａを有しており、開口部６１ａが設けられた領域以外の第１素子領域Ｒ１の略全体を覆っている。第１電極パッド７１及び第３電極パッド７３は、例えばソース電極パッドであり、ソース電極６１と電気的に接続されている。第２電極パッド７２は、例えばゲート電極４１（図２参照）と電気的に接続されるゲート電極パッドであり、開口部６１ａ内に配置され、ソース電極６１から絶縁されている。
同様に、第２素子領域Ｒ２の表面には、ソース電極６２と、第４電極パッド７４と、第５電極パッド７５と、第６電極パッド７６とが設けられている。第４～第６電極パッド７４～７６は、Ｙ方向に並んでいる。第５電極パッド７５は、第４電極パッド７４と第６電極パッド７６との間に位置する。ソース電極６２は、開口部６２ａを有しており、開口部６２ａが設けられた領域以外の第２素子領域Ｒ２の略全体を覆っている。第４電極パッド７４及び第６電極パッド７６は、例えばソース電極パッドであり、ソース電極６２と電気的に接続されている。第５電極パッド７５は、例えばゲート電極４２（図２参照）と電気的に接続されるゲート電極パッドであり、開口部６２ａ内に配置され、ソース電極６２から絶縁されている。
この例では、Ｙ方向に延びる中間領域Ｒ３を中心に、第１素子領域Ｒ１と第２素子領域Ｒ２とは対称の構造を有している。
図２は、実施形態に係る半導体装置を例示する断面図である。
図２は、図１に表したＡ１－Ａ２線断面を表す。図２に表したように、実施形態に係る半導体装置１００は、第１金属層１１と、第２金属層１２と、導電部１３と、誘電体層２０と、半導体領域３１（第１半導体領域）と、を含む。これらは、第１素子領域Ｒ１、第２素子領域Ｒ２、及び中間領域Ｒ３にわたって設けられている。
なお、実施形態の説明では、第１金属層１１から第２金属層１２へ向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直な１つの方向をＸ方向（第２方向）とし、Ｚ方向及びＸ方向に垂直な方向をＹ方向（第３方向）としている。また、説明のために、第１金属層１１から第２金属層１２へ向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１金属層１１と第２金属層１２との相対的な位置関係に基づき、重力の方向とは無関係である。
誘電体層２０は、第１金属層１１の上に設けられており、第１金属層１１の上面に接している。第２金属層１２は、誘電体層２０の上に設けられており、誘電体層２０の上面に接している。導電部１３は、Ｚ方向と垂直な方向において誘電体層２０と並んでおり、誘電体層２０の側面に接している。第２金属層１２と第１金属層１１とは、導電部１３によって電気的に接続されている。導電部１３は、第１金属層１１及び第２金属層１２の少なくともいずれかと一体として連続して形成されたものでも良い。
例えば、第１金属層１１、第２金属層１２及び誘電体層２０は、それぞれ、半導体領域３１に応力を印加する。例えば、第１金属層１１は、Ｘ－Ｙ平面に沿った方向において第１金属層１１が縮むように、半導体領域３１に圧縮応力（半導体領域３１を圧縮する応力）を印加する。例えば、第２金属層１２は、Ｘ－Ｙ平面に沿った方向において第２金属層１２が縮むように、半導体領域３１に圧縮応力を印加する。
一方、誘電体層２０が半導体領域３１に印加する応力は、例えば、第１金属層１１及び第２金属層１２の少なくともいずれかが半導体領域３１に印加する応力の方向とは逆方向の成分を含む。例えば、誘電体層２０は、第１金属層１１による応力及び第２金属層１２による応力のそれぞれとは逆方向の応力を印加する。より具体的には、例えば誘電体層２０は、Ｘ－Ｙ平面に沿った方向において誘電体層２０が伸びるように、半導体領域３１に引張応力（半導体領域３１を引っ張る応力）を印加する。
例えば、各層の熱膨張係数（線膨張係数）の違いや温度変化などに起因して成膜プロセス中に応力が生じることがある。例えば、第１金属層１１の熱膨張係数は、誘電体層２０の熱膨張係数及び半導体領域３１の熱膨張係数のそれぞれよりも大きい。例えば、第２金属層１２の熱膨張係数は、誘電体層２０の熱膨張係数及び半導体領域３１の熱膨張係数のそれぞれよりも大きい。
第１金属層１１の厚さ（Ｚ方向に沿った長さ）は、第２金属層１２の厚さよりも厚い。誘電体層２０の厚さは、第２金属層１２の厚さよりも厚い。
半導体領域３１は、第２金属層１２の上に設けられている。半導体領域３１は、ｎ形（第１導電形）である。半導体領域３１と第２金属層１２とは、例えばオーミック接触している。半導体領域３１の上には、半導体領域３７が設けられている。例えば、半導体領域３１は、ｎ＋＋形であり、半導体領域３７は、ｎ－形である。すなわち、例えば半導体領域３１のｎ形不純物濃度は、半導体領域３７のｎ形不純物濃度よりも高い。
さらに、第１素子領域Ｒ１には、ベース領域３２（第２半導体領域）と、ソース領域３３（第３半導体領域）と、ゲート電極４１（第１制御電極）と、ゲート絶縁膜５１（第１絶縁膜）と、が設けられている。第１素子ＭＯＳ１は、半導体領域３１の一部と、ベース領域３２と、ソース領域３３と、ゲート電極４１と、ゲート絶縁膜５１と、によって形成される電界効果トランジスタ（例えばMetal-Oxide-Semiconductor Field-Effect Transistor：ＭＯＳＦＥＴ）である。
ベース領域３２は、半導体領域３７の上に選択的に設けられている。ベース領域３２は、ｐ形（第２導電形）である。
ソース領域３３は、ベース領域３２の上に選択的に設けられている。ソース領域３３は、第１導電形（ｎ＋形）である。例えばソース領域３３のｎ形不純物濃度は、半導体領域３７のｎ形不純物濃度よりも高く、半導体領域３１のｎ形不純物濃度よりも低い。この例では、ソース領域３３は複数設けられ、複数のソース領域３３は、Ｘ方向に並んでいる。
ゲート電極４１は、ゲート絶縁膜５１を介して半導体領域３７の上に設けられている。ゲート電極４１は、半導体領域３７の一部、ベース領域３２、及びソース領域３３の一部と、ゲート絶縁膜５１を介して対向している。この例では、ゲート電極４１及びゲート絶縁膜５１は複数設けられている。複数のゲート電極４１は、Ｘ方向に並んでおり、各ゲート電極４１は、Ｙ方向に延在している。ゲート電極４１は、図示しないコンタクトによって、第２電極パッド７２（図１参照）と電気的に接続されている。
半導体領域３７の上に、複数のトレンチＴ１が形成されている。複数のトレンチＴ１は、Ｘ方向において並び、各トレンチＴ１はＹ方向に延在している。各トレンチＴ１は、ソース領域３３及びベース領域３２に設けられており、半導体領域３７まで到達している。各トレンチＴ１内にゲート絶縁膜５１が設けられ、そのゲート絶縁膜５１上にゲート電極４１が設けられている。さらに各トレンチＴ１内において、ゲート電極４１とソース電極６１との間に絶縁部５５が設けられている。
ソース電極６１は、ソース領域３３及びゲート電極４１の上に設けられ、ソース領域３３と電気的に接続されている。ゲート電極４１とソース電極６１とは絶縁部５５（第１絶縁部）により互いに電気的に絶縁されている。
第１素子領域Ｒ１と同様に、第２素子領域Ｒ２には、ベース領域３４（第４半導体領域）と、ソース領域３５（第５半導体領域）と、ゲート電極４２（第２制御電極）と、ゲート絶縁膜５２（第２絶縁膜）と、が設けられている。第２素子ＭＯＳ２は、半導体領域３１の一部と、ベース領域３４と、ソース領域３５と、ゲート電極４２と、ゲート絶縁膜５２と、によって形成されるＭＯＳＦＥＴである。
ベース領域３４は、半導体領域３７の上に選択的に設けられている。ベース領域３４は、ｐ形（第２導電形）である。
ソース領域３５は、ベース領域３４の上に選択的に設けられている。ソース領域３５は、第１導電形（ｎ＋形）である。例えばソース領域３５のｎ形不純物濃度は、半導体領域３７のｎ形不純物濃度よりも高く、半導体領域３１のｎ形不純物濃度よりも低い。この例では、ソース領域３５は複数設けられ、複数のソース領域３５は、Ｘ方向に並んでいる。
ゲート電極４２は、ゲート絶縁膜５２を介して半導体領域３７の上に設けられている。ゲート電極４２は、半導体領域３７の一部、ベース領域３４、及びソース領域３５の一部と、ゲート絶縁膜５２を介して対向している。この例では、ゲート電極４２及びゲート絶縁膜５２は複数設けられている。複数のゲート電極４２は、Ｘ方向に並んでおり、各ゲート電極４２は、Ｙ方向に延在している。ゲート電極４２は、図示しないコンタクトによって、第５電極パッド７５（図１参照）と電気的に接続されている。
半導体領域３７の上に、複数のトレンチＴ２が形成されている。複数のトレンチＴ２は、Ｘ方向において並び、各トレンチＴ２はＹ方向に延在している。各トレンチＴ２は、ソース領域３５及びベース領域３４に設けられており、半導体領域３７まで到達している。各トレンチＴ２内にゲート絶縁膜５２が設けられ、そのゲート絶縁膜５２上にゲート電極４２が設けられている。さらに各トレンチＴ２内において、ゲート電極４２とソース電極６２との間に絶縁部５６が設けられている。
ソース電極６２は、ソース領域３５及びゲート電極４２の上に設けられ、ソース領域３３と電気的に接続されている。ゲート電極４２とソース電極６２とは絶縁部５６（第２絶縁部）により互いに電気的に絶縁されている。
図３は、実施形態に係る半導体装置を例示する断面図である。
図３は、図２に表したＡ３－Ａ４線断面を表す。図３に表したように、誘電体層２０は、開口２０ｅを有する。導電部１３は、開口２０ｅ内に設けられている。すなわち、導電部１３は、Ｘ－Ｙ平面において、誘電体層２０に囲まれている。導電部１３の側面は、誘電体層２０と接している。この例では、開口２０ｅは略円形である。そのため、導電部１３は、第１金属層１１と第２金属層１２とを接続する円柱状である。言い換えれば、第１金属層１１及び第２金属層１２は、穴の開いた誘電体層２０を挟む２層メタル構造を形成している。
この例では、上方から見たときに、第１素子領域Ｒ１と重なる範囲及び第２素子領域Ｒ２と重なる範囲のそれぞれに、複数の導電部１３が設けられている。例えば、導電部１３は、ソース電極６１の下及びソース電極６２の下のそれぞれにおいて、複数設けられている。複数の導電部１３は、例えば、Ｘ方向またはＹ方向において等間隔で配列されても良い。
半導体装置１００の各構成要素の材料の一例を説明する。
半導体領域３１、半導体領域３７、ベース領域３２、ソース領域３３、ベース領域３４、及びソース領域３５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。例えば、シリコン半導体基板に、不純物をイオン注入することにより、ベース領域３２、ソース領域３３、ベース領域３４、及びソース領域３５を形成することができる。半導体領域３１及び半導体領域３７の少なくともいずれかには半導体基板を用いることができる。半導体領域３１及び半導体領域３７のいずれかは、不純物のイオン注入で形成されてもよい。
ゲート電極４１及びゲート電極４２は、不純物がドープされたポリシリコンなどの導電材料を含む。
ゲート絶縁膜５１、ゲート絶縁膜５２、絶縁部５５、及び絶縁部５６は、酸化シリコンなどの絶縁材料を含む。
第１金属層１１、第２金属層１２、導電部１３、ソース電極６１、及びソース電極６２は、アルミニウム、銅、銀、チタン、タングステンなどの金属を含む。第１金属層１１の材料と第２金属層１２の材料とは、同じでも良いし、異なっていても良い。導電部１３の材料は、第１金属層１１または第２金属層１２の材料と同じでも良いし、異なっていても良い。
誘電体層２０は、酸化アルミニウム（例えばＡｌ２Ｏ３）、または窒化シリコン（例えばＳｉ３Ｎ４）などを含む。誘電体層２０は、例えば絶縁体である。
半導体装置１００の動作を説明する。
半導体装置１００は、ソース電極６１とソース電極６２との間に電圧が印加された状態で、ゲート電極４１及びゲート電極４２にゲートバイアスを印加することにより動作する。例えば、ゲート電極４１、４２にゲートバイアスを印加してＭＯＳＦＥＴをオンにすると、電流は、図２に示した経路ＣＰ１のようにソース電極６１からソース電極６２へ流れる、または、図２に示した経路ＣＰ２のようにソース電極６２からソース電極６１へ流れる。なお、電流は、導電部１３及び第１金属層１１を経由せずに第２金属層１２を介して流れる成分を含んでも良い。
第１金属層１１、第２金属層１２及び導電部１３は、第１素子ＭＯＳ１及び第２素子ＭＯＳ２のそれぞれのドレイン電極としての役割を有する。言い換えれば、第１素子ＭＯＳ１及び第２素子ＭＯＳ２は、ドレイン電極を共有した構造を有する。
このようなドレイン共有構造のＭＯＳＦＥＴは、例えば、スマートフォンなどの電池パック（充電池）の保護回路として用いることができる。例えば、ソース電極６１にバッテリーが接続され、ソース電極６２に電源が接続される。この場合、ソース電極６２側の電源からソース電極６１側のバッテリーに電流を流すことで、バッテリーが充電される。また、例えば、ソース電極６１にバッテリーが接続され、ソース電極６２に電池パックが接続される。この場合、ソース電極６１側のバッテリーからソース電極６２側の充電池に電流を流すことで、バッテリーを放電し、電池パックが充電される。ゲート電極４１、４２には、保護ＩＣが接続され、保護ＩＣによりゲートバイアスが制御される。保護ＩＣは、ゲートバイアスを制御することで、電池パックの過充電を抑制することができる。但し、実施形態に係る半導体装置は、必ずしも、ドレイン共有の構造でなくても良いし、電池パックの保護回路でなくても良い。
実施形態の効果を説明する。
半導体領域の裏面側に形成された金属層は、半導体領域に応力を印加する。そのため、例えば金属層が厚い場合などに、半導体装置が設けられたウェーハまたはチップに反りが生じる恐れがある。例えば、第１金属層１１及び第２金属層１２は、半導体領域に応力を加えている。これに対して、実施形態においては、第１金属層１１と第２金属層１２との間に誘電体層２０が設けられている。これにより、誘電体層２０を設けずに単純に金属層を厚くする場合に比べて、半導体領域３１に印加される応力を緩和することができる。これにより、ウェーハまたはチップの反りを抑制することができる。また、例えば、ウェーハまたはチップの強度を向上させることができる。
誘電体層２０が半導体領域３１に印加する応力は、第１金属層１１及び前記第２金属層１２の少なくともいずれかが半導体領域３１に印加する応力の方向に対して逆方向の成分を含むことが望ましい。これにより、半導体領域３１に印加される合計の応力を小さくすることができる。すなわち、ウェーハまたはチップの全体に生じる合計の応力を小さくすることができる。
このように、誘電体層２０は、強度保護層または応力緩衝層（応力緩和層）としての役割を有することができる。このような誘電体層２０の材料の一例としては、酸化アルミニウムや窒化シリコンが好適である。
半導体装置１００においては、電流が半導体層（半導体領域３１、３７、ベース領域３２、３４、ソース領域３３、３５）を縦方向（Ｚ方向）に沿って流れる。半導体層を薄くすることで、縦方向の電流経路が短くなり、縦方向の抵抗成分を小さくすることができる。すなわち、半導体装置１００のオン抵抗を低減することができる。しかし、半導体層を薄膜化することは、チップまたはウェーハの抗折強度の低下を招く恐れがある。
また、電流は、ドレイン電極（例えば第１金属層１１及び第２金属層１２）を横方向（Ｘ－Ｙ平面に沿った方向）に流れる。ドレイン電極を厚くすることで、横方向の実効的な電流経路が増加し、横方向の抵抗成分を小さくすることができる。すなわち、半導体装置１００のオン抵抗を低減することができる。しかし、金属層（ドレイン電極）を厚くすると、金属層が半導体層に印加する応力が大きくなる。そのため、チップまたはウェーハに対する膜応力の影響が大きくなり、反りが大きくなる恐れがある。
特にオン抵抗を低減するために半導体層を薄くし、かつ金属層を厚くした場合は、チップまたはウェーハの抗折強度の低下と、膜応力増加と、の影響によって、反りが大きくなる恐れがある。すなわち、半導体層の薄膜化と金属層の厚膜化との両立は困難であった。これに対して、実施形態においては、誘電体層２０を設けることで反りを抑制できるため、半導体層を薄くすることと、金属層（例えば第１金属層１１）を厚くすることとを両立させやすい。実施形態によれば、オン抵抗を低減させつつ、チップまたはウェーハの反りを抑制することができる。誘電体層２０を設けずに単純に金属層（ドレイン電極）を厚くする場合と比べて、チップまたはウェーハの反り量を低減することが可能となる。
例えば、半導体層の厚さ（半導体領域３１の下面とソース領域３３の上面との間の距離）は、１５μｍ以上１００μｍ以下である。半導体層の厚さは、ドレイン電極の厚さ（第１金属層１１の下面と第２金属層１２の上面との間の距離）よりも薄くても良い。これにより、オン抵抗を低減させることができる。
第２金属層１２は、第１金属層１１よりも薄い。例えば、第２金属層１２は、半導体領域３１とオーミック接触できるだけの厚さを有していれば良い。そのため、第２金属層１２を薄くすることで、第２金属層１２による応力を低減できる。一方、第１金属層１１を厚くすることで、オン抵抗を低減させることができる。誘電体層２０の厚さは、第１金属層１１（及び第２金属層１２）の厚さ（応力）に応じて、チップまたはウェーハの反り量を低減できるように適宜調節することができる。例えば、誘電体層２０は、第２金属層１２よりも厚い。誘電体層２０は、第１金属層１１よりも厚くても良いし、薄くても良い。
図４（ａ）、図４（ｂ）、図５（ａ）及び図５（ｂ）は、実施形態に係る半導体装置の変形例を例示する断面図である。
図４（ａ）及び図４（ｂ）は半導体装置１０１を表し、図５（ａ）及び図５（ｂ）は、半導体装置１０２を表している。これらの半導体装置１０１、１０２は、誘電体層２０及び導電部１３の平面形状が、上述した半導体装置１００とは異なる。これ以外については、半導体装置１０１、１０２は、半導体装置１００と同様である。
図４（ｂ）は、図４（ａ）に表したＡ５－Ａ６線断面を表す。また、図４（ｂ）には、第１～第６電極パッド７１～７６などの位置を破線で表している。図４（ｂ）に表したように、この例では、誘電体層２０は、中央部に１つの開口２０ｅを有する。開口２０ｅ内に１つの導電部１３が設けられている。
導電部１３は、第１部分１３ａと、第２部分１３ｂと、第３部分１３ｃと、を含む。第１部分１３ａ、第２部分１３ｂ及び第３部分１３ｃは、Ｘ方向に並び連続している。第１部分１３ａは、第２部分１３ｂと第３部分１３ｃとの間に位置する。第１部分１３ａは、中間領域Ｒ３（ソース領域３３とソース領域３５との間の領域）とＺ方向において重なる。すなわち、第１部分１３ａは、第１素子ＭＯＳ１と第２素子ＭＯＳ２との間の下方に位置する。第２部分１３ｂは、ゲート電極４１及びソース領域３３の一部とＺ方向において重なる。第３部分１３ｃは、ゲート電極４２及びソース領域３５の一部とＺ方向において重なる。
ドレイン共有構造の半導体装置のドレイン電極においては、２つのトランジスタの間の部分に電流が集中しやすい。これに対して、導電部１３は、第１部分１３ａ、第２部分１３ｂ及び第３部分１３ｃを含む。すなわち、電流密度が高くなる部分において、第１金属層１１と第２金属層１２とが、導電部１３によって接続されている。言い換えれば、誘電体層２０は、２つのＭＯＳＦＥＴの電流パス部を導通させる平面パターンを有している。これにより、誘電体層２０を設けても、ドレイン電極における抵抗が増大することを抑制できる。誘電体層２０を設けることで、半導体層を薄くすることができるため、トータルではオン抵抗を低減することが可能である。
図５（ｂ）は、図５（ａ）に表したＡ７－Ａ８線断面を表す。また、図５（ｂ）には、第１～第６電極パッド７１～７６などの位置を破線で表している。図５（ｂ）に表したように、この例では、誘電体層２０は、Ｘ方向の中央部にＹ方向に沿って複数の開口２０ｅを有する。各開口２０ｅ内に導電部１３が設けられている。
各導電部１３は、第１部分１３ａ、第２部分１３ｂ及び第３部分１３ｃを含む。従って、この例においても、電流密度が高くなる部分において、第１金属層１１と第２金属層１２とが、導電部１３によって接続されているため、ドレイン電極における抵抗の増大を抑制することができる。
また、複数の導電部１３は、Ｙ方向において並んでいる。隣接する２つの導電部１３同士の間には、Ｘ方向に延在する誘電体層２０の一部２０ｐが設けられている。誘電体層２０の一部２０ｐによって、半導体領域３１に第１金属層１１及び第２金属層１２から印加される応力を抑制することができる。例えば、誘電体層２０の一部２０ｐは、第１金属層１１や導電部１３とは逆方向の応力を半導体領域３１に印加する。
開口２０ｅの合計面積（複数の導電部１３のＸ－Ｙ平面における合計面積）を大きくすることで、電流パスが広がるため、オン抵抗の増大を抑制できる。開口２０ｅの合計面積を小さくすることで、応力緩和層である誘電体層２０の面積が大きくなり、反りをより抑制することができる。
ただし、実施形態においては、開口２０ｅの平面パターン（導電部１３の平面パターン）は、上記に限らない。開口２０ｅの面積、幅、間隔、数などは、適宜変更可能である。開口２０ｅを複数設ける場合は、電流経路となるチップ中央部の開口２０ｅを、チップ外周部の開口２０ｅよりも広くしても良い。図３に表したような略円形の開口２０ｅのパターンと、図４（ｂ）または図５（ｂ）に表したような略矩形の開口２０ｅのパターンとを適宜組み合わせても良い。
半導体装置の製造方法を説明する。
図６（ａ）～図６（ｄ）、及び図７（ａ）～図７（ｄ）は、実施形態に係る製造方法を例示する断面図である。
図６（ａ）に示すように、基板２００（例えばシリコン基板）の表面２００ｆｓ側に、半導体領域３７、ベース領域３２、３４、ソース領域３３、３５、ゲート電極４１、４２、ゲート絶縁膜５１、５２、及びソース電極６１、６２を設ける。基板２００の裏面２００ｂ側は、半導体領域３１となる半導体膜３１ｆとなっている。なお、便宜上、ゲート絶縁膜の図示は省略されている。
図６（ｂ）に示すように、基板２００の表面２００ｆｓ側に接着剤２０１でサポート基板２０２（例えばガラス基板）を貼り付ける。
図６（ｃ）に示すように、基板２００の裏面２００ｂ側を研削して、基板２００を薄膜化する。これにより、半導体領域３１が形成される。そして、基板２００の裏面２００ｂ、すなわち半導体領域３１の裏面３１ｂｓ（ベース領域３２とは反対側の面）に、金属層１２となる金属膜１２ｆを形成する。金属膜１２ｆの形成には、スパッタ、蒸着、めっきなどの方法を用いることができる。金属膜１２ｆは、例えばシードメタルである。
図６（ｄ）に示すように、金属膜１２ｆの裏面１２ｂｓ（半導体領域３１とは反対側の面）に、誘電体層２０となる誘電体膜２０ｆを形成する。誘電体膜２０ｆの形成には、例えば、接着剤２０１の品質を低下させない、高温で成膜しない方法を用いることができる。例えば、塗布やＰＥＡＬＤ（Plasma Enhanced Atomic Layer Deposition）法を用いることができる。
図７（ａ）に示すように、例えばＲＩＥ（反応性イオンエッチング）などにより、誘電体膜２０ｆに貫通孔２０ｈを設ける。貫通孔２０ｈ内において、金属膜１２ｆが露出する。貫通孔２０ｈは、前述した開口２０ｅに対応する。その後、金属膜１２ｆの裏面１２ｂｓ及び誘電体膜２０ｆの裏面２０ｂｓ（金属膜１２ｆとは反対側の面）に、導電部１３となる導電膜１３ｆを形成する。導電膜１３ｆの形成には、スパッタ、蒸着、めっきなどの方法を用いることができる。
なお、この例では、誘電体膜２０ｆの成膜後に貫通孔２０ｈを設けているが、予め孔が形成された薄膜シートを貼り付ける方法を用いても良い。
図７（ｂ）に示すように、導電膜１３ｆの裏面１３ｂｓ（金属膜１２ｆとは反対側の面）側を、誘電体膜２０ｆの裏面２０ｂｓが露出するまで研磨し、平坦化する。
図７（ｃ）に示すように、誘電体膜２０ｆの裏面２０ｂｓ及び導電膜１３ｆの裏面１３ｂｓに、金属層１１となる金属膜１１ｆを形成する。金属膜１１ｆの形成には、スパッタ、蒸着、めっきなどの方法を用いることができる。
例えば、金属膜１２ｆは、金属膜１１ｆよりも薄く、誘電体膜２０ｆよりも薄い。金属膜１２ｆを薄くすることで、金属膜１２ｆによって基板に印加される応力を抑制することができる。これにより、例えば、金属膜１２ｆを成膜した後の工程（例えば誘電体膜２０ｆの成膜や貫通孔２０ｈの形成など）における、基板への負荷を抑制することができる。そのため、基板（半導体層）を薄くすることができ、半導体装置のオン抵抗を低減することができる。
図７（ｄ）に示すように、接着剤２０１及びサポート基板２０２を剥離する。さらに、基板を適宜ダイシングする。以上により、半導体装置１００、１０１、１０２が製造できる。
以上説明したように実施形態によれば、反りを抑制可能な半導体装置が提供できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれるの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ 第１金属層
１１ｆ 金属膜
１２ 第２金属層
１２ｂｓ 裏面
１２ｆ 金属膜
１３ 導電部
１３ａ～１３ｃ 第１～３部分
１３ｂｓ 裏面
１３ｆ 導電膜
２０ 誘電体層
２０ｂｓ 裏面
２０ｅ 開口
２０ｆ 誘電体膜
２０ｈ 貫通孔
３１ 半導体領域
３１ｂｓ 裏面
３１ｆ 半導体膜
３２ ベース領域
３３ ソース領域
３４ ベース領域
３５ ソース領域
３７ 半導体領域
４１、４２ ゲート電極
５１、５２ ゲート絶縁膜
５５、５６ 絶縁部
６１、６２ ソース電極
７１～７６ 第１～第６電極パッド
１００、１０１、１０２ 半導体装置
２００ 基板
２００ｂ 裏面
２００ｆｓ 表面
２０１ 接着剤
２０２ サポート基板
ＣＰ１、ＣＰ２ 経路
ＭＯＳ１、ＭＯＳ２ 第１、２素子
Ｒ１、Ｒ２ 第１、２素子領域
Ｒ３ 中間領域
Ｔ１、Ｔ２ トレンチ

Claims (8)

  1. 第１金属層と、
    前記第１金属層の上に設けられた誘電体層と、
    前記誘電体層の上に設けられ、前記第１金属層よりも薄く、前記第１金属層と電気的に接続された第２金属層と、
    前記第２金属層の上に設けられ、前記第２金属層と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域と第１絶縁膜を介して対向する第１制御電極と、
    前記第３半導体領域及び前記第１制御電極の上に設けられ、前記第３半導体領域と電気的に接続され、前記第１制御電極と第１絶縁部により絶縁された第１電極と、
    を備えた半導体装置。
  2. 前記第１半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第４半導体領域と第２絶縁膜を介して対向する第２制御電極と、
    前記第５半導体領域及び前記第２制御電極の上に設けられ、前記第５半導体領域と電気的に接続され、前記第２制御電極と第２絶縁部により絶縁された第２電極と、
    をさらに備えた請求項１記載の半導体装置。
  3. 前記第１金属層から前記第２金属層へ向かう第１方向と垂直な方向において前記誘電体層と並び、前記第１金属層と前記第２金属層とを電気的に接続する導電部をさらに備えた請求項２記載の半導体装置。
  4. 前記導電部は、前記第１電極の下及び前記第２電極の下に複数設けられる請求項３記載の半導体装置。
  5. 前記導電部は、前記第３半導体領域と前記第５半導体領域との間の中間領域と前記第１方向において重なる第１部分を有する請求項３記載の半導体装置。
  6. 前記導電部は複数設けられる請求項５に記載の半導体装置。
  7. 前記誘電体層は、窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む請求項１～６のいずれか１つに記載の半導体装置。
  8. 第１金属層と、
    前記第１金属層の上に設けられた誘電体層と、
    前記誘電体層の上に設けられ、前記第１金属層と電気的に接続された第２金属層と、
    前記第２金属層の上に設けられ、前記第２金属層と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第２半導体領域と第１絶縁膜を介して対向する第１制御電極と、
    前記第４半導体領域と第２絶縁膜を介して対向する第２制御電極と、
    前記第３半導体領域及び前記第１制御電極の上に設けられ、前記第３半導体領域と電気的に接続され、前記第１制御電極と第１絶縁部により絶縁された第１電極と、
    前記第５半導体領域及び前記第２制御電極の上に設けられ、前記第５半導体領域と電気的に接続され、前記第２制御電極と第２絶縁部により絶縁された第２電極と、
    前記第１金属層から前記第２金属層へ向かう第１方向と垂直な方向において前記誘電体層と並び、前記第１金属層と前記第２金属層とを電気的に接続する導電部と、
    を備え、
    前記導電部は、前記第３半導体領域と前記第５半導体領域との間の中間領域と前記第１方向において重なる第１部分と、前記第３半導体領域と前記第１方向において重なる第２部分と、前記第５半導体領域と前記第１方向において重なる第３部分と、を有する半導体装置。
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