JP2021136414A - 半導体装置 - Google Patents
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Abstract
Description
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、n+、n−及びp+、pの表記は、各不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にp形不純物とn形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1は、第1実施形態に係る半導体装置を表す平面図である。
図2は、図1の部分IIを表す平面図である。図2では、ソース電極E2、絶縁層51、絶縁層52などが省略されている。
図3は、図2のIII−III断面図である。図4は、図2のIV−IV断面図である。
また、説明のために、ドレイン電極E1から半導体層SLに向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極E1と半導体層SLとの相対的な位置関係に基づき、重力の方向とは無関係である。
図5に表したように、第2方向D2に垂直な第1面S1と、第2方向D2に対して傾斜した第2面S2と、を有する。換言すると、構造体20は、シリコンの結晶面の[100]方向に垂直な面と、[100]方向に対して傾斜した面と、を有する。
ソース電極E2に対してドレイン電極E1に正電圧が印加された状態で、ゲート電極10に閾値以上の電圧を印加する。これにより、p形ベース領域2にチャネル(反転層)が形成され、半導体装置100がオン状態となる。電子は、チャネルを通ってソース電極E2からドレイン電極E1へ流れる。その後、ゲート電極10に印加される電圧が閾値よりも低くなると、p形ベース領域2におけるチャネルが消滅し、半導体装置100がオフ状態になる。
n−形ドリフト領域1、p形ベース領域2、n+形ソース領域3、p+形コンタクト領域4、及びn+形ドレイン領域5は、半導体材料として、シリコンを含む。具体的には、これらの半導体領域は、ダイヤモンド構造を有するシリコンの単結晶を含む。
ゲート電極10及び導電部22は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。絶縁部21、絶縁層51、及び絶縁層52は、絶縁材料を含む。例えば、絶縁部21、絶縁層51、及び絶縁層52は、酸化シリコン又は窒化シリコンを含む。ドレイン電極E1、ソース電極E2、及びゲートパッドE3は、アルミニウム又は銅などの金属を含む。接続部41〜43は、タングステン、アルミニウム、又は銅などの金属を含む。
図7〜図10は、第1実施形態に係る半導体装置の製造工程を表す断面図である。図7〜図10は、第2方向D2に垂直な断面における製造工程を表す。
半導体装置100では、フィールドプレートとして機能する構造体20が、第2方向D2及び第3方向D3において複数設けられている。この構造によれば、構造体20が一方向に連続的に延びている場合に比べて、電流経路となるn−形ドリフト領域1の体積を増大させることができる。これにより、半導体装置100のオン抵抗を低減できる。
また、半導体装置100では、ゲート電極10も、第2方向D2及び第3方向D3において複数設けられている。この構造によれば、ゲート電極10が一方向に連続的に延びている場合に比べて、より多くの領域にチャネルが形成される。チャネル密度が向上し、半導体装置100のオン抵抗がさらに低下する。
例えば、半導体装置100のオン抵抗が低下すると、半導体装置100を流れる電流密度を向上できる。電流密度の向上により、半導体装置100の小型化が可能となる。又は、所定の電流を流すために必要な半導体装置100の数を減らすことができる。
また、第1距離Di1と第2距離Di2の調整により耐圧を維持できるため、n−形ドリフト領域1におけるn形不純物濃度を低下させる必要が無い。このため、第1実施形態によれば、参考例に比べて、n−形ドリフト領域1におけるn形不純物濃度を高め、半導体装置100のオン抵抗を低減できる。
図11(a)は、参考例に係る半導体装置の特性を表す。図11(b)は、第1実施形態に係る半導体装置100の特性を表す。
図11(a)及び図11(b)は、構造体20同士の間に位置するn−形ドリフト領域1の各点における電界強度を表す。参考例に係る半導体装置では、図11(a)に表したように、n−形ドリフト領域1におけるn形不純物濃度の分布に起因して、電界強度にも分布が生じている。第1実施形態に係る半導体装置100では、第1距離Di1を第2距離Di2よりも短くすることで、構造体20同士の間のn−形ドリフト領域1が空乏化し易くなる。この結果、図11(b)に表したように、電界強度の分布が改善される。
また、半導体装置100では、ゲート電極10が、絶縁部21中に設けられている。構造体20の密度が向上することで、チャネル密度も向上する。これにより、半導体装置100のオン抵抗をさらに低減できる。
図12及び図13は、第1実施形態の第1変形例に係る半導体装置の一部を表す平面図である。
図12に表した半導体装置111では、構造体20の形が、第1方向D1から見たときに円状である。図13に表した半導体装置112では、構造体20の形が、第1方向D1から見たときに八角形状である。これらの変形例に係る半導体装置についても、製造過程において、[100]方向における酸化速度は、[100]方向に対して傾斜した方向における酸化速度よりも遅い。この結果、n−形ドリフト領域1にn形不純物濃度の分布が生じる。
図14は、第1実施形態の第2変形例に係る半導体装置の一部を表す平面図である。
第2変形例に係る半導体装置120では、半導体装置100と同様に、第1距離Di1は第2距離Di2よりも短い。ただし、第1ピッチP1は、第2ピッチP2と同じである。構造体20の第3方向D3における長さL3は、構造体20の第2方向D2における長さL4よりも長い。
図15は、第2実施形態に係る半導体装置の一部を表す平面図である。図15では、ソース電極E2、絶縁層51、絶縁層52などが省略されている。
図16は、図15のXVI−XVI断面図である。図17は、図16のXVII−XVII断面図である。
第2実施形態に係る半導体装置200では、図15及び図16に表したように、ゲート電極10が構造体20から離れている。
Claims (8)
- 第1電極と、
前記第1電極の上に設けられ、シリコンを含む半導体層と、
前記半導体層の上に設けられた第2電極と、
を備え、
前記半導体層は、
前記第1電極と電気的に接続された第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられ、前記第2電極と電気的に接続された第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられ、前記第2電極と電気的に接続された第1導電形の第3半導体領域と、
前記第1電極から前記半導体層に向かう第1方向に垂直であり、シリコンの結晶面の[100]方向に対応する第2方向と、前記第1方向に垂直であり前記第2方向に対して傾斜した第3方向と、において複数設けられた構造体と、
前記第2方向及び前記第3方向において前記第2半導体領域と対向するゲート電極と、
を含み、
前記複数の構造体のそれぞれは、
前記第2方向及び前記第3方向において前記第1半導体領域の一部、前記第2半導体領域、及び前記第3半導体領域と並ぶ絶縁部と、
前記絶縁部中に設けられ、前記第2方向及び前記第3方向において前記第1半導体領域と対向する部分を含み、前記第2電極と電気的に接続された導電部と、
を含み、
前記第3方向において隣り合う前記構造体同士の間の第1距離は、前記第2方向において隣り合う前記構造体同士の間の第2距離よりも短い半導体装置。 - 前記複数の構造体の前記第3方向における第1ピッチは、前記複数の構造体の前記第2方向における第2ピッチよりも短い請求項1記載の半導体装置。
- 前記複数の構造体の前記第3方向における第1ピッチは、前記複数の構造体の前記第2方向における第2ピッチと同じである請求項1記載の半導体装置。
- 前記第1距離の前記第2距離に対する比は、0.8以上0.95以下である請求項1〜3のいずれか1つに記載の半導体装置。
- 前記第1半導体領域は、
前記第2方向において隣り合う前記構造体同士の間に位置する第1部分と、
前記第3方向において隣り合う前記構造体同士の間に位置する第2部分と、
を含み、
前記第2部分における第1導電形の不純物濃度は、前記第1部分における第1導電形の不純物濃度よりも高い請求項1〜4のいずれか1つに記載の半導体装置。 - 前記複数の構造体のそれぞれの形は、前記第1方向から見たときに、六角形状である請求項1〜5のいずれか1つに記載の半導体装置。
- 複数の前記ゲート電極が、複数の前記絶縁部中にそれぞれ設けられた請求項1〜6のいずれか1つに記載の半導体装置。
- 前記ゲート電極は、前記第2方向において隣り合う前記構造体同士の間及び前記第3方向において隣り合う前記構造体同士の間に設けられた請求項1〜6のいずれか1つに記載の半導体装置。
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