JP7295052B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
特許第５０６１６７５号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極、半導体層、及び第２電極を含む。半導体層は、第１電極の上に設けられ、シリコンを含む。前記第２電極は、前記半導体層の上に設けられている。前記半導体層は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、構造体と、ゲート電極と、を含む。前記第１半導体領域は、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられ、前記第２電極と電気的に接続されている。前記第３半導体領域は、前記第２半導体領域の上に設けられ、前記第２電極と電気的に接続されている。前記構造体は、前記第１電極から前記半導体層に向かう第１方向に垂直であり、シリコンの結晶面の[１００]方向に対応する第２方向と、前記第１方向に垂直であり前記第２方向に対して傾斜した第３方向と、において複数設けられている。前記ゲート電極は、前記第２方向及び前記第３方向において前記第２半導体領域と対向する。前記複数の構造体のそれぞれは、絶縁部及び導電部を含む。前記絶縁部は、前記第２方向及び前記第３方向において前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並ぶ。前記絶縁部は、酸化シリコンを含む。前記導電部は、前記絶縁部中に設けられ、前記第２方向及び前記第３方向において前記第１半導体領域と対向する部分を含み、前記第２電極と電気的に接続されている。前記第３方向において隣り合う前記構造体同士の間の第１距離は、前記第２方向において隣り合う前記構造体同士の間の第２距離よりも短い。
第１実施形態に係る半導体装置を表す平面図である。 図１の部分IIを表す平面図である。 図２のIII－III断面図である。 図２のIV－IV断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 参考例及び第１実施形態に係る半導体装置の特性を例示するシミュレーション結果である。 第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。 第２実施形態に係る半導体装置の一部を表す平面図である。 図１５のXVI－XVI断面図である。 図１６のXVII－XVII断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１の部分IIを表す平面図である。図２では、ソース電極Ｅ２、絶縁層５１、絶縁層５２などが省略されている。
図３は、図２のIII－III断面図である。図４は、図２のIV－IV断面図である。
第１実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１～図４に表したように、第１実施形態に係る半導体装置１００は、半導体層ＳＬ、ドレイン電極Ｅ１（第１電極）、ソース電極Ｅ２（第２電極）、及びゲートパッドＥ３（第３電極）を含む。
以下の各実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極Ｅ１から半導体層ＳＬに向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、第２方向Ｄ２に対して傾斜した方向を第３方向Ｄ３とする。すなわち、第３方向Ｄ３は、第２方向Ｄ２に対して垂直では無い。
また、説明のために、ドレイン電極Ｅ１から半導体層ＳＬに向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極Ｅ１と半導体層ＳＬとの相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、ソース電極Ｅ２及びゲートパッドＥ３が設けられている。ソース電極Ｅ２とゲートパッドＥ３は、互いに電気的に分離されている。
図３及び図４に表したように、半導体装置１００の下面には、ドレイン電極Ｅ１が設けられている。ドレイン電極Ｅ１の上には、半導体層ＳＬが設けられている。半導体層ＳＬは、単結晶シリコンを含む。第２方向Ｄ２は、シリコンの結晶面の[１００]方向に対応する。ソース電極Ｅ２とゲートパッドＥ３は、半導体層ＳＬの上に設けられている。
半導体層ＳＬは、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、及び構造体２０を含む。
ｎ＋形ドレイン領域５は、ドレイン電極Ｅ１の上に設けられ、ドレイン電極Ｅ１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられ、ｎ＋形ドレイン領域５を介してドレイン電極Ｅ１と電気的に接続されている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に設けられている。
構造体２０は、絶縁部２１及び導電部２２を含む。絶縁部２１は、第２方向Ｄ２及び第３方向Ｄ３において、ｎ－形ドリフト領域１の一部、ｐ形ベース領域２、及びｎ＋形ソース領域３と並んでいる。導電部２２は、絶縁部２１中に設けられている。導電部２２の少なくとも一部は、第２方向Ｄ２及び第３方向Ｄ３においてｎ－形ドリフト領域１の一部と並んでいる。
半導体装置１００では、ゲート電極１０も絶縁部２１中に設けられている。ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３に沿って導電部２２上部の周りに設けられている。ゲート電極１０と導電部２２との間には、絶縁部２１の一部が設けられている。これにより、ゲート電極１０と導電部２２は、互いに電気的に分離されている。
ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート絶縁層１１を介してｐ形ベース領域２と対向している。ゲート電極１０は、ゲート絶縁層１１を介して、ｎ－形ドリフト領域１及びｎ＋形ソース領域３とさらに対向しても良い。半導体装置１００では、絶縁部２１の一部が、ゲート絶縁層１１として機能する。
図２に表したように、ゲート電極１０及び構造体２０のそれぞれは、第２方向Ｄ２及び第３方向Ｄ３に沿って複数設けられている。例えば、複数のゲート電極１０の周りに、１つの連続したｐ形ベース領域２が設けられている。複数のゲート電極１０の周りに、複数のｎ＋形ソース領域３がそれぞれ設けられている。
図３及び図４に表したように、ｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のゲート電極１０、及び複数の構造体２０の上には、絶縁層５１が設けられている。絶縁層５１の上に、ゲート配線３０が設けられている。ゲート配線３０及び絶縁層５１の上に、絶縁層５２が設けられている。ソース電極Ｅ２及びゲートパッドＥ３は、絶縁層５２の上に設けられている。
ソース電極Ｅ２は、ｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のゲート電極１０、及び複数の構造体２０の上に位置する。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、接続部４１を介してソース電極Ｅ２と電気的に接続されている。また、ソース電極Ｅ２は、接続部４２を介して導電部２２と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４及び接続部４１を介してソース電極Ｅ２と電気的に接続されている。半導体装置１００では、接続部４１の一部が、ｎ＋形ソース領域３同士の間に設けられている。ｐ＋形コンタクト領域４は、ｎ＋形ソース領域３よりも下方に位置している。
ゲート電極１０は、ソース電極Ｅ２とは電気的に分離されている。ゲート電極１０は、接続部４３を介してゲート配線３０と電気的に接続されている。ゲート配線３０は、ゲートパッドＥ３と電気的に接続されている。図２に表したように、ゲート配線３０は、第３方向Ｄ３において複数設けられる。１つのゲート配線３０は、複数の接続部４３を介して、第２方向Ｄ２に並ぶ複数のゲート電極１０とそれぞれ電気的に接続される。
図５及び図６は、第１実施形態に係る半導体装置の一部を表す断面図である。図５及び図６は、図３及び図４のＶ－Ｖ断面図の一部を表す。
図５に表したように、第２方向Ｄ２に垂直な第１面Ｓ１と、第２方向Ｄ２に対して傾斜した第２面Ｓ２と、を有する。換言すると、構造体２０は、シリコンの結晶面の[１００]方向に垂直な面と、[１００]方向に対して傾斜した面と、を有する。
第３方向Ｄ３において隣り合う構造体２０同士の間の第１距離Ｄｉ１は、第２方向Ｄ２において隣り合う構造体２０同士の間の第２距離Ｄｉ２よりも短い。複数の構造体２０の第３方向Ｄ３における第１ピッチＰ１が、複数の構造体２０の第２方向Ｄ２における第２ピッチＰ２よりも短い。第１ピッチＰ１及び第２ピッチＰ２は、構造体２０の第２方向Ｄ２及び第３方向Ｄ３における中心同士の間の距離に対応する。
具体的な一例として、複数の構造体２０は、第１構造体２０ａ、第２構造体２０ｂ、及び第３構造体２０ｃを含む。図５において、第１中心Ｃ１は、第１構造体２０ａの第２方向Ｄ２及び第３方向Ｄ３における中心を表す。第２中心Ｃ２は、第２構造体２０ｂの第２方向Ｄ２及び第３方向Ｄ３における中心を表す。第３中心Ｃ３は、第３構造体２０ｃの第２方向Ｄ２及び第３方向Ｄ３における中心を表す。第１ピッチＰ１は、第１中心Ｃ１と第３中心Ｃ３との間の第３方向Ｄ３における距離に対応する。第２ピッチＰ２は、第１中心Ｃ１と第２中心Ｃ２との間の第２方向Ｄ２における距離に対応する。
図６に表したように、ｎ－形ドリフト領域１は、複数の第１部分１ａ及び複数の第２部分１ｂを含む。１つの第１部分１ａは、第２方向Ｄ２において隣り合う構造体２０同士の間に位置する。１つの第２部分１ｂは、第３方向Ｄ３において隣り合う構造体２０同士の間に位置する。第２部分１ｂにおけるｎ形不純物濃度は、第１部分１ａにおけるｎ形不純物濃度よりも高い。
ｎ－形ドリフト領域１と導電部２２との間の第３方向Ｄ３における絶縁部２１の厚さＴ１は、ｎ－形ドリフト領域１と導電部２２との間の第２方向Ｄ２における絶縁部２１の厚さＴ２よりも大きい。導電部２２の第３方向Ｄ３における長さＬ１は、導電部２２の第２方向Ｄ２における長さＬ２よりも短い。
半導体装置１００の動作について説明する。
ソース電極Ｅ２に対してドレイン電極Ｅ１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極Ｅ２からドレイン電極Ｅ１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極Ｅ２に対してドレイン電極Ｅ１に印加される正電圧が増大する。すなわち、ｎ－形ドリフト領域１と導電部２２との間の電位差が増大する。電位差の増大により、絶縁部２１とｎ－形ドリフト領域１との界面からｎ－形ドリフト領域１に向けて、空乏層が広がる。すなわち、構造体２０は、フィールドプレートとして機能する。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコンを含む。具体的には、これらの半導体領域は、ダイヤモンド構造を有するシリコンの単結晶を含む。
ゲート電極１０及び導電部２２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。絶縁部２１、絶縁層５１、及び絶縁層５２は、絶縁材料を含む。例えば、絶縁部２１、絶縁層５１、及び絶縁層５２は、酸化シリコン又は窒化シリコンを含む。ドレイン電極Ｅ１、ソース電極Ｅ２、及びゲートパッドＥ３は、アルミニウム又は銅などの金属を含む。接続部４１～４３は、タングステン、アルミニウム、又は銅などの金属を含む。
第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図７～図１０は、第１実施形態に係る半導体装置の製造工程を表す断面図である。図７～図１０は、第２方向Ｄ２に垂直な断面における製造工程を表す。
ｎ＋形半導体層５ｓ及びｎ－形半導体層１ｓを含む半導体基板Ｓを用意する。ｎ－形半導体層１ｓは、ｎ＋形半導体層５ｓの上に設けられている。半導体基板Ｓは、単結晶シリコンを含む。ｎ－形半導体層１ｓの一部を除去し、図７（ａ）に表したように開口ＯＰ１を形成する。開口ＯＰ１は、第２方向Ｄ２及び第３方向Ｄ３において複数形成される。ｎ－形半導体層１ｓの一部は、第３方向Ｄ３において隣り合う開口ＯＰ１同士の間に位置する。ｎ－形半導体層１ｓの別の一部は、第２方向Ｄ２において隣り合う開口ＯＰ１同士の間に位置する。
熱酸化により、複数の開口ＯＰ１の内面及びｎ－形半導体層１ｓの上面に沿って、絶縁層ＩＬ１を形成する。このとき、シリコンの結晶方位ごとに、酸化速度の違いが生じる。具体的には、シリコンの結晶面の[１００]方向に垂直な面の酸化速度は、[１００]方向に対して傾斜した面の酸化速度よりも遅い。なお、単結晶シリコンでは、[０１０]方向は、[１００]方向と等価である。このため、[１００]方向に垂直な面及び[０１０]方向に垂直な面において、酸化速度が低下する。以降の説明では、[１００]方向及び[０１０]方向をまとめて、[１００]方向と呼ぶ。
酸化速度の違いにより、開口ＯＰ１の内面に沿って形成された絶縁層ＩＬ１について、第３方向Ｄ３における絶縁層ＩＬ１の厚みが、第２方向Ｄ２における絶縁層ＩＬ１の厚みよりも大きくなる。これにより、開口ＯＰ１の第３方向Ｄ３における寸法が、開口ＯＰ１の第２方向Ｄ２における寸法よりも短くなる。また、酸化時には、酸化したシリコンからｎ－形半導体層１ｓへ、不純物が移動する。結晶方位ごとの酸化速度の違いにより、ｎ－形半導体層１ｓの前記一部には、ｎ－形半導体層１ｓの前記別の一部よりも、多くの不純物が移動する。この結果、ｎ－形半導体層１ｓの前記一部におけるｎ形不純物濃度は、ｎ－形半導体層１ｓの前記別の一部におけるｎ形不純物濃度よりも高くなる。
絶縁層ＩＬ１の上に、複数の開口ＯＰ１を埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、図７（ｂ）に表したように、それぞれの開口ＯＰ１の内側に導電部２２を形成する。
導電部２２の上部の周り及びｎ－形半導体層１ｓの上面に設けられた絶縁層ＩＬ１を除去する。これにより、導電部２２の上部及びｎ－形半導体層１ｓの上面が露出する。熱酸化により、図８（ａ）に表したように、露出した部分に沿って絶縁層ＩＬ２を形成する。
ポリシリコンを含む導電層を絶縁層ＩＬ２の上に形成し、導電層の上面を後退させる。これにより、各導電部２２の上部の周りに、ゲート電極１０がそれぞれ形成される。ｎ－形半導体層１ｓの表面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。ｐ形ベース領域２の表面にｎ形不純物をイオン注入し、図８（ｂ）に表したように、ｎ＋形ソース領域３を形成する。
絶縁層ＩＬ２及び複数のゲート電極１０の上に絶縁層ＩＬ３を形成し、絶縁層ＩＬ３の上面を平坦化する。絶縁層ＩＬ３を貫通し、ゲート電極１０に達する複数の開口を形成する。タングステンを含む金属層を形成し、各開口を埋め込む。金属層の上面を後退させ、複数のゲート電極１０にそれぞれ接続された複数の接続部４３を形成する。絶縁層ＩＬ３及び複数の接続部４３の上に、アルミニウムを含む金属層を形成し、金属層をパターニングする。これにより、図９（ａ）に表したように、接続部４３と接続されたゲート配線３０が形成される。
絶縁層ＩＬ３の上に、複数のゲート配線３０を覆う絶縁層ＩＬ４を形成し、絶縁層ＩＬ４の上面を平坦化する。絶縁層ＩＬ３、絶縁層ＩＬ４、ｐ形ベース領域２、及びｎ＋形ソース領域３のそれぞれの一部を除去する。これにより、ｐ形ベース領域２に達する開口ＯＰ２と、導電部２２に達する開口ＯＰ３と、が形成される。これらの開口は、ゲート配線３０が設けられていない位置に形成される。開口ＯＰ２を通してｐ形ベース領域２にｐ形不純物をイオン注入し、図９（ｂ）に表したようにｐ＋形コンタクト領域４を形成する。
タングステンを含む金属層を形成し、各開口を埋め込む。金属層の上面を後退させ、ｐ＋形コンタクト領域４及び導電部２２とそれぞれ電気的に接続された接続部４１及び接続部４２を形成する。絶縁層ＩＬ４の上にアルミニウムを含む金属層を形成し、金属層をパターニングする。これにより、図１０（ａ）に表したように、ソース電極Ｅ２と、不図示のゲートパッドＥ３と、が形成される。ソース電極Ｅ２は、複数の接続部４１及び複数の接続部４２と電気的に接続される。
ｎ＋形半導体層５ｓが所定の厚みになるまで、ｎ＋形半導体層５ｓの裏面を研削する。その後、図１０（ｂ）に表したように、ｎ＋形半導体層５ｓの裏面にドレイン電極Ｅ１を形成することで、図１～図６に表した半導体装置１００が製造される。
上述した製造工程において、各構成要素の形成には、化学気相堆積（ＣＶＤ）又はスパッタリングを用いることができる。各構成要素の一部の除去には、ウェットエッチング、ケミカルドライエッチング（ＣＤＥ）、又は反応性イオンエッチング（ＲＩＥ）を用いることができる。各構成要素の上面の後退又は平坦化には、ウェットエッチング、ＣＤＥ、又は化学機械研磨（ＣＭＰ）を用いることができる。
第１実施形態の効果を説明する。
半導体装置１００では、フィールドプレートとして機能する構造体２０が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。この構造によれば、構造体２０が一方向に連続的に延びている場合に比べて、電流経路となるｎ－形ドリフト領域１の体積を増大させることができる。これにより、半導体装置１００のオン抵抗を低減できる。
また、半導体装置１００では、ゲート電極１０も、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。この構造によれば、ゲート電極１０が一方向に連続的に延びている場合に比べて、より多くの領域にチャネルが形成される。チャネル密度が向上し、半導体装置１００のオン抵抗がさらに低下する。
例えば、半導体装置１００のオン抵抗が低下すると、半導体装置１００を流れる電流密度を向上できる。電流密度の向上により、半導体装置１００の小型化が可能となる。又は、所定の電流を流すために必要な半導体装置１００の数を減らすことができる。
一方で、製造方法において説明した通り、結晶方位ごとに、シリコンの酸化速度の違いが生じる。具体的には、シリコンの結晶面の[１００]方向における酸化速度は、[１００]方向に対して傾斜した方向における酸化速度よりも遅い。酸化速度の違いにより、例えば図６に表したように、ｎ－形ドリフト領域１にｎ形不純物濃度の分布が生じる。すなわち、構造体２０と第３方向Ｄ３で並ぶ第２部分１ｂにおけるｎ形不純物濃度は、構造体２０と第２方向Ｄ２で並ぶ第１部分１ａにおけるｎ形不純物濃度よりも高い。さらに、上述した通り、シリコン結晶面の方位に応じた酸化速度の違いにより、第３方向Ｄ３における絶縁部２１の厚さＴ１は、第２方向Ｄ２における絶縁部２１の厚さＴ２よりも大きい。絶縁部２１の厚さ及びｎ形不純物濃度の分布により、半導体装置１００がオフ状態でドレイン電極に正電圧を印加したとき、空乏層が第３方向Ｄ３へ広がり難くなる。
参考例として、第２方向Ｄ２における構造体同士の間の距離が、第３方向Ｄ３における構造体同士の間の距離と同じ半導体装置が挙げられる。この参考例に係る半導体装置では、耐圧の低下を抑制するためには、ｎ－形ドリフト領域１における不純物濃度を低下させる必要がある。ｎ－形ドリフト領域１における不純物濃度を低下させることで、第３方向Ｄ３において空乏層の広がりが改善される。しかし、この場合、半導体装置のオン抵抗が増大する。
第１実施形態に係る半導体装置１００では、図５に表したように、第３方向Ｄ３において隣り合う構造体２０同士の間の第１距離Ｄｉ１が、第２方向Ｄ２において隣り合う構造体２０同士の間の第２距離Ｄｉ２よりも短い。第１距離Ｄｉ１が第２距離Ｄｉ２よりも短いと、第３方向Ｄ３において構造体２０同士の間に位置するｎ－形ドリフト領域１が空乏化し易くなる。第２方向Ｄ２と第３方向Ｄ３における空乏層の広がりの差による、耐圧の低下を抑制できる。
また、第１距離Ｄｉ１と第２距離Ｄｉ２の調整により耐圧を維持できるため、ｎ－形ドリフト領域１におけるｎ形不純物濃度を低下させる必要が無い。このため、第１実施形態によれば、参考例に比べて、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
図１１は、参考例及び第１実施形態に係る半導体装置の特性を例示するシミュレーション結果である。
図１１（ａ）は、参考例に係る半導体装置の特性を表す。図１１（ｂ）は、第１実施形態に係る半導体装置１００の特性を表す。
図１１（ａ）及び図１１（ｂ）は、構造体２０同士の間に位置するｎ－形ドリフト領域１の各点における電界強度を表す。参考例に係る半導体装置では、図１１（ａ）に表したように、ｎ－形ドリフト領域１におけるｎ形不純物濃度の分布に起因して、電界強度にも分布が生じている。第１実施形態に係る半導体装置１００では、第１距離Ｄｉ１を第２距離Ｄｉ２よりも短くすることで、構造体２０同士の間のｎ－形ドリフト領域１が空乏化し易くなる。この結果、図１１（ｂ）に表したように、電界強度の分布が改善される。
第１距離Ｄｉ１を第２距離Ｄｉ２よりも短くするために、例えば図５に表したように、第１ピッチＰ１が第２ピッチＰ２よりも短縮される。第１ピッチＰ１を第２ピッチＰ２よりも短縮することで、第３方向Ｄ３における構造体２０の密度を向上できる。すなわち、チャネル密度を向上できる。これにより、半導体装置１００のオン抵抗をさらに低減できる。
例えば、第１部分１ａにおけるｎ形不純物濃度に対する、第２部分１ｂにおけるｎ形不純物濃度の比は、０．７以上０．９５以下である。耐圧及びオン抵抗の観点から好ましい一例として、第２距離Ｄｉ２に対する第１距離Ｄｉ１の比は、０．５以上０．９５以下である。第１ピッチＰ１に対する第２ピッチＰ２の比は、０．７以上０．９８以下である。
半導体装置１００では、第１方向Ｄ１から見たときの構造体２０の形は、六角形状である。複数の構造体２０は、第１方向Ｄ１に垂直な面において、最も密となるようにハニカム状に配列されている。六角形状の構造体２０が最も密になるように配列されることで、構造体２０同士の間に位置するｎ－形ドリフト領域１の幅をより均一にできる。これにより、半導体装置１００の耐圧をさらに向上できる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
また、半導体装置１００では、ゲート電極１０が、絶縁部２１中に設けられている。構造体２０の密度が向上することで、チャネル密度も向上する。これにより、半導体装置１００のオン抵抗をさらに低減できる。
（第１変形例）
図１２及び図１３は、第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。
図１２に表した半導体装置１１１では、構造体２０の形が、第１方向Ｄ１から見たときに円状である。図１３に表した半導体装置１１２では、構造体２０の形が、第１方向Ｄ１から見たときに八角形状である。これらの変形例に係る半導体装置についても、製造過程において、[１００]方向における酸化速度は、[１００]方向に対して傾斜した方向における酸化速度よりも遅い。この結果、ｎ－形ドリフト領域１にｎ形不純物濃度の分布が生じる。
半導体装置１１１及び１１２では、半導体装置１００と同様に、第１距離Ｄｉ１が第２距離Ｄｉ２よりも短い。第１距離Ｄｉ１を第２距離Ｄｉ２よりも短くすることで、半導体装置１１１及び１１２の耐圧を維持しつつ、半導体装置１１１及び１１２のオン抵抗を低減できる。
半導体装置１１１及び１１２のその他の構造は、半導体装置１００と同様の構造を適用できる。例えば図１２及び図１３に表したように、半導体装置１１１及び１１２において、第１ピッチＰ１は第２ピッチＰ２よりも短い。ｎ－形ドリフト領域１は、第１部分１ａ及び第２部分１ｂを含む。第２部分１ｂにおけるｎ形不純物濃度は、第１部分１ａにおけるｎ形不純物濃度よりも高い。
ただし、より好ましくは、第１方向Ｄ１から見たときの構造体２０の形は、六角形状である。構造体２０の形を六角形状にすることで、複数の構造体２０を最も密に配列できるためである。
（第２変形例）
図１４は、第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
第２変形例に係る半導体装置１２０では、半導体装置１００と同様に、第１距離Ｄｉ１は第２距離Ｄｉ２よりも短い。ただし、第１ピッチＰ１は、第２ピッチＰ２と同じである。構造体２０の第３方向Ｄ３における長さＬ３は、構造体２０の第２方向Ｄ２における長さＬ４よりも長い。
第２変形例によれば、半導体装置１００と同様に、半導体装置１２０の耐圧を維持しつつ、半導体装置１２０のオン抵抗を低減できる。ただし、より好ましくは、半導体装置１００のように、第１ピッチＰ１は第２ピッチＰ２よりも短い。第１ピッチＰ１を第２ピッチＰ２よりも短くすることで、構造体２０の密度を向上できる。この結果、チャネル密度が向上し、半導体装置のオン抵抗をさらに低減できる。
半導体装置１２０のその他の構造は、半導体装置１００と同様の構造を適用できる。例えば、ｎ－形ドリフト領域１は、複数の第１部分１ａ及び複数の第２部分１ｂを含む。第２部分１ｂにおけるｎ形不純物濃度は、第１部分１ａにおけるｎ形不純物濃度よりも高い。
変形例に示したように、構造体２０の形及び配列は、適宜変更可能である。いずれの形態においても、第１距離Ｄｉ１を第２距離Ｄｉ２よりも短くすることで、半導体装置の耐圧を維持しつつ、半導体装置のオン抵抗を低減できる。
（第２実施形態）
図１５は、第２実施形態に係る半導体装置の一部を表す平面図である。図１５では、ソース電極Ｅ２、絶縁層５１、絶縁層５２などが省略されている。
図１６は、図１５のXVI－XVI断面図である。図１７は、図１６のXVII－XVII断面図である。
第２実施形態に係る半導体装置２００では、図１５及び図１６に表したように、ゲート電極１０が構造体２０から離れている。
図１５に表したように、ゲート電極１０は、各構造体２０の周りに設けられている。図１６に表したように、第２方向Ｄ２及び第３方向Ｄ３において、ゲート電極１０と複数の構造体２０との間には、複数のｐ形ベース領域２がそれぞれ設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、それぞれのｐ形ベース領域２の上に設けられている。ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート絶縁層１１を介してｐ形ベース領域２と対向している。
ソース電極Ｅ２は、複数のｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のｐ＋形コンタクト領域４、ゲート電極１０、及び複数の構造体２０の上に設けられ、複数のｐ形ベース領域２、複数のｎ＋形ソース領域３、複数のｐ＋形コンタクト領域４、及び複数の導電部２２と電気的に接続されている。
図１７に表したように、第２実施形態に係る半導体装置２００においても、第１距離Ｄｉ１は第２距離Ｄｉ２よりも短い。これにより、半導体装置２００の耐圧を維持しつつ、半導体装置２００のオン抵抗を低減できる。
また、半導体装置２００においても、第１ピッチＰ１は第２ピッチＰ２よりも短い。これにより、半導体装置２００のオン抵抗をさらに低減できる。ｎ－形ドリフト領域１は、第１部分１ａ及び第２部分１ｂを含む。第２部分１ｂにおけるｎ形不純物濃度は、第１部分１ａにおけるｎ形不純物濃度よりも高い。
その他、第２実施形態に係る半導体装置２００の構造と、第１実施形態の各変形例に係る半導体装置の構造と、を適宜組み合わせても良い。例えば、半導体装置２００において、構造体２０の形が、第１方向Ｄ１から見たときに円状又は八角形状であっても良い。第１ピッチＰ１と第２ピッチＰ２が同じであっても良い。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形ドリフト領域、 １ａ 第１部分、 １ｂ 第２部分、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｐ＋形コンタクト領域、 ５ ｎ＋形ドレイン領域、 １０ ゲート電極、 １１ ゲート絶縁層、 ２０ 構造体、 ２０ａ 第１構造体、 ２０ｂ 第２構造体、 ２０ｃ 第３構造体、 ２１ 絶縁部、 ２２ 導電部、 ３０ ゲート配線、 ４１～４３ 接続部、 ５１，５２ 絶縁層、 １００，１１１，１１２ ，１２０，２００ 半導体装置、 Ｄ１ 第１方向、 Ｄ２ 第２方向、 Ｄ３ 第３方向、 Ｄｉ１ 第１距離、 Ｄｉ２ 第２距離、 Ｅ１ ドレイン電極、 Ｅ２ ソース電極、 Ｅ３ ゲートパッド、 Ｐ１ 第１ピッチ、 Ｐ２ 第２ピッチ、 Ｓ１ 第１面、 Ｓ２ 第２面、 ＳＬ 半導体層

Claims (8)

  1. 第１電極と、
    前記第１電極の上に設けられ、シリコンを含む半導体層と、
    前記半導体層の上に設けられた第２電極と、
    を備え、
    前記半導体層は、
    前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ、前記第２電極と電気的に接続された第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２電極と電気的に接続された第１導電形の第３半導体領域と、
    前記第１電極から前記半導体層に向かう第１方向に垂直であり、シリコンの結晶面の[１００]方向に対応する第２方向と、前記第１方向に垂直であり前記第２方向に対して傾斜した第３方向と、において複数設けられた構造体と、
    前記第２方向及び前記第３方向において前記第２半導体領域と対向するゲート電極と、
    を含み、
    前記複数の構造体のそれぞれは、
    前記第２方向及び前記第３方向において前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域と並び、酸化シリコンを含む絶縁部と、
    前記絶縁部中に設けられ、前記第２方向及び前記第３方向において前記第１半導体領域と対向する部分を含み、前記第２電極と電気的に接続された導電部と、
    を含み、
    前記第３方向において隣り合う前記構造体同士の間の第１距離は、前記第２方向において隣り合う前記構造体同士の間の第２距離よりも短い半導体装置。
  2. 前記複数の構造体の前記第３方向における第１ピッチは、前記複数の構造体の前記第２方向における第２ピッチよりも短い請求項１記載の半導体装置。
  3. 前記複数の構造体の前記第３方向における第１ピッチは、前記複数の構造体の前記第２方向における第２ピッチと同じである請求項１記載の半導体装置。
  4. 前記第１距離の前記第２距離に対する比は、０．８以上０．９５以下である請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１半導体領域は、
    前記第２方向において隣り合う前記構造体同士の間に位置する第１部分と、
    前記第３方向において隣り合う前記構造体同士の間に位置する第２部分と、
    を含み、
    前記第２部分における第１導電形の不純物濃度は、前記第１部分における第１導電形の不純物濃度よりも高い請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記複数の構造体のそれぞれの形は、前記第１方向から見たときに、六角形状である請求項１～５のいずれか１つに記載の半導体装置。
  7. 複数の前記ゲート電極が、複数の前記絶縁部中にそれぞれ設けられた請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記ゲート電極は、前記第２方向において隣り合う前記構造体同士の間及び前記第３方向において隣り合う前記構造体同士の間に設けられた請求項１～６のいずれか１つに記載の半導体装置。
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