JP2023069720A - 半導体装置 - Google Patents

Abstract

【課題】フィールドプレート電極の抵抗を低減する。【解決手段】半導体装置１０は、半導体層１２に形成されたトレンチ１４と、半導体層１２上に形成された絶縁層１６と、トレンチ１４内に配置され、第１端部４０１および第２端部４０２を含むフィールドプレート電極４０と、トレンチ１４内に配置されたゲート電極５０と、絶縁層１６に形成された第１ソースコンタクト部２４および第２ソースコンタクト部２６とを備えている。ゲート電極５０は、底面５０Ａから上面５０Ｂまで延びる貫通孔５０３をさらに含む。フィールドプレート電極４０は、第１端部４０１と第２端部４０２との間に位置する引き上げ部４０３をさらに含み、第１端部４０１は、第１ソースコンタクト部２４を介してソース配線２０に接続され、引き上げ部４０３は、貫通孔５０３に少なくとも部分的に収容されるとともに、第２ソースコンタクト部２６を介してソース配線２０に接続されている。【選択図】図２

Description

本開示は、半導体装置に関する。

特許文献１には、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor，ＭＩＳＦＥＴ）が開示されている。特許文献１に記載のスプリットゲート構造は、半導体層に形成されたトレンチと、トレンチの底部に配置された埋め込み電極（フィールドプレート電極）と、トレンチの上部に配置されたゲート電極と、トレンチ内において２つの電極を分離する絶縁層とを含む。

特開２０１８－１２９３７８号公報

スプリットゲート構造を有するＭＩＳＦＥＴにおいて、例えば高速スイッチング時にフィールドプレート電極を流れる変位電流は、フィールドプレート電極の抵抗により、フィールドプレート電極の電位を上昇させることがある。フィールドプレート電極の電位の上昇は、動的アバランシェ降伏現象を生じさせる可能性がある。

本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、一方向に沿って延びるトレンチと、前記半導体層上に形成された絶縁層と、前記トレンチ内に配置され、第１端部および第２端部を含み、前記トレンチの長手方向に沿って前記第１端部と前記第２端部との間に延在するフィールドプレート電極と、前記トレンチ内に配置され、前記フィールドプレート電極から離間されたゲート電極であって、前記フィールドプレート電極と少なくとも一部が対向する底面および前記底面と反対側の上面を含む、ゲート電極と、前記絶縁層を貫通して形成された第１ソースコンタクト部および第２ソースコンタクト部と、前記絶縁層上に形成されたソース配線とを備えている。前記ゲート電極は、前記底面から前記上面まで延びる貫通孔をさらに含む。前記フィールドプレート電極は、前記第１端部と前記第２端部との間に位置する引き上げ部をさらに含み、前記第１端部は、前記第１ソースコンタクト部を介して前記ソース配線に接続され、前記引き上げ部は、前記貫通孔に少なくとも部分的に収容されるとともに、前記第２ソースコンタクト部を介して前記ソース配線に接続されている。

本開示の半導体装置によれば、フィールドプレート電極の抵抗を低減することができる。

図１は、一実施形態による例示的な半導体装置の概略平面図である。 図２は、図１のＦ２－Ｆ２線に沿った半導体装置の概略断面図である。 図３は、図２のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。 図４は、図２のＦ４－Ｆ４線に沿った半導体装置の概略断面図である。 図５は、図２のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。 図６は、図２のＦ６－Ｆ６線に沿った半導体装置の概略断面図である。 図７は、図２のＦ７－Ｆ７線に沿った半導体装置の概略断面図である。 図８は、図１に示す半導体装置の例示的な製造工程を示す概略断面図である。 図９は、図８に続く製造工程を示す概略断面図である。 図１０は、図９に続く製造工程を示す概略断面図である。 図１１は、図１０に続く製造工程を示す概略断面図である。 図１２Ａは、図１１に続く製造工程を示す概略断面図である。 図１２Ｂは、図１１に続く製造工程を示す概略断面図である。 図１３Ａは、図１２Ａに続く製造工程を示す概略断面図である。 図１３Ｂは、図１２Ｂに続く製造工程を示す概略断面図である。 図１４Ａは、図１３Ａに続く製造工程を示す概略断面図である。 図１４Ｂは、図１３Ｂに続く製造工程を示す概略断面図である。 図１５Ａは、図１４Ａに続く製造工程を示す概略断面図である。 図１５Ｂは、図１４Ｂに続く製造工程を示す概略断面図である。 図１６Ａは、図１５Ａに続く製造工程を示す概略断面図である。 図１６Ｂは、図１５Ｂに続く製造工程を示す概略断面図である。 図１７Ａは、図１６Ａに続く製造工程を示す概略断面図である。 図１７Ｂは、図１６Ｂに続く製造工程を示す概略断面図である。 図１８Ａは、図１７Ａに続く製造工程を示す概略断面図である。 図１８Ｂは、図１７Ｂに続く製造工程を示す概略断面図である。 図１９Ａは、図１８Ａに続く製造工程を示す概略断面図である。 図１９Ｂは、図１８Ｂに続く製造工程を示す概略断面図である。 図２０は、変更例１による半導体装置の概略断面図である。 図２１は、変更例２による半導体装置の概略断面図である。 図２２は、変更例３による半導体装置の概略断面図である。

以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

図１は、一実施形態による例示的な半導体装置１０の概略平面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。

半導体装置１０は、例えば、ゲート電極がトレンチ内に埋め込まれたトレンチゲート構造を有するＭＩＳＦＥＴである。半導体装置１０は、半導体層１２と、半導体層１２に形成され、一方向に沿って延びるトレンチ１４と、半導体層１２上に形成された絶縁層１６とを含む。半導体層１２は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを含んでいる（図２参照）。図１に示されるＺ方向は、半導体層１２の第１面１２Ａおよび第２面１２Ｂと直交する方向に相当する。

半導体層１２は、シリコン（Ｓｉ）から形成され得る。半導体層１２の第２面１２Ｂは、Ｘ方向に沿って延びる２つの辺１２Ｘ１，１２Ｘ２、およびＹ方向に沿って延びる２つの辺１２Ｙ１，１２Ｙ２を含むことができる。半導体層１２の第２面１２Ｂは、絶縁層１６により覆われているため、図１では半導体層１２の矩形状の外縁（すなわち、４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２）のみが示されている。半導体層１２の外縁により画定される領域は、１つのチップ（ダイ）に相当し得る。Ｘ方向に沿って延びる辺１２Ｘ１，１２Ｘ２は、相互に同じ長さを有することができ、同様に、Ｙ方向に沿って延びる辺１２Ｙ１，１２Ｙ２は相互に同じ長さを有することができる。図１の例においては、辺１２Ｘ１，１２Ｘ２は、辺１２Ｙ１，１２Ｙ２よりも小さい長さを有していてよい。別の例においては、辺１２Ｘ１，１２Ｘ２は、辺１２Ｙ１，１２Ｙ２と同じ長さを有していてもよく、或いは、辺１２Ｙ１，１２Ｙ２よりも大きい長さを有していてもよい。半導体層１２のさらなる詳細については、図２を参照して後述する。

トレンチ１４は、半導体層１２に形成された複数のトレンチのうちの１つである。図１の例においては、第１組のトレンチＳ１、第２組のトレンチＳ２、および第３組のトレンチＳ３が、半導体層１２に形成されている。第１組のトレンチＳ１は、平面視でＸ方向に沿って延在するとともに、等間隔で相互に平行に整列したトレンチ１４を含む。同様に、第２組のトレンチＳ２は、平面視でＸ方向に沿って延在するとともに、等間隔で相互に平行に整列したトレンチ１４を含む。一方、第３組のトレンチＳ３は、平面視でＹ方向に沿って延在するとともに、等間隔で相互に平行に整列したトレンチ１４を含む。

平面視において、トレンチ１４の長辺に沿った方向を、トレンチ１４の長手方向と定義することができる。すなわち、「一方向に沿って延びるトレンチ」という場合、「一方向」が「長手方向」に相当する。図１の例においては、第１組のトレンチＳ１および第２組のトレンチＳ２は、平面視でＸ方向に沿って延在しているが、第３組のトレンチＳ３は、平面視でＹ方向に沿って延在している。したがって、第１組のトレンチＳ１および第２組のトレンチＳ２に関しては、トレンチ１４の長手方向は、Ｘ方向に相当する。一方、第３組のトレンチＳ３に関しては、トレンチ１４の長手方向は、Ｙ方向に相当する。このように、トレンチ１４の配置に応じて、トレンチ１４の長手方向は、Ｘ方向およびＹ方向を含む任意の方向に相当し得ることに留意されたい。

半導体層１２に形成されるトレンチ１４の本数、長さ、幅、および配向は、適宜定めることができる。ここで、トレンチ１４の長さとは、トレンチ１４の長手方向に沿った寸法を指す。また、トレンチ１４の幅とは、トレンチ１４の短手方向に沿った寸法を指す。一例では、第３組のトレンチＳ３に含まれる各トレンチ１４の長さは、第１組のトレンチＳ１に含まれる各トレンチ１４の長さよりも大きくてよい。

絶縁層１６は、任意の誘電体材料によって形成することができる。例えば、絶縁層１６は、酸化シリコン（ＳｉＯ_２）層および窒化シリコン（ＳｉＮ）層のうちの少なくとも１つを含んでいてよい。

半導体装置１０は、絶縁層１６上に形成されたゲート配線１８と、絶縁層１６上に形成されるとともに、ゲート配線１８から離間されたソース配線２０とをさらに含むことができる。ゲート配線１８およびソース配線２０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。

図１の例においては、ゲート配線１８は、半導体層１２の４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２から離間しつつ、４つの辺１２Ｘ１，１２Ｘ２，１２Ｙ１，１２Ｙ２に沿って延在していてよい。したがって、ゲート配線１８は、平面視でＸ方向に沿って延在するゲート配線部分１８Ｘ１および１８Ｘ２と、平面視でＹ方向に沿って延在するゲート配線部分１８Ｙ１および１８Ｙ２とを含むことができる。

ゲート配線１８は、ゲート配線部分１８Ｘ１，１８Ｘ２，１８Ｙ１，１８Ｙ２のいずれかと接続されたゲートパッド１８Ｐをさらに含むことができる。図１の例では、ゲートパッド１８Ｐは、ゲート配線部分１８Ｘ２に隣接して設けられているが、別の例においては、他の位置に設けられてもよい。

ゲート配線部分１８Ｘ１，１８Ｘ２，１８Ｙ１，１８Ｙ２が同電位となるように、各ゲート配線部分は、他のゲート配線部分と直接的または間接的に結合することができる。図１に示すような、ソース配線２０を取り囲む閉じたループを形成するゲート配線１８の配置は、例示に過ぎない。他の例においては、ゲート配線１８は、閉じたループを形成していなくてもよい。例えば、ゲート配線部分１８Ｘ１，１８Ｘ２，１８Ｙ１，１８Ｙ２のうちの１つが分断されていてもよい。

図１の例において、ソース配線２０は、ゲート配線１８に取り囲まれる領域に配置することができる。追加的にまたは代替的に、ソース配線２０は、半導体層１２の外周領域に配置されてもよい。

トレンチ１４は、平面視でゲート配線１８およびソース配線２０の両方と少なくとも部分的に重なるように配置することができる。例えば、トレンチ１４の一端は、ゲート配線１８と重なっていてよく、一方、トレンチ１４の他端は、ソース配線２０と重なっていてよい。

各トレンチ１４について、半導体装置１０は、絶縁層１６を貫通して形成されたゲートコンタクト部２２、第１ソースコンタクト部２４、および第２ソースコンタクト部２６をさらに含むことができる。また、半導体装置１０は、２つの隣り合うトレンチ１４の間に配置されたラインコンタクト部２８をさらに含むことができる。各コンタクト部２２，２４，２６，２８は、任意の金属材料から形成することができる。一例では、各コンタクト部２２，２４，２６，２８は、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。

ゲートコンタクト部２２は、ゲート配線１８と、トレンチ１４に埋め込まれた電極（図２に示すゲート電極５０）との接続を提供するために設けることができる。したがって、ゲートコンタクト部２２は、平面視でゲート配線１８とトレンチ１４とが重なる領域に配置され、絶縁層１６を貫通するようにＺ方向に延びることができる。

第１ソースコンタクト部２４および第２ソースコンタクト部２６は、ソース配線２０と、トレンチ１４に埋め込まれた電極（図２に示すフィールドプレート電極４０）との接続を提供するために設けることができる。したがって、第１ソースコンタクト部２４および第２ソースコンタクト部２６は、平面視でソース配線２０とトレンチ１４とが重なる領域に配置され、絶縁層１６を貫通するようにＺ方向に延びることができる。各トレンチ１４において、第２ソースコンタクト部２６は、平面視で第１ソースコンタクト部２４とゲートコンタクト部２２との間に位置している。

ゲート配線１８およびソース配線２０は、相互に絶縁されている。ゲート配線１８およびソース配線２０は、さらなる絶縁層（図示せず）によって少なくとも部分的に覆われていてもよい。さらなる絶縁層は、ＳｉＯ_２およびＳｉＮを含む任意の誘電体層、または絶縁性の樹脂、またはこれらの任意の組み合わせを含んでいてよい。

図２は、図１のＦ２－Ｆ２線に沿った半導体装置１０の概略断面図である。図２は、トレンチ１４の長手方向に沿った断面図を示しており、これは、第２組のトレンチＳ２のうちの１つのトレンチ１４のＸＺ平面の断面図に対応する。なお、図示は省略するが、第１組のトレンチＳ１および第３組のトレンチＳ３の長手方向に沿った断面図は、図２に示す第２組のトレンチＳ２の断面図と類似するものとなることを理解されたい。

半導体層１２は、半導体基板３０と、半導体基板３０上に形成されたエピタキシャル層３２とを含むことができる。この場合、半導体基板３０の底面が、半導体層１２の第１面１２Ａに相当し、エピタキシャル層３２の上面が半導体層１２の第２面１２Ｂに相当する。トレンチ１４は、半導体層１２の第２面１２Ｂに形成することができる。すなわち、トレンチ１４は、エピタキシャル層３２内に形成することができる。絶縁層１６は、半導体層１２の第２面１２Ｂに形成されている。

半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極３４をさらに含むことができる。ドレイン電極３４は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成されてもよい。

半導体装置１０は、トレンチ１４内に配置されたフィールドプレート電極４０およびゲート電極５０をさらに含む。フィールドプレート電極４０およびゲート電極５０は、一例では、導電性のポリシリコンから形成することができる。ゲート電極５０は、フィールドプレート電極４０から離間されている。フィールドプレート電極４０およびゲート電極５０は、絶縁層１６を介してトレンチ１４内に埋め込まれている。絶縁層１６は、フィールドプレート電極４０およびゲート電極５０を相互に分離している。

フィールドプレート電極４０は、第１端部４０１および第２端部４０２を含み、トレンチ１４の長手方向（図２の例ではＸ方向）に沿って第１端部４０１と第２端部４０２との間に延在している。第１端部４０１は、第１ソースコンタクト部２４を介してソース配線２０に接続されている。一方、第２端部４０２は、ソース配線２０には接続されていない。第１端部４０１はソース配線２０の下方に位置しているが、第２端部４０２はゲート配線１８の下方に位置している。

フィールドプレート電極４０は、第１端部４０１と第２端部４０２との間に位置する引き上げ部４０３をさらに含む。引き上げ部４０３は、第２ソースコンタクト部２６を介してソース配線２０に接続されている。引き上げ部４０３は、ソース配線２０の下方に位置している。

フィールドプレート電極４０は、第１端部４０１と引き上げ部４０３との間にある第１中間部４０４、および引き上げ部４０３と第２端部４０２との間にある第２中間部４０５をさらに含む。第１中間部４０４の底面４０４Ａおよび第２中間部４０５の底面４０５Ａは、第１端部４０１の底面４０１Ａ、第２端部４０２の底面４０２Ａ、および引き上げ部４０３の底面４０３Ａと、トレンチ１４の深さ方向（Ｚ方向）において同じ位置にある。底面４０１Ａ、底面４０２Ａ、底面４０３Ａ、底面４０４Ａ、および底面４０５Ａを含むフィールドプレート電極４０の底面４０Ａは、トレンチ１４の底壁１４Ａと絶縁層１６を介して対向している。

一方、第１中間部４０４の上面４０４Ｂおよび第２中間部４０５の上面４０５Ｂは、トレンチ１４の深さ方向において、第１端部４０１の上面４０１Ｂ、第２端部４０２の上面４０２Ｂ、および引き上げ部４０３の上面４０３Ｂよりも下方に位置している。これは、第１中間部４０４および第２中間部４０５が、トレンチ１４の深さ方向に、第１端部４０１、第２端部４０２、および引き上げ部４０３よりも小さい厚さを有していることを意味する。第１中間部４０４および第２中間部４０５の相対的に小さい厚さは、後述するようなゲート電極５０の配置を可能とすることができる。

ゲート電極５０は、絶縁層１６によってフィールドプレート電極４０から離間されつつトレンチ１４内に配置されている。ゲート電極５０は、フィールドプレート電極４０と少なくとも一部が対向する底面５０Ａ、および底面５０Ａと反対側の上面５０Ｂを含む。

ゲート電極５０は、第１端部５０１と、第２端部５０２とを含み、トレンチ１４の長手方向に沿って第１端部５０１と第２端部５０２との間に延在している。ゲート電極５０の第１端部５０１は、ゲートコンタクト部２２を介してゲート配線１８に接続されている。一方、ゲート電極５０の第２端部５０２は、ゲート配線１８には接続されていない。第１端部５０１はゲート配線１８の下方に位置しているが、第２端部５０２はソース配線２０の下方に位置している。

ゲート電極５０は、底面５０Ａから上面５０Ｂまで延びる貫通孔５０３をさらに含む。貫通孔５０３は、ゲート電極５０の第１端部５０１と第２端部５０２との間に位置している。貫通孔５０３は、フィールドプレート電極４０の引き上げ部４０３の一部を収容するために設けることができる。

フィールドプレート電極４０の第１中間部４０４は、トレンチ１４の深さ方向において、ゲート電極５０の底面５０Ａよりも下方に位置する上面４０４Ｂを含んでいる。同様に、フィールドプレート電極４０の第２中間部４０５は、トレンチ１４の深さ方向において、ゲート電極５０の底面５０Ａよりも下方に位置する上面４０５Ｂを含んでいる。

一方、フィールドプレート電極４０の引き上げ部４０３は、トレンチ１４の深さ方向において、ゲート電極５０の底面５０Ａよりも上方に位置する上面４０３Ｂを含んでいる。同様に、フィールドプレート電極４０の第１端部４０１は、トレンチ１４の深さ方向において、ゲート電極５０の底面５０Ａよりも上方に位置する上面４０１Ｂを含んでいる。また、フィールドプレート電極４０の第２端部４０２は、トレンチ１４の深さ方向において、ゲート電極５０の底面５０Ａよりも上方に位置する上面４０２Ｂを含むことができる。

フィールドプレート電極４０の引き上げ部４０３は、ゲート電極５０の貫通孔５０３に少なくとも部分的に収容されている。貫通孔５０３に少なくとも部分的に収容された引き上げ部４０３は、第２ソースコンタクト部２６を介してソース配線２０に接続されている。

なお、図２の例では、貫通孔５０３は、トレンチ１４の深さ方向（Ｚ方向）に沿って延びる孔壁を有するものとして示されているが、別の例においては、貫通孔５０３は、Ｚ方向に対して傾斜した孔壁を有していてもよい。

図３は、図２のＦ３－Ｆ３線に沿った半導体装置１０の概略断面図であり、２つの隣り合うトレンチ１４を含む領域を示している。
図３には、トレンチ１４内に配置された絶縁層１６、フィールドプレート電極４０、およびゲート電極５０が示されている。フィールドプレート電極４０の大部分はゲート電極５０の下方に位置しているため、フィールドプレート電極４０については、第１端部４０１、第２端部４０２、および引き上げ部４０３のみが図３に示されている。

ゲート電極５０は、平面視でフィールドプレート電極４０の第１端部４０１と第２端部４０２との間に位置している。フィールドプレート電極４０の第１端部４０１は、絶縁層１６を挟んでゲート電極５０の第２端部５０２と対向している。また、フィールドプレート電極４０の第２端部４０２は、絶縁層１６を挟んでゲート電極５０の第１端部５０１と対向している。フィールドプレート電極４０の引き上げ部４０３は、ゲート電極５０の貫通孔５０３内に配置されている。

貫通孔５０３は、ゲート電極５０の第１端部５０１と第２端部５０２との間に位置している。トレンチ１４の短手方向（図３の例ではＹ方向）における貫通孔５０３の幅は、ゲート電極５０の幅よりも小さい。また、トレンチ１４の長手方向（図３の例ではＸ方向）における貫通孔５０３の長さは、ゲート電極５０の長さよりも小さい。貫通孔５０３の寸法（幅および長さ）は、ゲート電極５０がフィールドプレート電極４０の引き上げ部４０３から絶縁層１６によって離間されつつ、貫通孔５０３が引き上げ部４０３を収容することが可能であるように設定することができる。貫通孔５０３および引き上げ部４０３の寸法は、引き上げ部４０３が接続される第２ソースコンタクト部２６の寸法、リソグラフィにおける位置合わせのマージン、デバイスパラメータ等もさらに考慮して適宜定めることができる。

例えば、ゲート電極５０に形成される貫通孔５０３の寸法が比較的大きい場合、ゲート電極５０の抵抗Ｒ_Ｇが上昇し得る。したがって、一例では、トレンチ１４の長手方向において、貫通孔５０３の長さは、ゲート電極５０の長さの半分未満としてもよい。

第１ソースコンタクト部２４および第２ソースコンタクト部２６は、図３の例のように、略同じ寸法を有していてよい。別の例においては、第１ソースコンタクト部２４および第２ソースコンタクト部２６は、異なる寸法（例えば、長さ、幅）を有していてもよい。

図３の例においては、貫通孔５０３は、平面視で矩形状の形状を有しているが、貫通孔５０３は、平面視で矩形、円形、楕円形などの任意の形状を有することができる。
フィールドプレート電極４０の第１端部４０１および引き上げ部４０３は、それぞれ第１ソースコンタクト部２４および第２ソースコンタクト部２６に接続されている。ゲート電極５０の第１端部５０１は、ゲートコンタクト部２２に接続されている。２つの隣り合うトレンチ１４の間には、ラインコンタクト部２８が配置されている。

図４は、図２のＦ４－Ｆ４線に沿った半導体装置１０の概略断面図である。図４は、フィールドプレート電極４０およびゲート電極５０がトレンチ１４に埋め込まれ、ゲート電極５０が貫通孔５０３を有していない領域（通常領域と呼ぶ）を示している。

半導体基板３０は、ＭＩＳＦＥＴのドレイン領域に相当する。エピタキシャル層３２は、半導体基板（ドレイン領域）３０上に形成されたドリフト領域６０と、ドリフト領域６０上に形成されたボディ領域６２と、ボディ領域６２上に形成されたソース領域６４とを含むことができる。

半導体基板３０により形成されるドレイン領域は、ｎ型不純物を含むｎ型の領域である。半導体基板３０のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってよい。半導体基板３０は、５０μｍ以上４５０μｍ以下の厚さを有することができる。

ドリフト領域６０は、半導体基板（ドレイン領域）３０よりも低い濃度のｎ型不純物を含むｎ型の領域である。ドリフト領域６０のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ドリフト領域６０は、１μｍ以上２５μｍ以下の厚さを有することができる。

ボディ領域６２は、ｐ型不純物を含むｐ型の領域である。ボディ領域６２のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ボディ領域６２は、０．５μｍ以上１．５μｍ以下の厚さを有することができる。

ソース領域６４は、ドリフト領域６０よりも高い濃度のｎ型不純物を含むｎ型の領域である。ソース領域６４のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース領域６４は、０．１μｍ以上１μｍ以下の厚さを有することができる。

ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、Ａｌなどであってよい。
トレンチ１４は、エピタキシャル層３２に形成することができる。トレンチ１４は、底壁１４Ａおよび側壁１４Ｂを有している。トレンチ１４は、ソース領域６４およびボディ領域６２を貫通してドリフト領域６０に達している。したがって、トレンチ１４の底壁１４Ａは、ドリフト領域６０に隣接している。トレンチ１４は、１μｍ以上１５μｍ以下の深さを有することができる。

絶縁層１６は、トレンチ１４の底壁１４Ａおよび側壁１４Ｂを覆っている。さらに、絶縁層１６は、フィールドプレート電極４０およびゲート電極５０を相互に分離している。したがって、フィールドプレート電極４０およびゲート電極５０は、周囲を絶縁層１６に囲まれている。

図４に示されているフィールドプレート電極４０は、第２中間部４０５に相当する。第２中間部４０５の底面４０５Ａは、トレンチ１４の底壁１４Ａと対向している。図示は省略するが、第１中間部４０４のＹＺ断面は、図４に示される第２中間部４０５の断面と同様であってよい。

フィールドプレート電極４０は、ソース配線２０と同電位にすることができる。フィールドプレート電極４０にソース電圧を印加することにより、トレンチ１４内の電界集中を緩和することができる。

ゲート電極５０は、フィールドプレート電極４０と少なくとも一部が対向している底面５０Ａと、底面５０Ａとは反対側の上面５０Ｂとを含んでいる。ゲート電極５０は、Ｙ方向にフィールドプレート電極４０よりも大きな幅を有しているため、ゲート電極５０の底面５０Ａの一部が、フィールドプレート電極４０（第２中間部４０５の上面４０５Ｂ）と対向している。ゲート電極５０の上面５０Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。

ラインコンタクト部２８は、隣り合う２つのトレンチ１４の間に配置されている。ラインコンタクト部２８は、絶縁層１６およびソース領域６４を貫通して、ボディ領域６２まで達している。エピタキシャル層３２は、ラインコンタクト部２８の底面と隣接するコンタクト領域６６をさらに含むことができる。

コンタクト領域６６は、ｐ型不純物を含むｐ型の領域である。コンタクト領域６６のｐ型不純物濃度は、ボディ領域６２よりも高く、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース配線２０は、絶縁層１６の上に形成され、ラインコンタクト部２８を介してコンタクト領域６６と電気的に接続される。

ゲート電極５０に所定の電圧が印加されると、ゲート電極５０と絶縁層１６を挟んで対向するｐ型のボディ領域６２内にチャネルが形成される。半導体装置１０は、このチャネルを介した、ｎ型のソース領域６４とｎ型のドリフト領域６０との間のＺ方向の電子の流れの制御を可能とすることができる。

図５は、図２のＦ５－Ｆ５線に沿った半導体装置１０の概略断面図である。図５は、フィールドプレート電極４０の引き上げ部４０３がゲート電極５０の貫通孔５０３に少なくとも部分的に収容されるとともに、第２ソースコンタクト部２６を介してソース配線２０に接続されている領域（引き上げＦＰ領域と呼ぶ）を示している。

引き上げ部４０３は、下部４０３１と、下部４０３１の上方に位置するとともに、トレンチ１４の短手方向（Ｙ方向）に下部４０３１よりも小さい幅を有する上部４０３２とを含むことができる。引き上げ部４０３の下部４０３１は、貫通孔５０３に収容されていないが、上部４０３２は、貫通孔５０３に少なくとも部分的に収容されている。引き上げ部４０３の下部４０３１は、図４に示す第２中間部４０５と略同一の幅を有することができる。

貫通孔５０３の幅は、少なくとも引き上げ部４０３の上部４０３２の幅よりは大きく、かつ、貫通孔５０３の孔壁と引き上げ部４０３との間に、所望のリーク耐性を得るのに十分な程度の厚さの絶縁層１６が配置されるように設定することができる。一方、引き上げ部４０３の下部４０３１は、貫通孔５０３によって収容されないため、貫通孔５０３の幅は、下部４０３１の幅よりも大きくてもよいし、小さくてもよいし、または同程度であってもよい。

第２ソースコンタクト部２６は、トレンチ１４の深さ方向において、貫通孔５０３の途中に位置する底面２６Ａを含むことができる。第２ソースコンタクト部２６の底面２６Ａは、トレンチ１４の深さ方向においてフィールドプレート電極４０の引き上げ部４０３の上面４０３Ｂよりも下方に位置している。すなわち、第２ソースコンタクト部２６の底部は、引き上げ部４０３に埋め込まれている。第２ソースコンタクト部２６の底面２６Ａは、トレンチ１４の深さ方向においてラインコンタクト部２８の底面と略同じ位置にあってよい。

図６は、図２のＦ６－Ｆ６線に沿った半導体装置１０の概略断面図であり、第２ソースコンタクト部２６がない位置における引き上げ部４０３の断面に相当する。
引き上げ部４０３の上面４０３Ｂは、平面視で第２ソースコンタクト部２６よりも広い範囲に形成されているため（例えば図３参照）、図６に示すように第２ソースコンタクト部２６に接続されていない部分を含んでいてよい。引き上げ部４０３は、第２ソースコンタクト部２６との位置合わせのマージン等を考慮して平面視で第２ソースコンタクト部２６よりも広い範囲に形成することができる。なお、リソグラフィの位置合わせの精度が比較的高い場合には、引き上げ部４０３の上面４０３Ｂの寸法を第２ソースコンタクト部２６の平面寸法に近づけてもよい。

図７は、図２のＦ７－Ｆ７線に沿った半導体装置１０の概略断面図であり、ここでは、フィールドプレート電極４０の第１端部４０１が第１ソースコンタクト部２４を介してソース配線２０に接続されている。

ゲート電極５０は、平面視でフィールドプレート電極４０の第１端部４０１が位置する領域までは延びていない（例えば図３参照）。したがって、図７には、トレンチ１４内のゲート電極５０は示されていない。

第１ソースコンタクト部２４は、トレンチ１４の深さ方向に第１端部４０１の上面４０１Ｂよりも下まで延びている。第１ソースコンタクト部２４の底面は、トレンチ１４の深さ方向において図５に示す第２ソースコンタクト部２６の底面２６Ａと略同じ位置にあってよい。

（製造方法）
次に、半導体装置１０の製造方法の一例を説明する。
図８～図１１，図１２Ａ～図１９Ｂは、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図８～図１１，図１２Ａ～図１９Ｂでは、図１～図７の構成要素と同様な構成要素には同一の符号を付している。

図８に示すように、半導体基板３０と、半導体基板３０上に形成されたエピタキシャル層３２とを含む半導体層１２が形成される。半導体基板３０は、半導体層１２の第１面１２Ａを含み、エピタキシャル層３２は、半導体層１２の第２面１２Ｂを含むことができる。

半導体基板３０としては、ｎ型不純物を含むＳｉ基板を用いることができる。エピタキシャル層３２は、ｎ型不純物をドーピングしながら半導体基板３０上にエピタキシャル成長させたｎ型のＳｉ層であってよい。

図９は、図８に続く製造工程を示す概略断面図である。図９に示すように、エピタキシャル層３２の一部が選択的に除去されて、半導体層１２にトレンチ１４が形成される。より詳細には、半導体層１２の第２面１２Ｂに所定のパターンのマスク（図示せず）が形成され、このマスクを介したエッチングによって、エピタキシャル層３２の一部が選択的に除去される。トレンチ１４は、底壁１４Ａおよび側壁１４Ｂを有している。

図１０は、図９に続く製造工程を示す概略断面図である。図１０に示すように、半導体層１２の第２面１２Ｂおよびトレンチ１４上に第１絶縁層７０が形成される。より詳細には、第１絶縁層７０は、半導体層１２の第２面１２Ｂと、トレンチ１４の底壁１４Ａおよび側壁１４Ｂとに沿って形成されている。第１絶縁層７０は、一例では、熱酸化法により形成されたＳｉＯ_２であってよい。別の例においては、第１絶縁層７０は、化学気相成長（chemical vapor deposition，ＣＶＤ）法により形成されていてもよい。

図１１は、図１０に続く製造工程を示す概略断面図である。第１導電体層７２が第１絶縁層７０上に形成され、トレンチ１４が第１絶縁層７０および第１導電体層７２によって完全に埋設される。その後、トレンチ１４の外側（例えば、第２面１２Ｂ上に形成された第１絶縁層７０上）にある第１導電体層７２がエッチングにより除去される。この結果、図１１に示すように、第１導電体層７２の上面を、トレンチ１４の深さ方向において半導体層１２の第２面１２Ｂと略同じ位置とすることができる。第１導電体層７２は、一例では、導電性のポリシリコンであってよい。

図１２Ａおよび図１２Ｂは、図１１に続く製造工程を示す概略断面図である。図１２Ａは、図４に示す通常領域に対応し、図１２Ｂは、図５に示す引き上げＦＰ領域に対応する。図１２Ａおよび図１２Ｂの断面図に示される半導体装置１０は、異なる位置に対応するものであるが、共通の工程により形成することができる。なお、以後の図１３Ａ～図１９Ｂにおいても、図番号に付された文字ＡおよびＢは、当該図が、それぞれ通常領域および引き上げＦＰ領域に対応することを意味している。

図１１に示される工程の後、マスク７４（図１２Ｂ参照）が形成される。マスク７４は、通常領域の第１導電体層７２がエッチングされ、引き上げＦＰ領域の第１導電体層７２はエッチングされないようにパターニングされる。したがって、パターニングされたマスク７４は、通常領域（図１２Ａ参照）を覆わないが、引き上げＦＰ領域（図１２Ｂ参照）を覆っている。

図１２Ａに示すように、通常領域はマスク７４によって覆われていないため、第１導電体層７２が選択的にエッチングされる。第１導電体層７２は、深さ方向において第１導電体層７２の表面がトレンチ１４の途中に位置するように部分的に除去される。

一方、図１２Ｂに示すように、引き上げＦＰ領域の第１導電体層７２は、マスク７４により覆われているためエッチングされない。
図１３Ａおよび図１３Ｂは、図１２Ａおよび図１２Ｂに続く製造工程を示す概略断面図である。この工程では、マスク７４が除去され、第１絶縁層７０が選択的にエッチングされる。一例では、ウェットエッチングが行われ、これによって、第１絶縁層７０の一部が除去されるが、第１導電体層７２は殆ど除去されなくてよい。

図１３Ａに示すように、露出された第１絶縁層７０が除去されて、第１絶縁層７０の表面は、トレンチ１４の深さ方向において第１導電体層７２の表面と同程度か、それよりも低い位置まで後退する。これにより、半導体層１２の第２面１２Ｂに形成されていた第１絶縁層７０は除去され、トレンチ１４の側壁１４Ｂの上部が露出される。

図１３Ｂにおいても、露出された第１絶縁層７０が除去されて、第１絶縁層７０の表面は、トレンチ１４の深さ方向において第１導電体層７２の表面と同程度か、それよりも低い位置まで後退する。これにより、半導体層１２の第２面１２Ｂに形成されていた第１絶縁層７０は除去され、トレンチ１４の側壁１４Ｂの上部が露出される。なお、第１導電体層７２の表面は図１３Ａの場合と比較して上方に位置しているため、第１絶縁層７０の表面も同様に図１３Ａの場合と比較して上方に位置している。その結果、図１３Ｂにおいては、図１３Ａの場合と比較して、トレンチ１４の側壁１４Ｂの露出される上部の面積は狭い。

図１４Ａおよび図１４Ｂは、図１３Ａおよび図１３Ｂに続く製造工程を示す概略断面図である。この工程では、第２絶縁層７６が、半導体層１２、第１絶縁層７０、および第１導電体層７２の露出した表面上に形成される。第２絶縁層７６は、第１絶縁層７０および第１導電体層７２を覆うとともに、トレンチ１４に埋め込まれる。第２絶縁層７６は、第１絶縁層７０と同様、ＳｉＯ_２から形成することができる。第２絶縁層７６は、複数の成膜方法を用いて形成されていてよい。例えば、第２絶縁層７６は、熱酸化法により形成されたＳｉＯ_２およびＣＶＤ法により形成されたＳｉＯ_２のうちの少なくとも１つを含んでいてよい。例えば、第２絶縁層７６は、熱酸化法によってＳｉＯ_２をライナー層として成膜した後、ライナー層上にＣＶＤ法でＳｉＯ_２を成膜することによって形成してもよい。なお、熱酸化法を用いる場合、トレンチ１４の側壁１４Ｂの露出した上部および第１導電体層７２の露出した表面は、酸化反応によりその形状を変化し得る。この結果、例えば、トレンチ１４の上部は、トレンチ１４の下部より大きい幅を有してもよい。

図１５Ａおよび図１５Ｂは、図１４Ａおよび図１４Ｂに続く製造工程を示す概略断面図である。図１４Ａおよび図１４Ｂの工程の後、トレンチ１４の外にある第２絶縁層７６の表面が化学機械研磨により平坦化され、半導体層１２の第２面１２Ｂ上の第２絶縁層７６がエッチングにより除去される。次いで、通常領域および引き上げＦＰ領域を含む、ゲート電極５０が形成される領域において、リソグラフィおよびエッチングにより、トレンチ１４に埋め込まれた第１絶縁層７０および第２絶縁層７６の一部が選択的に除去される。

図１５Ａに示すように、通常領域においては、エッチング後の第２絶縁層７６の表面は、深さ方向においてトレンチ１４の途中に位置している。通常領域においては、第１導電体層７２は、第２絶縁層７６の表面よりも下方に位置しているため、第１絶縁層７０および第２絶縁層７６によって完全に埋め込まれている。

図１５Ｂに示すように、引き上げＦＰ領域においては、第２絶縁層７６は完全に除去され、エッチング後の第１絶縁層７０の表面は、深さ方向においてトレンチ１４の途中に位置している。引き上げＦＰ領域においては、第１導電体層７２は、トレンチ１４の深さ方向においてエッチング後の第１絶縁層７０の表面よりも上方まで延びている。したがって、第１導電体層７２の上部が露出されている。露出された第１導電体層７２とトレンチ１４の側壁１４Ｂとの間には空隙がある。

図１６Ａおよび図１６Ｂは、図１５Ａおよび図１５Ｂに続く製造工程を示す概略断面図である。
図１６Ａに示す通常領域においては、第３絶縁層７８が、半導体層１２および第２絶縁層７６の露出した表面に沿って形成され、次いで、第３絶縁層７８上に第２導電体層８０が形成される。その後、トレンチ１４内の所定の領域にゲート電極５０（例えば図４参照）を形成するために、第２導電体層８０の一部は、エッチングにより除去される。この結果、少なくとも半導体層１２の第２面１２Ｂ上の第３絶縁層７８が露出され、第２導電体層８０の表面が、半導体層１２の第２面１２Ｂよりも下方に下がる。第３絶縁層７８は、ＳｉＯ_２から形成することができる。第３絶縁層７８は、一例では、熱酸化法により形成されたＳｉＯ_２であってよい。また、第２導電体層８０は、一例では、導電性のポリシリコンであってよい。なお、フィールドプレート電極４０およびゲート電極５０（図５および図６参照）は、それぞれ第１導電体層７２および第２導電体層８０から形成することができる。

図１６Ａにおいて、トレンチ１４の側壁１４Ｂとゲート電極５０との間に位置する第３絶縁層７８は、ＭＩＳＦＥＴのゲート酸化膜として機能することができる。なお、第２導電体層８０の表面（図４のゲート電極５０の上面５０Ｂに相当）は、図１６Ａに示すように湾曲していてもよく、または別の例においては、平坦であってもよい。

図１６Ｂに示す引き上げＦＰ領域においては、第３絶縁層７８が、半導体層１２、第２絶縁層７６、および第１導電体層７２の露出した表面に沿って形成され、次いで、第３絶縁層７８上に第２導電体層８０が形成される。図１６Ｂにおいては、図１６Ａとは異なり、第１導電体層７２がトレンチ１４の上部にも存在しているため、第２導電体層８０は、図１６Ａの場合と比較して狭い領域に埋め込まれている。

図１７Ａおよび図１７Ｂは、図１６Ａおよび図１６Ｂに続く製造工程を示す概略断面図である。図１７Ａおよび図１７Ｂに示すように、半導体層１２にｎ型のドリフト領域６０、ｐ型のボディ領域６２、およびｎ型のソース領域６４を形成するために不純物が注入される。より詳細には、ｐ型不純物が、ｎ型のＳｉ層であるエピタキシャル層３２の表面（半導体層１２の第２面１２Ｂ）から注入される。その後、ｎ型不純物が、エピタキシャル層３２（その表層は先のｐ型不純物の注入によりｐ型領域となっている）の表面から注入される。これらの不純物の注入は、マスク（図示せず）を用いたイオン注入により所定の領域に対して行われる。

さらに、第３絶縁層７８およびゲート電極５０を覆うように第４絶縁層８２が形成される。第４絶縁層８２は、ＳｉＯ_２から形成することができる。第４絶縁層８２は、複数の成膜方法を用いて形成されていてよい。なお、絶縁層１６（例えば図４参照）は、第１絶縁層７０、第２絶縁層７６、第３絶縁層７８、および第４絶縁層８２を含むことができる。

図１８Ａおよび図１８Ｂは、図１７Ａおよび図１７Ｂに続く製造工程を示す概略断面図である。この工程では、ゲートコンタクト部２２、第１ソースコンタクト部２４、第２ソースコンタクト部２６、およびラインコンタクト部２８（図１参照）を形成するための複数のコンタクト孔およびトレンチが形成される。

図１８Ａおよび図１８Ｂに示すように、ラインコンタクト部２８のためのラインコンタクトトレンチ８４は、平面視で２つの隣り合うトレンチ１４の間に形成される。ラインコンタクトトレンチ８４は、第４絶縁層８２を貫通し、第４絶縁層８２の表面から、エピタキシャル層３２のボディ領域６２まで延びている。したがって、ラインコンタクトトレンチ８４の底壁８４Ａは、ボディ領域６２に隣接している。次いで、ラインコンタクトトレンチ８４の底壁８４Ａの下のボディ領域６２内にコンタクト領域６６を形成するためにｐ型不純物が注入される。

図１８Ｂに示すように、第２ソースコンタクト部２６のためのソースコンタクト孔８６が引き上げＦＰ領域に形成される。引き上げＦＰ領域において、ソースコンタクト孔８６は、第４絶縁層８２を貫通し、第４絶縁層８２の表面から、第１導電体層７２（図５の引き上げ部４０３に相当）まで延びている。ソースコンタクト孔８６の底壁８６Ａは、トレンチ１４の深さ方向において、第１導電体層７２の上部（図５の引き上げ部４０３の上部４０３２に相当）の途中に位置することができる。ソースコンタクト孔８６の深さは、ラインコンタクトトレンチ８４と略同じであってよい。ソースコンタクト孔８６の幅は、第１導電体層７２の上部の幅よりも小さくすることができる。

図１９Ａおよび図１９Ｂは、図１８Ａおよび図１８Ｂに続く製造工程を示す概略断面図である。この工程では、ゲートコンタクト部２２、第１ソースコンタクト部２４、第２ソースコンタクト部２６、およびラインコンタクト部２８（図１参照）が形成される。

図１９Ａおよび図１９Ｂに示すように、ラインコンタクトトレンチ８４およびソースコンタクト孔８６内に金属が埋め込まれることによって、ラインコンタクト部２８および第２ソースコンタクト部２６が形成される。埋め込まれる金属は、Ｗ、Ｔｉ、ＴｉＮのうちの少なくとも１つを含んでいてよい。例えば、ライナー層として形成したＴｉ／ＴｉＮ上にＷを成長させ、次いでエッチングを行って、ラインコンタクト部２８および第２ソースコンタクト部２６を形成するようにしてもよい。図示されていない他のコンタクト部も同様の工程で形成することができる。ラインコンタクト部２８の底面は、コンタクト領域６６と接触することができる。

次いで、ゲート配線１８およびソース配線２０（図１参照）が絶縁層１６上に形成される。ゲート配線１８およびソース配線２０は、一例では、スパッタ法によって形成されたＡｌＣｕであってよい。ゲート配線１８は、ゲートコンタクト部２２に接続され、ソース配線２０は、第１ソースコンタクト部２４、第２ソースコンタクト部２６、およびラインコンタクト部２８に接続される。その後、ドレイン電極３４（図２参照）が、半導体層１２の第１面１２Ａに形成される。以上の工程により、半導体装置１０が得られる。

（作用）
以下、本実施形態の半導体装置１０の作用について説明する。
半導体装置１０では、フィールドプレート電極４０が第１端部４０１および引き上げ部４０３の両方でソース配線２０に接続されているため、第１端部４０１のみが接続されている場合と比較して、フィールドプレート電極４０の抵抗Ｒ_Ｓを低減することができる。

スプリットゲート構造を有するＭＩＳＦＥＴでは、例えば高速スイッチング時にフィールドプレート電極を流れる変位電流は、フィールドプレート電極の抵抗Ｒ_Ｓにより、フィールドプレート電極の電位Ｖ_ＢＳを上昇させることがある。フィールドプレート電極の電位Ｖ_ＢＳの上昇は、動的アバランシェ降伏現象を生じさせる可能性がある。

ＭＩＳＦＥＴを製造するプロセスを変更せずに動的アバランシェ降伏現象を抑制するためには、抵抗Ｒ_Ｓに寄与するフィールドプレート電極４０の長さを短縮することが効果的である。本実施形態の半導体装置１０によれば、フィールドプレート電極４０を第１端部４０１および引き上げ部４０３の両方でソース配線２０に接続することにより、フィールドプレート電極４０の長さを短縮した場合と実質的に同様に、抵抗Ｒ_Ｓを低減することができる。

さらに、フィールドプレート電極４０の引き上げ部４０３を、ゲート電極５０の貫通孔５０３に少なくとも部分的に収容されるようにすることにより、ソース配線２０のレイアウトを変更することなく、抵抗Ｒ_Ｓを下げることが可能となる。例えば、フィールドプレート電極４０の第１端部４０１に加えて、第２端部４０２をソース配線２０に接続しようとする場合、第２端部４０２の上方にも別途ソース配線（例えば、ソースフィンガー）を設ける必要が生じる。本実施形態の半導体装置１０によれば、ゲート電極５０に貫通孔５０３を設け、貫通孔５０３を介してフィールドプレート電極４０をソース配線２０に接続しているので、ソース配線２０のレイアウトの変更なしに、抵抗Ｒ_Ｓを低減することが可能となる。

（効果）
本実施形態の半導体装置１０は、以下の利点を有する。
（１）ゲート電極５０は、上面５０Ｂから底面５０Ａまで延びる貫通孔５０３を含み、フィールドプレート電極４０は、第１端部４０１と第２端部４０２との間に位置する引き上げ部４０３をさらに含む。第１端部４０１は、第１ソースコンタクト部２４を介してソース配線２０に接続され、引き上げ部４０３は、貫通孔５０３に少なくとも部分的に収容されるとともに、第２ソースコンタクト部２６を介してソース配線２０に接続されている。この構成によれば、フィールドプレート電極４０の抵抗Ｒ_Ｓを低減することができる。

（２）フィールドプレート電極４０の引き上げ部４０３は、トレンチ１４の深さ方向において、ゲート電極５０の底面５０Ａよりも上方に位置する上面４０３Ｂを含むことができる。

この構成によれば、引き上げ部４０３が、ゲート電極５０の底面５０Ａよりも上方に延びているため、第２ソースコンタクト部２６をゲート電極５０の底面５０Ａよりも下方まで延ばすことなく引き上げ部４０３をソース配線２０へ接続することができる。

（３）第２ソースコンタクト部２６は、トレンチ１４の深さ方向において、貫通孔５０３の途中に位置する底面２６Ａを含むことができる。
この構成によれば、第２ソースコンタクト部２６が、引き上げ部４０３とともに貫通孔５０３に少なくとも部分的に収容されるので、ソース配線２０のレイアウトの変更なく、第２ソースコンタクト部２６と引き上げ部４０３との接続を容易にすることができる。

（４）トレンチ１４の長手方向において、貫通孔５０３の長さは、ゲート電極５０の長さの半分未満であってよい。
この構成によれば、貫通孔５０３が形成されることによるゲート電極５０の抵抗Ｒ_Ｇの上昇を抑制することができる。

（変更例１）
図２０は、変更例１による半導体装置１００の概略断面図である。図２０において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

変更例１の半導体装置１００は、フィールドプレート電極４０の引き上げ部４０３およびゲート電極５０の貫通孔５０３が、長手方向に比較的大きい長さを有しているという点で半導体装置１０と異なっている。一例では、トレンチ１４の長手方向において、貫通孔５０３の長さは、ゲート電極５０の長さの半分以上であってよい。

長手方向において比較的大きい長さを有する貫通孔５０３を設けることにより、その貫通孔５０３に収容される引き上げ部４０３の長さもより大きくすることができる。トレンチ１４の長手方向において、引き上げ部４０３は、少なくとも第１端部４０１よりも大きい長さを有することができる。この結果、引き上げ部４０３に接続される第２ソースコンタクト部２６も、トレンチ１４の長手方向において、第１ソースコンタクト部２４よりも大きい長さを有することができる。

この構成によれば、第２ソースコンタクト部２６と引き上げ部４０３との接触面積が増大するため、第２ソースコンタクト部２６における接触抵抗が低減され、フィールドプレート電極４０の抵抗Ｒ_Ｓをさらに低減することができる。

（変更例２）
図２１は、変更例２による半導体装置２００の概略断面図である。図２１において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

変更例２の半導体装置２００は、ゲート電極５０が、貫通孔５０３とは別に、第２貫通孔５０４をさらに含み、フィールドプレート電極４０が、引き上げ部４０３とは別に、第２引き上げ部４０６をさらに含むという点において、半導体装置１０と異なっている。また、半導体装置２００は、絶縁層１６を貫通して形成された第３ソースコンタクト部８８をさらに含むことができる。なお、本変更例では、貫通孔５０３を第１貫通孔、引き上げ部４０３を第１引き上げ部と呼んでもよい。

第２貫通孔５０４は、平面視でゲート電極５０の第２端部５０２と貫通孔５０３との間に位置している。第２貫通孔５０４は、ゲート電極５０の底面５０Ａから上面５０Ｂまで延びている。

第２引き上げ部４０６は、平面視でフィールドプレート電極４０の第１端部４０１と引き上げ部４０３との間に位置している。第２引き上げ部４０６は、第２貫通孔５０４に少なくとも部分的に収容されるとともに、第３ソースコンタクト部８８を介してソース配線２０に接続されている。

第２貫通孔５０４、第２引き上げ部４０６、および第３ソースコンタクト部８８は、それぞれ貫通孔５０３、引き上げ部４０３、および第２ソースコンタクト部２６と同等の構造を有することができる。

この構成によれば、フィールドプレート電極４０が、第１端部４０１、引き上げ部４０３、および第２引き上げ部４０６でソース配線２０に接続されているため、フィールドプレート電極４０の抵抗Ｒ_Ｓをさらに低減することができる。また、フィールドプレート電極４０の第２引き上げ部４０６を、ゲート電極５０の第２貫通孔５０４に少なくとも部分的に収容されるようにすることにより、ソース配線２０のレイアウトを変更することなく、抵抗Ｒ_Ｓを下げることが可能となる。

（変更例３）
図２２は、変更例３による半導体装置３００の概略断面図である。図２２において、半導体装置２００と同様の構成要素には同じ符号が付されている。また、半導体装置２００と同様な構成要素については詳細な説明を省略する。

変更例３の半導体装置３００は、ゲート電極５０が、第３貫通孔５０５をさらに含み、フィールドプレート電極４０が、第３引き上げ部４０７をさらに含むという点において、半導体装置２００と異なっている。また、半導体装置３００は、絶縁層１６を貫通して形成された第４ソースコンタクト部９０をさらに含むことができる。

第３貫通孔５０５は、平面視でゲート電極５０の第１端部５０１と貫通孔５０３との間に位置している。第３貫通孔５０５は、ゲート電極５０の底面５０Ａから上面５０Ｂまで延びている。

第３引き上げ部４０７は、平面視でフィールドプレート電極４０の第２端部４０２と引き上げ部４０３との間に位置している。第３引き上げ部４０７は、第３貫通孔５０５に少なくとも部分的に収容されるとともに、第４ソースコンタクト部９０を介してソース配線２０に接続されている。

第３貫通孔５０５、第３引き上げ部４０７、および第４ソースコンタクト部９０は、それぞれ貫通孔５０３、引き上げ部４０３、および第２ソースコンタクト部２６と同等の構造を有することができる。

この構成によれば、フィールドプレート電極４０が、第１端部４０１、引き上げ部４０３、第２引き上げ部４０６、および第３引き上げ部４０７でソース配線２０に接続されているため、フィールドプレート電極４０の抵抗Ｒ_Ｓを低減することができる。また、フィールドプレート電極４０の第３引き上げ部４０７を、ゲート電極５０の第３貫通孔５０５に少なくとも部分的に収容されるようにすることにより、ソース配線２０のレイアウトを変更することなく、抵抗Ｒ_Ｓを下げることが可能となる。

（他の変更例）
上記した実施形態および変更例の各々は、以下のようにさらに変更して実施することができる。

・フィールドプレート電極４０に設けられる引き上げ部４０３の長さ（したがって、第２ソースコンタクト部２６の長さ）を、１つのチップ内で任意に変更してもよい。例えば、１つのチップ内に長さの異なるトレンチが形成されている場合、より長いトレンチ１４（例えば、図１の第３組のトレンチＳ３）内のフィールドプレート電極４０には、より大きい長さを有する引き上げ部４０３を設けてもよい。より短いトレンチ１４（例えば、図１の第１組のトレンチＳ１）内のフィールドプレート電極４０には、より小さい長さを有する引き上げ部４０３を設けてもよい。すなわち、１つのチップ内において、トレンチ１４の長さに応じて引き上げ部４０３の長さが変化していてもよい。引き上げ部４０３の長さの変化は、引き上げ部４０３を収容するゲート電極５０の貫通孔５０３の長さの変化（したがって、ゲート電極５０の抵抗Ｒ_Ｇの変化）につながり得る。この構成によれば、フィールドプレート電極４０の抵抗Ｒ_Ｓおよびゲート電極５０の抵抗Ｒ_Ｇを適切に調整することができる。

・フィールドプレート電極４０に設けられる引き上げ部の数（ゲート電極５０に設けられる貫通孔の数と等しい）は、１つのチップ内で任意に変更してもよい。例えば、１つのチップ内に長さの異なるトレンチが形成されている場合、より長いトレンチ１４（例えば、図１の第３組のトレンチＳ３）内のフィールドプレート電極４０には、より多くの数（例えば３つ）の引き上げ部を設けてもよい。より短いトレンチ１４（例えば、図１の第１組のトレンチＳ１）内のフィールドプレート電極４０には、より少ない数（例えば、１つ）の引き上げ部を設けてもよい。すなわち、１つのチップ内において、トレンチ１４の長さに応じて、フィールドプレート電極４０に含まれる引き上げ部の数が変化していてもよい。この構成によれば、フィールドプレート電極４０の抵抗Ｒ_Ｓおよびゲート電極５０の抵抗Ｒ_Ｇを適切に調整することができる。

・ゲート電極５０の幅は一定でなくてもよい。例えば、ゲート電極５０の底部は、ゲート電極５０の上部よりも小さい幅を有していてもよい。
・半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。

・ソース配線およびゲート配線を含む層の上に、さらなる配線構造が形成されていてもよい。
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。

本明細書において、「ＡおよびＢのうちの少なくとも１つ」という表現は、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。

本明細書で使用される「～上に」という表現は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。

本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。

例えば、本明細書で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

（付記）
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。

（付記１）
半導体層（１２）と、
前記半導体層（１２）に形成され、一方向に沿って延びるトレンチ（１４）と、
前記半導体層（１２）上に形成された絶縁層（１６）と、
前記トレンチ（１４）内に配置され、第１端部（４０１）および第２端部（４０２）を含み、前記トレンチ（１４）の長手方向に沿って前記第１端部（４０１）と前記第２端部（４０２）との間に延在するフィールドプレート電極（４０）と、
前記トレンチ（１４）内に配置され、前記フィールドプレート電極（４０）から離間されたゲート電極（５０）であって、前記フィールドプレート電極（４０）と少なくとも一部が対向する底面（５０Ａ）および前記底面（５０Ａ）と反対側の上面（５０Ｂ）を含む、ゲート電極（５０）と、
前記絶縁層（１６）を貫通して形成された第１ソースコンタクト部（２４）および第２ソースコンタクト部（２６）と、
前記絶縁層（１６）上に形成されたソース配線（２０）と
を備え、前記ゲート電極（５０）は、前記底面（５０Ａ）から前記上面（５０Ｂ）まで延びる貫通孔（５０３）をさらに含み、前記フィールドプレート電極（４０）は、前記第１端部（４０１）と前記第２端部（４０２）との間に位置する引き上げ部（４０３）をさらに含み、前記第１端部（４０１）は、前記第１ソースコンタクト部（２４）を介して前記ソース配線（２０）に接続され、前記引き上げ部（４０３）は、前記貫通孔（５０３）に少なくとも部分的に収容されるとともに、前記第２ソースコンタクト部（２６）を介して前記ソース配線（２０）に接続されている、
半導体装置（１０；１００；２００；３００）。

（付記２）
前記フィールドプレート電極（４０）の前記引き上げ部（４０３）は、前記トレンチ（１４）の深さ方向において、前記ゲート電極（５０）の前記底面（５０Ａ）よりも上方に位置する上面（４０３Ｂ）を含む、付記１に記載の半導体装置（１０，１００，２００，３００）。

（付記３）
前記第２ソースコンタクト部（２６）は、前記トレンチ（１４）の深さ方向において、前記貫通孔（５０３）の途中に位置する底面（２６Ａ）を含む、付記１または２に記載の半導体装置（１０；１００；２００；３００）。

（付記４）
前記長手方向において、前記第２ソースコンタクト部（２６）は、前記第１ソースコンタクト部（２４）よりも大きい長さを有している、付記１～３のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記５）
前記長手方向において、前記引き上げ部（４０３）は、前記フィールドプレート電極（４０）の前記第１端部（４０１）よりも大きい長さを有している、付記１～４のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記６）
前記絶縁層（１６）を貫通して形成された第３ソースコンタクト部（８８）をさらに備え、
前記ゲート電極（５０）は、前記貫通孔（５０３）としての第１貫通孔とは別に、前記底面（５０Ａ）から前記上面（５０Ｂ）まで延びる第２貫通孔（５０４）をさらに含み、前記フィールドプレート電極（４０）は、前記引き上げ部（４０３）としての第１引き上げ部とは別に、前記第１端部（４０１）と前記引き上げ部（４０３）との間に位置する第２引き上げ部（４０６）をさらに含み、前記第２引き上げ部（４０６）は、前記第２貫通孔（５０４）に少なくとも部分的に収容されるとともに、前記第３ソースコンタクト部（８８）を介して前記ソース配線（２０）に接続されている、
付記１～５のうちのいずれか１つに記載の半導体装置（２００；３００）。

（付記７）
前記絶縁層（１６）を貫通して形成された第４ソースコンタクト部（９０）をさらに備え、
前記ゲート電極（５０）は、前記底面（５０Ａ）から前記上面（５０Ｂ）まで延びる第３貫通孔（５０５）をさらに含み、前記フィールドプレート電極（４０）は、前記第２端部（４０２）と前記引き上げ部（４０３）との間に位置する第３引き上げ部（４０７）をさらに含み、前記第３引き上げ部（４０７）は、前記第３貫通孔（５０５）に少なくとも部分的に収容されるとともに、前記第４ソースコンタクト部（９０）を介して前記ソース配線（２０）に接続されている、
付記６に記載の半導体装置（３００）。

（付記８）
前記長手方向において、前記貫通孔（５０３）の長さは、前記ゲート電極（５０）の長さの半分未満である、付記１～７のうちのいずれか１つに記載の半導体装置（１０；２００；３００）。

（付記９）
前記長手方向において、前記貫通孔（５０３）の長さは、前記ゲート電極（５０）の長さの半分以上である、付記１～５のうちのいずれか１つに記載の半導体装置（１０；１００）。

（付記１０）
前記絶縁層（１６）を貫通して形成されたゲートコンタクト部（２２）と、
前記絶縁層（１６）上に形成されるとともに、前記ソース配線（２０）から離間されたゲート配線（１８）と
をさらに備え、前記ゲート電極（５０）は、前記ゲートコンタクト部（２２）を介して前記ゲート配線（１８）に接続されている、付記１～９のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記１１）
前記第２ソースコンタクト部（２６）は、平面視において前記第１ソースコンタクト部（２４）と前記ゲートコンタクト部（２２）との間に位置している、付記１０に記載の半導体装置（１０；１００；２００；３００）。

（付記１２）
前記絶縁層（１６）は、前記フィールドプレート電極（４０）および前記ゲート電極（５０）を相互に分離するとともに、前記トレンチ（１４）の底壁（１４Ａ）および側壁（１４Ｂ）を覆っている、付記１～１１のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記１３）
前記フィールドプレート電極（４０）は、前記第１端部（４０１）と前記引き上げ部（４０３）との間にある中間部（４０４）をさらに含み、前記中間部（４０４）は、前記トレンチ（１４）の深さ方向において、前記ゲート電極（５０）の前記底面（５０Ａ）よりも下方に位置する上面（４０４Ｂ）を含む、付記１～１２のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記１４）
前記フィールドプレート電極（４０）の前記第１端部（４０１）は、前記トレンチ（１４）の深さ方向において、前記ゲート電極（５０）の前記底面（５０Ａ）よりも上方に位置する上面（４０１Ｂ）を含む、付記１～１３のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記１５）
前記トレンチ（１４）は、前記半導体層（１２）に形成された複数のトレンチ（Ｓ１，Ｓ２，Ｓ３）のうちの１つである、付記１～１４のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記１６）
前記ゲート電極（５０）は、第１端部（５０１）および第２端部（５０２）を含み、前記長手方向に沿って前記第１端部（５０１）と前記第２端部（５０２）との間に延在しており、
前記ゲート電極（５０）の前記第１端部（５０１）は、前記ゲートコンタクト部（２２）を介して前記ゲート配線（１８）に接続されている、付記１０または１１に記載の半導体装置（１０；１００；２００；３００）。

（付記１７）
前記貫通孔（５０３）は、前記ゲート電極（５０）の前記第１端部（５０１）と前記第２端部（５０２）との間に位置している、付記１６に記載の半導体装置（１０；１００；２００；３００）。

（付記１８）
前記フィールドプレート電極（４０）の前記第１端部（４０１）は、前記絶縁層（１６）を挟んで前記ゲート電極（５０）の前記第２端部（５０２）と対向しており、前記フィールドプレート電極（４０）の前記第２端部（４０２）は、前記絶縁層（１６）を挟んで前記ゲート電極（５０）の前記第１端部（５０１）と対向している、付記１６または１７に記載の半導体装置（１０；１００；２００；３００）。

（付記１９）
前記フィールドプレート電極（４０）の前記引き上げ部（４０３）は、下部（４０３１）と、前記下部（４０３１）の上に形成されるとともに前記トレンチ（１４）の短手方向に前記下部（４０３１）よりも小さい幅を有する上部（４０３２）とを含み、前記下部（４０３１）は、前記貫通孔（５０３）に収容されておらず、前記上部（４０３２）は、前記貫通孔（５０３）に少なくとも部分的に収容されている、付記１～１８のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記２０）
前記フィールドプレート電極（４０）は、前記引き上げ部（４０３）と前記第２端部（４０２）との間にある第２中間部（４０５）をさらに含み、前記第２中間部（４０５）は、前記トレンチ（１４）の深さ方向において、前記ゲート電極（５０）の前記底面（５０Ａ）よりも下方に位置する上面（４０５Ｂ）を含む、付記１３～１９のうちのいずれか１つに記載の半導体装置（１０；１００；２００；３００）。

（付記２１）
前記複数のトレンチ（Ｓ１，Ｓ２，Ｓ３）は、異なる長さを有するトレンチ（１４）を含み、前記引き上げ部（４０３）の長さは、前記引き上げ部（４０３）が配置される前記トレンチ（１４）の長さに応じて変化している、付記１５に記載の半導体装置（１０；１００；２００；３００）。

（付記２２）
前記複数のトレンチ（Ｓ１，Ｓ２，Ｓ３）は、異なる長さを有するトレンチ（１４）を含み、前記フィールドプレート電極（４０）に含まれる引き上げ部（４０３）の数は、前記フィールドプレート電極（４０）が配置される前記トレンチ（１４）の長さに応じて変化している、付記１５に記載の半導体装置（１０；１００；２００；３００）。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識することができる。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図されている。

１０，１００，２００，３００…半導体装置
１２…半導体層
１４…トレンチ
１４Ａ…底壁
１４Ｂ…側壁
１６…絶縁層
１８…ゲート配線
２０…ソース配線
２２…ゲートコンタクト部
２４…第１ソースコンタクト部
２６…第２ソースコンタクト部
２８…ラインコンタクト部
３０…半導体基板
３２…エピタキシャル層
３４…ドレイン電極
４０…フィールドプレート電極
４０１…第１端部
４０２…第２端部
４０３…引き上げ部
４０３１…下部
４０３２…上部
４０４…第１中間部
４０５…第２中間部
４０６…第２引き上げ部
４０７…第３引き上げ部
５０…ゲート電極
５０１…第１端部
５０２…第２端部
５０３…貫通孔
５０４…第２貫通孔
５０５…第３貫通孔
６０…ドリフト領域
６２…ボディ領域
６４…ソース領域
６６…コンタクト領域
７０…第１絶縁層
７２…第１導電体層
７４…マスク
７６…第２絶縁層
７８…第３絶縁層
８０…第２導電体層
８２…第４絶縁層
８４…ラインコンタクトトレンチ
８６…ソースコンタクト孔
８８…第３ソースコンタクト部
９０…第４ソースコンタクト部
Ｓ１…第１組のトレンチ
Ｓ２…第２組のトレンチ
Ｓ３…第３組のトレンチ

Claims (15)

1. 半導体層と、
   前記半導体層に形成され、一方向に沿って延びるトレンチと、
   前記半導体層上に形成された絶縁層と、
   前記トレンチ内に配置され、第１端部および第２端部を含み、前記トレンチの長手方向に沿って前記第１端部と前記第２端部との間に延在するフィールドプレート電極と、
   前記トレンチ内に配置され、前記フィールドプレート電極から離間されたゲート電極であって、前記フィールドプレート電極と少なくとも一部が対向する底面および前記底面と反対側の上面を含む、ゲート電極と、
   前記絶縁層を貫通して形成された第１ソースコンタクト部および第２ソースコンタクト部と、
   前記絶縁層上に形成されたソース配線と
   を備え、前記ゲート電極は、前記底面から前記上面まで延びる貫通孔をさらに含み、前記フィールドプレート電極は、前記第１端部と前記第２端部との間に位置する引き上げ部をさらに含み、前記第１端部は、前記第１ソースコンタクト部を介して前記ソース配線に接続され、前記引き上げ部は、前記貫通孔に少なくとも部分的に収容されるとともに、前記第２ソースコンタクト部を介して前記ソース配線に接続されている、
   半導体装置。
2. 前記フィールドプレート電極の前記引き上げ部は、前記トレンチの深さ方向において、前記ゲート電極の前記底面よりも上方に位置する上面を含む、請求項１に記載の半導体装置。
3. 前記第２ソースコンタクト部は、前記トレンチの深さ方向において、前記貫通孔の途中に位置する底面を含む、請求項１または２に記載の半導体装置。
4. 前記長手方向において、前記第２ソースコンタクト部は、前記第１ソースコンタクト部よりも大きい長さを有している、請求項１～３のうちのいずれか一項に記載の半導体装置。
5. 前記長手方向において、前記引き上げ部は、前記フィールドプレート電極の前記第１端部よりも大きい長さを有している、請求項１～４のうちのいずれか一項に記載の半導体装置。
6. 前記絶縁層を貫通して形成された第３ソースコンタクト部をさらに備え、
   前記ゲート電極は、前記貫通孔としての第１貫通孔とは別に、前記底面から前記上面まで延びる第２貫通孔をさらに含み、前記フィールドプレート電極は、前記引き上げ部としての第１引き上げ部とは別に、前記第１端部と前記引き上げ部との間に位置する第２引き上げ部をさらに含み、前記第２引き上げ部は、前記第２貫通孔に少なくとも部分的に収容されるとともに、前記第３ソースコンタクト部を介して前記ソース配線に接続されている、
   請求項１～５のうちのいずれか一項に記載の半導体装置。
7. 前記絶縁層を貫通して形成された第４ソースコンタクト部をさらに備え、
   前記ゲート電極は、前記底面から前記上面まで延びる第３貫通孔をさらに含み、前記フィールドプレート電極は、前記第２端部と前記引き上げ部との間に位置する第３引き上げ部をさらに含み、前記第３引き上げ部は、前記第３貫通孔に少なくとも部分的に収容されるとともに、前記第４ソースコンタクト部を介して前記ソース配線に接続されている、
   請求項６に記載の半導体装置。
8. 前記長手方向において、前記貫通孔の長さは、前記ゲート電極の長さの半分未満である、請求項１～７のうちのいずれか一項に記載の半導体装置。
9. 前記長手方向において、前記貫通孔の長さは、前記ゲート電極の長さの半分以上である、請求項１～５のうちのいずれか一項に記載の半導体装置。
10. 前記絶縁層を貫通して形成されたゲートコンタクト部と、
    前記絶縁層上に形成されるとともに、前記ソース配線から離間されたゲート配線と
    をさらに備え、前記ゲート電極は、前記ゲートコンタクト部を介して前記ゲート配線に接続されている、請求項１～９のうちのいずれか一項に記載の半導体装置。
11. 前記第２ソースコンタクト部は、平面視において前記第１ソースコンタクト部と前記ゲートコンタクト部との間に位置している、請求項１０に記載の半導体装置。
12. 前記絶縁層は、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの底壁および側壁を覆っている、請求項１～１１のうちのいずれか一項に記載の半導体装置。
13. 前記フィールドプレート電極は、前記第１端部と前記引き上げ部との間にある中間部をさらに含み、前記中間部は、前記トレンチの深さ方向において、前記ゲート電極の前記底面よりも下方に位置する上面を含む、請求項１～１２のうちのいずれか一項に記載の半導体装置。
14. 前記フィールドプレート電極の前記第１端部は、前記トレンチの深さ方向において、前記ゲート電極の前記底面よりも上方に位置する上面を含む、請求項１～１３のうちのいずれか一項に記載の半導体装置。
15. 前記トレンチは、前記半導体層に形成された複数のトレンチのうちの１つである、請求項１～１４のうちのいずれか一項に記載の半導体装置。

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