TWI822585B

TWI822585B - 半導體裝置及其製造方法

Info

Publication number: TWI822585B
Application number: TW112104743A
Authority: TW
Inventors: 陳柏安
Original assignee: 新唐科技股份有限公司
Priority date: 2023-02-10
Filing date: 2023-02-10
Publication date: 2023-11-11

Abstract

提供半導體裝置及其製造方法。所述半導體裝置包括基板、隔離結構、閘極電極、第一場板、第二場板、源極區與汲極區。隔離結構設置於基板上。閘極電極設置於隔離結構上。第一場板設置於隔離結構上且具有第一導電類型。第二場板設置於隔離結構上且具有不同於第一導電類型的第二導電類型。源極區與汲極區設置於基板中，且分別設置於閘極電極的兩側。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置及其製造方法，特別是關於包括第一場板及第二場板的半導體裝置及其製造方法。

金屬氧化物半導體場效電晶體(MOSFET)常用於開關式穩壓器(switching regulator)。為了調整金屬氧化物半導體場效電晶體的崩潰電壓及導通電阻，經常需要藉由調整摻雜區的濃度及尺寸來達成。

然而，摻雜區的濃度及尺寸需要藉由高精準度的微影製程來形成。舉例而言，光罩尺寸、摻雜濃度、摻雜深度及後續熱擴散製程的參數都可能影響摻雜區的電性性質。進而導致難以穩定地調整金屬氧化物半導體場效電晶體的電性性質。

是以，雖然現存的半導體裝置及其製造方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於半導體裝置及其製造方法仍有一些問題需要克服。

本揭露提供包括第一場板(field plate)及第二場板的半導體裝置及其製造方法，且所述第一場板及第二場板具有不同導電類型(conductive type)。鑒於上述問題，本揭露能夠分別施加不同的電壓於第一場板及第二場板上，進而誘導(induce)電子或電洞的產生，從而調整半導體裝置的電性性質。換句話說，本揭露將摻雜區取代成施加不同電壓的不同場板。因此，本揭露能降低半導體裝置的導通電阻(on resistance)、提升半導體裝置的崩潰電壓(breakdown voltage)及可靠性。

根據一些實施例，提供半導體裝置。半導體裝置包括基板、隔離結構、閘極電極、第一場板、第二場板、源極區與汲極區。隔離結構設置於基板上。閘極電極設置於隔離結構上。第一場板設置於隔離結構上且具有第一導電類型。第二場板設置於隔離結構上且具有不同於第一導電類型的第二導電類型。源極區與汲極區設置於基板中，且分別設置於閘極電極的兩側(opposite sides)。

根據一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包括提供基板。形成隔離結構於基板上。形成閘極電極於隔離結構上。形成第一場板於隔離結構上，且第一場板具有第一導電類型。形成第二場板於隔離結構上，且第二場板具有不同於第一導電類型的第二導電類型。形成源極區與汲極區於基板中，且源極區與汲極區分別設置於閘極電極的兩側。

本揭露的半導體裝置可應用於多種類型的半導體設備，為讓本揭露的部件及優點能更明顯易懂，下文特舉出多種實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體裝置的不同部件。各部件及其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接觸的實施例，也可能包括額外的部件形成在第一部件及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複元件符號及/或字符。如此重複是為了簡明及清楚，而非用以表示所討論的不同實施例及/或態樣之間的關係。

以下描述實施例的一些變化。在不同圖式及說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的之前、期間中、之後可以提供額外的操作，且一些敘述的操作可為了前述方法的其他實施例被取代或刪除。

再者，空間上的相關用語，例如「在…上」、「在…下」、「在…上方」、「在…下方」及類似的用詞，除了包括圖式繪示的方位外，也包括使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。在此，「大約」、「實質上」或其類似用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「大約」、「實質上」或其類似用語的情況下，仍可隱含「大約」、「實質上」或其類似用語的含義。

在本文中，各個方向不限於直角坐標系的像是X軸、Y軸及Z軸的三個軸，且可以在更廣泛的意義上進行解釋。舉例而言，X軸、Y軸及Z軸可彼此垂直，或者可表示彼此不垂直的不同方向，但不以此為限。為便於說明，在下文中，X軸方向為第一方向(寬度方向)D1，Y軸方向為第二方向(長度方向)D2，且Z軸方向為第三方向(高度方向)D3。在一些實施例中，本文所述的剖面示意圖為觀察XZ平面的示意圖，且本文所述的俯視示意圖為觀察XY平面的示意圖。

在一些實施例中，用語「第一金屬層(first metal layer，M1)」及「第二金屬層(second metal layer，M2)」可代表在不同層中的導電層，且第一金屬層與第二金屬層之間可藉由層間介電層電性隔離。在一些實施例中，第一金屬層及/或第二金屬層可為半導體後段製程(Back End Of Line，BEOL)中的導電互連層。再者，本揭露的半導體裝置可進一步包括其他金屬層，諸如第三金屬層。在一些實施例中，用語「載流子(charge carrier)」代表可自由移動的帶有電荷的物質。在半導體裝置中，可使用電子與電洞作為載流子。其中，用語「多數載流子(majority carrier)」代表數目較多的載流子，用語「少數載流子(minority carrier)」代表數目較少的載流子。舉例而言，在N型半導體中的多數載流子是電子，而在P型半導體中的多數載流子則是電洞。

參照第1圖，其是根據本揭露的一些實施例，顯示半導體裝置1的俯視示意圖。為了便於說明，在第1圖中省略部分元件。舉例而言，在第1圖中，省略後續第2圖至第6圖將描述的第一井區110、第二井區120、隔離結構130、閘極介電層210及層間介電層400。如第1圖所示，在一些實施例中，半導體裝置1可包括基板100、源極區140、基極區150、汲極區160、閘極電極220、場板300、第一導孔410、第二導孔420及導電層500。

在一些實施例中，閘極電極220與場板300可間隔一距離。在一些實施例中，閘極電極220不接觸場板300。在一些實施例中，場板300可包括第一場板310及第二場板320。在一些實施例中，閘極電極220可與第一場板310及第二場板320中的一者電性連接，且閘極電極220可與第一場板310及第二場板320中的另一者電性絕緣。在一些實施例中，第一場板310的尺寸與第二場板320的尺寸可為實質上相同。在一些實施例中，第一場板310可與第二場板320相鄰設置。在一些實施例中，第一場板310及第二場板320的延伸方向(第一方向D1)與閘極電極220的延伸方向(第二方向D2)可彼此相交，然本揭露不限於此。舉例而言，第一場板310及第二場板320的延伸方向與閘極電極220的延伸方向可為垂直。

在一些實施例中，場板300可包括複數個第一場板310及複數個第二場板320，且複數個第一場板310與複數個第二場板320交錯設置。在一些實施例中，複數個第一場板310與複數個第二場板320可沿著第二方向D2交錯設置。在一些實施例中，第一場板310的數量與第二場板320的數量相同。在一些實施例中，第一場板310及/或第二場板320可為任意正整數個。舉例而言，第一場板310及/或第二場板320可各自為1個、2個(參照後續第8圖至第12圖)、3個(參照第1圖至第6圖)、4個、5個、6個、7個、8個、9個或10個，然本揭露不限於此。在一些實施例中，複數個第一場板310與複數個第二場板320的鄰近閘極電極220的側表面可彼此齊平。在一些實施例中，複數個第一場板310與複數個第二場板320的遠離閘極電極220的側表面可彼此齊平。

在一些實施例中，導電層500可包括第一導線510及第二導線520。在一些實施例中，第一導線510的延伸方向(第二方向D2)與閘極電極220的延伸方向(第二方向D2)可為相同。舉例而言，第一導線510的延伸方向與閘極電極220的延伸方向可為平行。在一些實施例中，第二導線520的延伸方向(第二方向D2)與閘極電極220的延伸方向(第二方向D2)可為相同。舉例而言，第二導線520的延伸方向與閘極電極220的延伸方向可為平行。

在一些實施例中，半導體裝置1可包括主動區AR及漂移區DR。在一些實施例中，主動區AR及漂移區DR可設置於基板100中，且主動區AR與漂移區DR相鄰設置。在一些實施例中，主動區AR相鄰源極區140、基極區150、閘極電極220與汲極區160設置。在一些實施例中，漂移區DR介於閘極電極220與汲極區160之間。在一些實施例中，諸如第一場板310及第二場板320的場板300設置於漂移區DR上。在一些實施例中，第一場板310及第二場板320的邊界位於漂移區DR的邊界之中。

在下文中，搭配第2圖至第6圖來描述半導體裝置1的製造方法。參照第2圖至第6圖，其是根據本揭露的一些實施例，分別顯示在製造半導體裝置1的各個階段的剖面示意圖。其中，第2圖至第5圖顯示沿著如第1圖所示的線段A-A’擷取的剖面示意圖，且第6圖顯示沿著如第1圖所示的線段B-B’擷取的剖面示意圖。

如第1圖及第2圖所示，在一些實施例中，可提供基板100。在一些實施例中，基板100可包括塊材(bulk)半導體基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或其類似基板。在一些實施例中，基板100亦可為其他種類的基板，例如多層(multi-layered)基板或漸變(gradient)基板。在一些實施例中，基板100可包括元素半導體，且所述元素半導體可包括矽(silicon)、鍺(germanium)、其類似物或其組合。基板100亦可包括化合物半導體，且所述化合物半導體可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、銻化銦(indium antimonide)、其類似物或其組合。基板100亦可包括合金半導體，且所述合金半導體可包括言SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP其類似物或其組合。在一些實施例中，基板100為矽基板。

在一些實施例中，基板100可為經摻雜的基板或未摻雜的基板。在一些實施例中，可使用P型或N型摻質(dopant)來摻雜基板。舉例而言，P型摻質可為硼(B)、鋁(Al)或其類似物。舉例而言，N型摻質可為磷(P)、砷(As)或其類似物。在一些實施例中，基板100可具有第一導電類型。為了便於說明，在下文中以第一導電類型為P型，亦即基板100為P型基板作為範例進行描述，然本揭露不限於此。在另一些實施例中，第一導電類型可為N型，亦即基板100可為N型基板。

如第1圖及第2圖所示，在一些實施例中，可形成第一井區110及第二井區120於基板100中。在一些實施例中，第一井區110與第二井區120可設置於基板100的上部中。在一些實施例中，第一井區110可與第二井區120直接接觸。在一些實施例中，第一井區110可具有第一導電類型，且第二井區120可具有與第一導電類型不同的第二導電類型。舉例而言，第一井區110為P型井區，且第二井區120為N型井區。在一些實施例中，可以藉由摻雜製程來形成第一井區110及/或第二井區120。舉例而言，摻雜製程可包括離子植入(ion implantation)製程、擴散(diffusion)製程、其他合適的製程或其組合，然本揭露不限於此。在一些實施例中，可對第一井區110及/或第二井區120進一步執行快速熱退火(rapid thermal annealing，RTA)製程，來活化植入第一井區110及/或第二井區120中的摻質，並控制摻質的摻雜深度。

如第1圖及第2圖所示，在一些實施例中，可形成隔離結構130在基板100上，以藉由隔離結構130來定義半導體裝置1的主動區AR。在一些實施例中，隔離結構130可設置在第二井區120的上部中。在一些實施例中，第二井區120可環繞隔離結構130。在一些實施例中，隔離結構130可與第一井區110間隔一距離。在一些實施例中，隔離結構130可為諸如氧化矽(silicon oxide)的氧化物、諸如氮化矽(silicon nitride)的氮化物、諸如氮氧化矽(silicon oxynitride)的氮氧化物、其類似物或其組合。在一些實施例中，隔離結構130可為場氧化物(field oxide)、淺溝槽隔離(shallow trench isolation，STI)結構、其類似物或其組合。在一些實施例中，可藉由熱氧化製程、沉積製程、其組合或任何合適的製程來形成隔離結構130。在另一些實施例中，可執行沉積製程及/或圖案化製程來設置圖案化遮罩，而形成隔離結構130。在一些實施例中，在形成第一井區110及第二井區120之後，再形成隔離結構130。在另一些實施例中，在形成隔離結構130之後，再形成第一井區110及第二井區120。

如第1圖及第2圖所示，在一些實施例中，可形成閘極結構於基板100上。在一些實施例中，閘極結構可包括設置於基板100上的閘極介電層210及設置於閘極介電層210上的閘極電極220。在一些實施例中，閘極電極220可覆蓋隔離結構130的頂表面的一部分，且閘極電極220可暴露隔離結構130的頂表面的另一部分。在一些實施例中，在第三方向D3上，閘極電極220可與隔離結構130重疊。在一些實施例中，閘極電極220對基板100的投影區域可與隔離結構130對基板100的投影區域部分重疊。

在一些實施例中，閘極介電層210可包括氧化矽、氮化矽、氮氧化矽、諸如高介電常數介電材料的介電材料、其類似物或其組合。所述介電材料可包括金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、其類似物或其組合。在一些實施例中，閘極電極220可包括導電材料，所述導電材料可包括多晶矽、非晶矽、金屬、金屬氮化物、導電金屬氧化物、其類似物或其組合。舉例而言，所述金屬可包括銅(Cu)、鋁(Al)、鉬(Mo)、鎢(W)、金(Au)、銀(Ag)、鉻(Cr)、鎳(Ni)、鉑(Pt)、鈦(Ti)、銥(Ir)、銠(Rh)、其合金、其類似物或其組合。舉例而言，閘極電極220可包括多晶矽。在一些實施例中，可順應性地(conformally)形成閘極介電層210於基板100的頂表面上。接著，形成導電材料層於閘極介電層210上，且使得導電材料層圖案化，以形成位於閘極介電層210上的閘極電極220。

如第1圖及第3圖所示，在一些實施例中，可形成場板300於隔離結構130上。在一些實施例中，可形成第一場板310及第二場板320於隔離結構130上。在一些實施例中，第一場板310及/或第二場板320的材料及形成方法與閘極電極220的材料及形成方法可為相同或不同。在一些實施例中，第一場板310、第二場板320及/或閘極電極220可在相同製程中形成。舉例而言，在順應性地形成閘極介電層210於基板100的頂表面上，且形成導電材料層於閘極介電層210上之後，可使導電材料層圖案化，以同時形成閘極電極220、第一場板310及第二場板320。在另一些實施例中，第一場板310、第二場板320及/或閘極電極220可在不同製程中形成。在一些實施例中，第一場板310、第二場板320及閘極電極220可分別包括多晶矽。

如第1圖及第4圖所示，在一些實施例中，可對第一場板310及第二場板320執行諸如離子植入製程的摻雜製程P1，以使第一場板310可具有第一導電類型，且使第二場板320可具有不同於第一導電類型的第二導電類型。在一些實施例中，第一場板310可為P型場板，且第二場板320可為N型場板，然本揭露不限於此。舉例而言，第一場板310可為P型多晶矽(P type polysilicon)，且第二場板320可為N型多晶矽(N type polysilicon)。

在一些實施例中，在執行摻雜製程P1的期間中，可形成源極區140、基極區150與汲極區160於基板100中。在一些實施例中，基極區150可為重摻雜的P型井區，且源極區140與汲極區160可為重摻雜的N型井區。在一些實施例中，基極區150的摻雜濃度可大於第一井區110的摻雜濃度。在一些實施例中，汲極區160的摻雜濃度可大於第二井區120的摻雜濃度。在另一些實施例中，用於形成源極區140、基極區150與汲極區160的摻雜製程與用於形成第一場板310及第二場板320的摻雜製程可在不同製程中執行。

在一些實施例中，源極區140、基極區150與汲極區160可設置於基板100的上部中。在一些實施例中，源極區140與基極區150可設置於第一井區110中，且源極區140可與基極區150相鄰。在一些實施例中，汲極區160可設置於第二井區120中。在一些實施例中，源極區140與汲極區160可分別設置於閘極電極220的兩側。在一些實施例中，源極區140與汲極區160可分別設置於第一場板310及/或第二場板320的兩側。

如第1圖、第5圖及第6圖所示，在一些實施例中，可毯覆式地(blanketly)形成層間介電層400於基板100上，以提供電性隔離。在一些實施例中，形成層間介電層400於基板100、源極區140、基極區150、閘極電極220、隔離結構130、第一場板310、第二場板320與汲極區160上。在一些實施例中，層間介電層400可包括諸如氧化矽的氧化物、諸如氮化矽的氮化物、諸如氮氧化矽的氮氧化物、介電材料、其類似物或其組合。在一些實施例中，可藉由沉積製程來形成層間介電層400於基板100上。

如第1圖、第5圖及第6圖所示，在一些實施例中，可形成貫穿層間介電層400的導孔。在一些實施例中，導孔可包括第一導孔410及第二導孔420。在一些實施例中，第一導孔410可貫穿層間介電層400而與第一場板310電性連接。在一些實施例中，第二導孔420可貫穿層間介電層400而與第二場板320電性連接。在一些實施例中，可先形成貫穿層間介電層400的開口(未顯示出)，然後填充導電材料在開口中，而形成導孔。在一些實施例中，可藉由化學氣相沉積(chemical vapor deposition，CVD)製程、濺鍍(sputtering)製程、電阻加熱蒸鍍法、電子束蒸鍍法、其它合適的沉積製程或其組合填充導電材料在開口中。此外，在填充導電材料之後，可進一步執行化學機械研磨(chemical mechanical polishing，CMP)製程。在一些實施例中，導孔可進一步包括源極導孔(未顯示)、基極導孔(未顯示)、閘極導孔(未顯示)與汲極導孔(未顯示)，以分別與源極區140、基極區150、閘極電極220與汲極區160電性連接。

如第1圖、第5圖及第6圖所示，在一些實施例中，可形成導電層500在層間介電層400上。在一些實施例中，導電層500可包括第一導線510及第二導線520。在一些實施例中，第一導線510可與第一導孔410電性連接，從而藉由第一導孔410使得第一導線510與第一場板310電性連接。在一些實施例中，第二導線520可與第二導孔420電性連接，從而藉由第二導孔420使得第二導線520與第二場板320電性連接。在一些實施例中，可毯覆式地形成導電材料層於層間介電層400上，然後使導電材料層圖案化，以形成導電層500。在一些實施例中，導電層500可進一步包括源極導線(未顯示)、基極導線(未顯示)、閘極導線(未顯示)與汲極導線(未顯示)，且源極導線、基極導線、閘極導線與汲極導線分別與源極導孔、基極導孔、閘極導孔與汲極導孔電性連接。從而，如第5圖所示，顯示沿著第1圖的線段A-A’擷取的剖面示意圖，且如第6圖所示，顯示沿著第1圖的線段B-B’擷取的剖面示意圖。

在一些實施例中，如第5圖所示，第一場板310對基板100的投影區域(projected region)可在隔離結構130對基板100的投影區域之中。在一些實施例中，第一場板310的邊界可在隔離結構130的邊界之中。在一些實施例中，在第三方向D3上，隔離結構130可完全覆蓋第一場板310的底表面。在一些實施例中，第一場板310的底表面的面積可小於隔離結構130的頂表面的面積。

在一些實施例中，藉由第一導線510對第一場板310施加第一電壓V1，使得第一場板310對位於第一場板310下方的第二井區120誘導產生(induce)電子或電洞。詳細而言，由於隔離結構130為介電材料，因此對第一場板310施加第一電壓V1會影響在隔離結構130下方的第二井區120中的載流子的分布。在一些實施例中，與第一場板310重疊的隔離結構130的底表面可誘導產生電子或電洞。在一些實施例中，誘導產生的電子或電洞鄰近隔離結構130的底表面，也就是鄰近隔離結構130與第二井區120之間的界面處，且遠離第二井區120的底表面。從而，如果誘導產生的電子或電洞為少數載流子，仍可以使多數載流子在第二井區120中流動而使得半導體裝置導通。

在一些實施例中，如第6圖所示，第二場板320對基板100的投影區域可在隔離結構130對基板100的投影區域之中。在一些實施例中，第二場板320的邊界可在隔離結構130的邊界之中。在一些實施例中，在第三方向D3上，隔離結構130可完全覆蓋第二場板320的底表面。在一些實施例中，第二場板320的底表面的面積可小於隔離結構130的頂表面的面積。在一些實施例中，藉由第二導線520對第二場板320施加不同於第一電壓V1的第二電壓V2，使得第二場板320對位於第二場板320下方的第二井區120誘導產生電子或電洞。在一些實施例中，與第二場板320重疊的隔離結構130的底表面可誘導產生電子或電洞。詳細而言，由於隔離結構130為介電材料，因此對第二場板320施加第二電壓V2會影響在隔離結構130下方的第二井區120中的載流子的分布。在一些實施例中，與第二場板320重疊的隔離結構130的底表面可誘導產生電子或電洞。在一些實施例中，誘導產生的電子或電洞鄰近隔離結構130的底表面，也就是鄰近隔離結構130與第二井區120之間的界面處，且遠離第二井區120的底表面。從而，如果誘導產生的電子或電洞為少數載流子，仍可以使多數載流子在第二井區120中流動而使得半導體裝置導通。

在一些實施例中，層間介電層400可包括複數個層間介電層，或者在介於層間介電層400及場板300之間可包括其他層間介電層。因此，設置於層間介電層400上的導電層500可視為第一金屬層或第二金屬層或其他金屬層。因此，可根據電性需求，調整層間介電層的厚度及/或數量，而降低導電層500對誘導產生電子或電洞的影響。舉例而言，層間介電層400可包括至少兩個層間介電層，所以設置於層間介電層400上的導電層500可視為第二金屬層，而降低導電層500對場板300的電性影響。

參照第7圖，其是根據本揭露的一些實施例，顯示在半導體裝置1的部分7A、7B、7C或7D中誘導產生電子(electron)或電洞(hole)的剖面示意圖。

在一些實施例中，在半導體裝置1的部分7A中，當第一電壓V1為正偏壓(bias)，在與第一場板310重疊的隔離結構130的底表面可誘導產生電子。從而，具有類似於超接面金屬氧化物半導體場效電晶體(super junction MOSFET)中的N柱(N-pillar)的電性性質。

在一些實施例中，在半導體裝置1的部分7B中，當第一電壓V1為負偏壓，在與第一場板310重疊的隔離結構130的底表面可誘導產生電洞。從而，具有類似於超接面金屬氧化物半導體場效電晶體中的P柱(P-pillar)的電性性質。

在一些實施例中，在半導體裝置1的部分7C中，當第二電壓V2為正偏壓，在與第二場板320重疊的隔離結構130的底表面可誘導產生電洞。從而，具有類似於超接面金屬氧化物半導體場效電晶體中的P柱的電性性質。

在一些實施例中，在半導體裝置1的部分7D中，當第二電壓V2為負偏壓，在與第二場板320重疊的隔離結構130的底表面可誘導產生電子。從而，具有類似於超接面金屬氧化物半導體場效電晶體中的N柱的電性性質。據此，能藉由調整第一電壓V1及第二電壓V2搭配來調整誘導產生的載流子種類，從而調整半導體裝置的電性性質。

在一些實施例中，為了形成電性性質類似於超接面MOSFET的半導體裝置，可選擇下述組合1至組合4中的任一者。其中，組合1可包括部分7A及部分7B，組合2可包括部分7A及部分7C，組合3可包括部分7B及部分7D，且組合4可包括部分7C及部分7D。在一些實施例中，基於電路設計主要使用正偏壓，從而可選擇施加正偏壓的組合2，然本揭露不限於此。

在下文中省略相同或相似的元件符號及/或敘述。

參照第8圖，其是根據本揭露的一些實施例，顯示半導體裝置2的俯視示意圖。為了便於說明，類似於第1圖，在第8圖中省略部分元件。

如第8圖所示，在一些實施例中，複數個第一場板310與複數個第二場板320可沿著第一方向D1交錯設置。在一些實施例中，第一場板310及第二場板320的延伸方向(第二方向D2)與閘極電極220的延伸方向(第二方向D2)相同，然本揭露不限於此。舉例而言，第一場板310及第二場板320的延伸方向與閘極電極220的延伸方向平行。在一些實施例中，複數個第一場板310與複數個第二場板320的鄰近第一導線510的側表面可彼此齊平。在一些實施例中，複數個第一場板310與複數個第二場板320的遠離第一導線510的側表面可彼此齊平。

在一些實施例中，第一導線510的延伸方向(第一方向D1)與閘極電極220的延伸方向(第二方向D2)相交。舉例而言，第一導線510的延伸方向與閘極電極220的延伸方向垂直。在一些實施例中，第二導線520的延伸方向(第一方向D1)與閘極電極220的延伸方向(第二方向D2)相交。舉例而言，第二導線520的延伸方向與閘極電極220的延伸方向垂直。

在一些實施例中，如第8圖所示，第一導孔410對基板100的投影區域與漂移區DR對基板100的投影區域間隔一距離。換句話說，在第三方向D3上，第一導孔410與漂移區DR不重疊。在一些實施例中，如第8圖所示，第二導孔420對基板100的投影區域與漂移區DR對基板100的投影區域間隔一距離。換句話說，在第三方向D3上，第二導孔420與漂移區DR不重疊。從而，在第三方向D3上，第一導線510及第二導線520與漂移區DR不重疊。據此，能夠降低包括導電材料的第一導線510及第二導線520對位於漂移區DR中的第一場板310及第二場板320的電性性質的影響。

參照第9圖至第11圖，其是根據本揭露的一些實施例，分別顯示半導體裝置2的剖面示意圖。其中，第9圖至第11圖顯示沿著如第8圖所示的線段C-C’擷取的剖面圖。

如第9圖所示，在一些實施例中，最鄰近閘極電極220的場板300可為第一場板310。在一些實施例中，施加第一電壓V1至第一場板310，且第一電壓V1為正偏壓，從而誘導產生電子於第二井區120中。其中，在第三方向D3上，與第一場板310重疊的隔離結構130的底表面誘導產生電子。再者，施加不同於第一電壓V1的第二電壓V2至第二場板320，且第二電壓V2為正偏壓，從而誘導產生電洞於第二井區120中。其中，在第三方向D3上，與第二場板320重疊的隔離結構130的底表面誘導產生電洞。從而，在隔離結構130的底表面下方產生空乏區，以提升不導通狀態(off-state)下的半導體裝置的崩潰電壓。

如第10圖所示，在一些實施例中，施加第一電壓V1至第一場板310，且第一電壓V1為正偏壓，從而誘導產生電子於第二井區120中。其中，在第三方向D3上，與第一場板310重疊的隔離結構130的底表面誘導產生電子。再者，施加於第二場板320的第二電壓V2為零，從而不產生電洞於第二井區120中。從而，在隔離結構130的底表面下方產生電子作為載流子，以降低導通狀態(on-state)下的導通電阻，而提升半導體裝置的導通電流。

如第11圖所示，在一些實施例中，施加第一電壓V1至第一場板310，且第一電壓V1為正偏壓，從而誘導產生電子於第二井區120中。其中，在第三方向D3上，與第一場板310重疊的隔離結構130的底表面誘導產生電子。再者，施加不同於第一電壓V1的第二電壓V2至第二場板320，且第二電壓V2為負偏壓，從而誘導產生電子於第二井區120中。其中，在第三方向D3上，與第二場板320重疊的隔離結構130的底表面誘導產生電子。從而，在隔離結構130的底表面下方產生電子作為載流子，以降低導通狀態下的導通電阻，而提升半導體裝置的導通電流。

在一些實施例中，當第一場板310為N型場板，第二場板320為P型場板，第一電壓V1為正偏壓，且第二電壓V2為零或負偏壓的情況下，可藉由誘導產生電子作為載流子，而降低半導體裝置的導通電阻並提升導通電流。其中，所述半導體裝置為N型MOSFET。在另一些實施例中，當第一場板310為N型場板，第二場板320為P型場板，第二電壓V2為正偏壓，且第一電壓V1為零或負偏壓的情況下，可藉由誘導產生電洞作為載流子，而降低半導體裝置的導通電阻並提升導通電流。其中，所述半導體裝置為P型MOSFET。

參照第12圖，其是根據本揭露的一些實施例，顯示半導體裝置3的剖面示意圖。在一些實施例中，最鄰近閘極電極220的場板300可為第二場板320。據此，可根據電性需求調整第一場板310及第二場板320的設置位置。

綜上所述，本揭露藉由設置具有不同導電類型的第一場板及第二場板，並施加不同的電壓在第一場板與第二場板上，可控地調整誘導產生的電子及/或電洞，從而降低半導體裝置的導通電阻，且提升半導體裝置的崩潰電壓及可靠性。

本揭露的保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例的揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露的保護範圍包括前述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露的保護範圍也包括各個申請專利範圍及實施例的組合。

以上概述數個實施例，以便在所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同目的及/或優點。在所屬技術領域中具有通常知識者也應該理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露的精神及範圍下，做各式各樣的改變、取代及替換。

1, 2, 3:半導體裝置 100:基板 110:第一井區 120:第二井區 130:隔離結構 140:源極區 150:基極區 160:汲極區 210:閘極介電層 220:閘極電極 300:場板 310:第一場板 320:第二場板 400:層間介電層 410:第一導孔 420:第二導孔 500:導電層 510:第一導線 520:第二導線 7A, 7B, 7C, 7D:部分 A-A’, B-B’, C-C’:線段 AR:主動區 DR:漂移區 D1:第一方向 D2:第二方向 D3:第三方向 P1:摻雜製程 V1:第一電壓 V2:第二電壓

藉由以下的詳述配合所附圖式，能夠更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。第1圖是根據本揭露的一些實施例，顯示半導體裝置的俯視示意圖。第2圖至第6圖是根據本揭露的一些實施例，分別顯示在製造半導體裝置的各個階段的剖面示意圖。第7圖是根據本揭露的一些實施例，顯示在半導體裝置中誘導產生電子或電洞的剖面示意圖。第8圖是根據本揭露的一些實施例，顯示半導體裝置的俯視示意圖。第9圖至第11圖是根據本揭露的一些實施例，分別顯示半導體裝置的剖面示意圖。第12圖是根據本揭露的一些實施例，顯示半導體裝置的剖面示意圖。

1:半導體裝置

100:基板

140:源極區

150:基極區

160:汲極區

220:閘極電極

300:場板

310:第一場板

320:第二場板

410:第一導孔

420:第二導孔

500:導電層

510:第一導線

520:第二導線

A-A’,B-B’:線段

AR:主動區

DR:漂移區

D1:第一方向

D2:第二方向

D3:第三方向

Claims

一種半導體裝置，包括：一基板；一隔離結構，設置於該基板上；一閘極電極，設置於該隔離結構上；一第一場板，設置於該隔離結構上，且具有一第一導電類型；一第二場板，設置於該隔離結構上，且具有不同於該第一導電類型的一第二導電類型；以及一源極區與一汲極區，設置於該基板中，且分別設置於該閘極電極的兩側，其中該第一場板施加一第一電壓，且該第二場板施加不同於該第一電壓的一第二電壓。
如請求項1之半導體裝置，其中與該第一場板重疊的該隔離結構的底表面誘導產生電子或電洞。
如請求項1之半導體裝置，其中與該第二場板重疊的該隔離結構的底表面誘導產生電子或電洞。
如請求項1之半導體裝置，其中該第一場板對該基板的投影區域在該隔離結構對該基板的投影區域之中，且該第二場板對該基板的投影區域在該隔離結構對該基板的投影區域之中。
如請求項1之半導體裝置，更包括：一漂移區，設置於該基板中，介於該閘極電極與該汲極區之間，且該第一場板及該第二場板設置在該漂移區上。
如請求項1之半導體裝置，其中該第一場板的延伸方向與該閘極電極的延伸方向相交。
如請求項1之半導體裝置，其中該第一場板的延伸方向與該閘極電極的延伸方向相同。
一種半導體結構的製造方法，包括：提供一基板；形成一隔離結構於該基板上；形成一閘極電極於該隔離結構上；形成一第一場板於該隔離結構上，且該第一場板具有一第一導電類型；形成一第二場板於該隔離結構上，且該第二場板具有不同於該第一導電類型的一第二導電類型；形成一源極區與一汲極區於該基板中，且該源極區與該汲極區分別設置於該閘極電極的兩側；施加一第一電壓至該第一場板；以及施加一第二電壓至該第二場板，且該第二電壓不同於該第一電壓。
如請求項8之製造方法，其中施加該第一電壓至該第一場板及施加該第二電壓至該第二場板，以形成一空乏區(depletion region)在該隔離結構的底表面下方。
如請求項8之製造方法，其中該第一電壓為正偏壓且該第二電壓為零或負偏壓，或者該第二電壓為正偏壓且該第一電壓為零或負偏壓。