JP2023100097A

JP2023100097A - 半導体装置

Info

Publication number: JP2023100097A
Application number: JP2022000512A
Authority: JP
Inventors: 淳也福西; Junya Fukunishi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2022-01-05
Filing date: 2022-01-05
Publication date: 2023-07-18

Abstract

【課題】半導体装置の耐圧の低下を抑制しつつ、フィールドプレート電極の抵抗を低減する。【解決手段】半導体装置１０は、半導体層１２と、半導体層１２に形成され、平面視で第１方向に延びるトレンチ１４と、半導体層１２上に形成された絶縁層１６と、トレンチ１４内に配置されたゲート電極５０と、トレンチ１４内に配置され、トレンチ１４の深さ方向においてゲート電極５０から下方に離隔されたフィールドプレート電極５２とを備えている。フィールドプレート電極５２は、上部６０と、平面視で第１方向と直交する第２方向に上部６０よりも幅広な拡幅部６２とを含む。絶縁層１６は、上部６０と半導体層１２との間に介在してトレンチ１４の側壁１４Ａを覆う第１側壁絶縁部７０と、拡幅部６２と半導体層１２との間に介在してトレンチ１４の側壁１４Ａを覆う第２側壁絶縁部７２とを含み、第１側壁絶縁部７０は、第２方向において第２側壁絶縁部７２よりも厚い。【選択図】図２

Description

本開示は、半導体装置に関する。

特許文献１には、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジス（Metal Insulator Semiconductor Field Effect Transistor，ＭＩＳＦＥＴ）が開示されている。

特許文献１に記載のスプリットゲート構造のＭＩＳＦＥＴは、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に埋め込まれたゲート電極とを含む。ゲート電極およびフィールドプレート電極は、ゲートトレンチ内において絶縁層によって離隔されている。

特開２０１８－１２９３７８号公報

スプリットゲート構造を有する半導体装置において、例えば高速スイッチング時にフィールドプレート電極を流れる変位電流は、フィールドプレート電極の抵抗に起因してフィールドプレート電極の電位を上昇させる可能性がある。フィールドプレート電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得る。

本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、側壁および底壁を有し、平面視で第１方向に延びるトレンチと、前記半導体層上に形成された絶縁層と、前記トレンチ内に配置されたゲート電極と、前記トレンチ内に配置され、前記トレンチの深さ方向において前記ゲート電極から下方に離隔されたフィールドプレート電極であって、前記絶縁層を介して前記ゲート電極と対向する上面を含む、フィールドプレート電極とを備えている。前記フィールドプレート電極は、前記上面を含む上部と、前記深さ方向において前記上部の下方に位置し、平面視で前記第１方向と直交する第２方向に前記上部よりも幅広な拡幅部とを含む。前記絶縁層は、前記上部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第１側壁絶縁部と、前記拡幅部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第２側壁絶縁部とを含み、前記第１側壁絶縁部は、前記第２方向において前記第２側壁絶縁部よりも厚い。

本開示の半導体装置によれば、耐圧の低下を抑制しつつ、フィールドプレート電極の抵抗を低減することができる。

図１は、一実施形態による例示的な半導体装置の概略上面図である。図２は、図１に示される半導体装置のＦ２－Ｆ２線に沿った概略断面図である。図３は、図２に示される半導体装置の例示的な製造工程を示す概略断面図である。図４は、図３に続く製造工程を示す概略断面図である。図５は、図４に続く製造工程を示す概略断面図である。図６は、図５に続く製造工程を示す概略断面図である。図７は、図６に続く製造工程を示す概略断面図である。図８は、図７に続く製造工程を示す概略断面図である。図９は、図８に続く製造工程を示す概略断面図である。図１０は、図９に続く製造工程を示す概略断面図である。図１１は、図１０に続く製造工程を示す概略断面図である。図１２は、図１１に続く製造工程を示す概略断面図である。図１３は、図１２に続く製造工程を示す概略断面図である。図１４は、図１３に続く製造工程を示す概略断面図である。図１５は、図１４に続く製造工程を示す概略断面図である。図１６は、図１５に続く製造工程を示す概略断面図である。図１７は、図１６に続く製造工程を示す概略断面図である。図１８は、図１７に続く製造工程を示す概略断面図である。図１９は、図１８に続く製造工程を示す概略断面図である。図２０は、図１９に続く製造工程を示す概略断面図である。図２１は、図２０に続く製造工程を示す概略断面図である。図２２は、図１に示される半導体装置のＦ２２－Ｆ２２線に沿った概略断面図である。図２３は、変更例１による例示的な半導体装置の概略断面図である。図２４は、変更例２による例示的な半導体装置の概略断面図である。図２５は、変更例３による例示的な半導体装置の概略断面図である。

以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

図１は、第１実施形態による例示的な半導体装置１０の概略上面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。

半導体装置１０は、例えばスプリットゲート構造を有するＭＩＳＦＥＴである。半導体装置１０は、半導体層１２と、半導体層１２に形成されたゲートトレンチ１４（トレンチともいう）と、半導体層１２上に形成された絶縁層１６とを含む。

半導体層１２は、一例ではシリコン（Ｓｉ）から形成することができる。半導体層１２は、第１面１２Ａ、および第１面１２Ａとは反対側の第２面１２Ｂを含み（図２参照）、第１面１２Ａに垂直な方向（Ｚ方向）の厚さを有している。

ゲートトレンチ１４は、半導体層１２の第２面１２Ｂに開口を有しており、Ｚ方向に深さを有している。また、ゲートトレンチ１４は、平面視でＹ方向に延び、Ｘ方向に幅を有している。本明細書においては、Ｚ方向を「ゲートトレンチ１４の深さ方向」、Ｙ方向を「第１方向」、Ｘ方向を「第２方向」ともいう。したがって、ゲートトレンチ１４の深さ方向は、第１方向および第２方向の双方と直交しており、第２方向は、平面視で第１方向と直交している。

ゲートトレンチ１４は、半導体層１２に形成された複数のゲートトレンチ１４のうちの１つであってよい。複数のゲートトレンチ１４（図１の例では４つのゲートトレンチ１４）は、ストライプ状に整列することができる。一例では、複数のゲートトレンチ１４が、平面視でＸ方向に等間隔で配置されていてもよい。ゲートトレンチ１４内には、図２を参照して後述するゲート電極５０およびフィールドプレート電極５２を配置することができる。

半導体装置１０は、半導体層１２に形成された周縁トレンチ１８をさらに含んでいてもよい。周縁トレンチ１８は、ゲートトレンチ１４から離隔されつつ、平面視でゲートトレンチ１４を取り囲むように配置することができる。周縁トレンチ１８内には、周縁トレンチ１８の形状に沿って形成された周縁電極（図示略）を配置することができる。

図１に示すように、半導体層１２の第２面１２Ｂは、ｎ型不純物を含むｎ^－型領域２０と、ｐ型不純物を含むｐ^－型領域２２と、ｎ型不純物を含むｎ^＋型領域２４とを含むことができる。ｎ^－型領域２０は、周縁トレンチ１８を取り囲んでいてよい。また、ｐ^－型領域２２およびｎ^＋型領域２４は、周縁トレンチ１８によって取り囲まれていてよい。周縁トレンチ１８の存在によりｐ^－型領域２２とｎ^＋型領域２４との間のｐｎ接合界面が露出しないため、半導体装置１０の耐圧を向上させることができる。

ゲートトレンチ１４は、ｐ^－型領域２２およびｎ^＋型領域２４の両方と隣接するように配置することができる。図１の例では、ｎ^＋型領域２４は、Ｙ方向において２つのｐ^－型領域２２の間に位置することができる。ゲートトレンチ１４のＹ方向における各端部は、２つのｐ^－型領域２２のうちの１つに隣接することができ、一方、ゲートトレンチ１４の中間部分は、ｎ^＋型領域２４に隣接することができる。

絶縁層１６は、半導体層１２の第２面１２Ｂを覆うとともに、ゲートトレンチ１４および周縁トレンチ１８内に埋め込まれている。絶縁層１６は、一例では、シリコン酸化膜（ＳｉＯ_２）から形成することができる。絶縁層１６は、追加的または代替的に、ＳｉＯ_２とは異なる絶縁材料、例えばシリコン窒化膜（ＳｉＮ）などから形成された膜を含んでいてもよい。

半導体装置１０は、絶縁層１６上に形成されたゲート配線２６およびソース配線２８をさらに含むことができる。ゲート配線２６およびソース配線２８の各々は、ゲートトレンチ１４の一部と、周縁トレンチ１８の一部とを覆うように配置することができる。ゲート配線２６は、２つのｐ^－型領域２２のうちの一方と少なくとも部分的に重なるように配置することができる。ソース配線２８は、２つのｐ^－型領域２２のうちの他方と少なくとも部分的に重なるように配置することができる。ソース配線２８は、ゲート配線２６から離隔されつつ、少なくともｎ^＋型領域２４の全体を覆っていてよい。

ゲート配線２６およびソース配線２８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。

半導体装置１０は、複数のゲートコンタクト部３０をさらに含むことができる。各ゲートコンタクト部３０は、各ゲートトレンチ１４内に配置されたゲート電極５０（図２参照）をゲート配線２６に接続することができる。ゲートコンタクト部３０は、ゲート電極５０とゲート配線２６との間に位置する絶縁層１６を貫通するようにＺ方向に延びることができる。ゲートコンタクト部３０は、平面視でゲートトレンチ１４とゲート配線２６とが重なる領域に配置することができる。より詳細には、ゲートコンタクト部３０は、平面視でゲートトレンチ１４の２つの端部のうちの一方とゲート配線２６とが重なる領域に配置することができる。

半導体装置１０は、複数のソースコンタクト部３２をさらに含むことができる。各ソースコンタクト部３２は、各ゲートトレンチ１４内に配置されたフィールドプレート電極５２（図２参照）をソース配線２８に接続することができる。ソースコンタクト部３２は、フィールドプレート電極５２とソース配線２８との間に位置する絶縁層１６を貫通するようにＺ方向に延びることができる。ソースコンタクト部３２は、平面視でゲートトレンチ１４とソース配線２８とが重なる領域に配置することができる。より詳細には、ソースコンタクト部３２は、平面視でゲートトレンチ１４の２つの端部のうちの他方とソース配線２８とが重なる領域に配置することができる。

半導体装置１０は、平面視でＹ方向に延びる１つまたは複数のラインコンタクト部３４をさらに含むことができる。ラインコンタクト部３４は、平面視で少なくともｎ^＋型領域２４の端から端までＹ方向に延びていてよい。ラインコンタクト部３４は、２つの隣り合うゲートトレンチ１４の間に配置することができる。ラインコンタクト部３４は、半導体層１２内に形成されたコンタクト領域４８（図２参照）をソース配線２８に接続することができる。ラインコンタクト部３４は、コンタクト領域４８とソース配線２８との間に位置する半導体層１２および絶縁層１６を貫通するようにＺ方向に延びることができる。

半導体装置１０は、周縁トレンチ１８内に配置された周縁電極（図示略）をソース配線２８に接続する１つまたは複数のコンタクト部３６をさらに含んでいてもよい。
ゲートコンタクト部３０、ソースコンタクト部３２、ラインコンタクト部３４、およびコンタクト部３６は、任意の金属材料から形成することができる。一例では、各コンタクト部３０，３２，３４，３６は、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。

図２は、図１の半導体装置１０のＦ２－Ｆ２線に沿った概略断面図である。
半導体層１２は、半導体層１２の第１面１２Ａを含む半導体基板３８と、半導体基板３８上に形成され、半導体層１２の第２面１２Ｂを含むエピタキシャル層４０とを含むことができる。半導体基板３８は、Ｓｉ基板であってよい。半導体基板３８は、ＭＩＳＦＥＴのドレイン領域に対応することができる。エピタキシャル層４０は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層４０は、ドリフト領域４２と、ドリフト領域４２上に形成されたボディ領域４４と、ボディ領域４４上に形成されたソース領域４６とを含むことができる。ソース領域４６は、半導体層１２の第２面１２Ｂを含むことができる。ソース領域４６の上面は、図１に示すｎ^＋型領域２４に対応している。エピタキシャル層４０は、ラインコンタクト部３４の下に位置するコンタクト領域４８をさらに含むことができる。

ドレイン領域３８（半導体基板３８）は、ｎ型不純物を含むｎ^＋型の領域であってよい。ドレイン領域３８のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下とすることができる。ドレイン領域３８は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。

ドリフト領域４２は、ドレイン領域３８よりも低い濃度のｎ型不純物を含むｎ^－型の領域であってよい。ドリフト領域４２のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下とすることができる。ドリフト領域４２は、１μｍ以上２５μｍ以下の厚さを有していてよい。

ボディ領域４４は、ｐ型不純物を含むｐ^－型の領域であってよい。ボディ領域４４のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下とすることができる。ボディ領域４４は、０．５μｍ以上１．５μｍ以下の厚さを有していてよい。

ソース領域４６は、ドリフト領域４２よりも高い濃度のｎ型不純物を含むｎ^＋型の領域であってよい。ソース領域４６のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下とすることができる。ソース領域４６は、０．１μｍ以上１μｍ以下の厚さを有していてよい。

コンタクト領域４８は、ｐ型不純物を含むｐ^＋型の領域であってよい。コンタクト領域４８のｐ型不純物濃度は、ボディ領域４４よりも高く、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下とすることができる。

なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。

ゲートトレンチ１４は、半導体層１２の第２面１２Ｂに開口を有している。ゲートトレンチ１４は、側壁１４Ａおよび底壁１４Ｂを有し、底壁１４Ｂは、ドリフト領域４２に隣接している。すなわち、ゲートトレンチ１４は、半導体層１２のソース領域４６およびボディ領域４４を貫通してドリフト領域４２に達している。ゲートトレンチ１４の深さは、１μｍ以上１０μｍ以下であってよい。ゲートトレンチ１４の深さは、半導体層１２の第２面１２Ｂからゲートトレンチ１４の底壁１４Ｂ（底壁１４Ｂが湾曲している場合にはゲートトレンチ１４の最深部）までのＺ方向の距離と定義することができる。

ゲートトレンチ１４の側壁１４Ａは、半導体層１２の第２面１２Ｂに対して垂直な方向（Ｚ方向）に延びていてもよいし、延びていなくてもよい。一例では、側壁１４Ａは、ゲートトレンチ１４の幅が底壁１４Ｂに向かって小さくなるようにＺ方向に対して傾斜していてもよい。また、ゲートトレンチ１４の底壁１４Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。

半導体装置１０は、ゲートトレンチ１４内に配置されたゲート電極５０と、ゲートトレンチ１４内に配置され、Ｚ方向においてゲート電極５０から下方に離隔されたフィールドプレート電極５２とをさらに含むことができる。フィールドプレート電極５２は、上面５２Ａを含み、上面５２Ａは、絶縁層１６を介してゲート電極５０と対向している。フィールドプレート電極５２の上面５２Ａは、Ｚ方向においてゲート電極５０の下方に位置している。

ゲート電極５０は、フィールドプレート電極５２の上面５２Ａと少なくとも一部が対向している底面５０Ａと、底面５０Ａとは反対側の上面５０Ｂとを含むことができる。ゲート電極５０の底面５０Ａの少なくとも一部は、フィールドプレート電極５２の上面５２ＡとＺ方向に対向していてよい。ゲート電極５０の上面５０Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。ゲート電極５０の底面５０Ａおよび上面５０Ｂは、平坦であってもよいし、湾曲していてもよい。ゲート電極５０は、図２に示すように略一様な幅（Ｘ方向の寸法）を有していてもよい。別の例では、ゲート電極５０は、上面５０Ｂからの距離と共に減少する幅を有していてもよい。追加的にまたは代替的に、ゲート電極５０の底面５０Ａを含む底部が、他の部分よりもＸ方向に幅狭に形成されていてもよい。

絶縁層１６は、ゲート電極５０と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆うゲート絶縁部５４を含むことができる。ゲート電極５０は、ゲート絶縁部５４を介して半導体層１２とＸ方向に対向している。ゲート電極５０に所定の電圧が印加されると、ゲート絶縁部５４と隣接するｐ^－型のボディ領域４４内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ^＋型のソース領域４６とｎ^－型のドリフト領域４２との間のＺ方向の電子の流れの制御を可能とすることができる。

ゲート電極５０は、ドリフト領域４２とボディ領域４４との界面が、ゲート電極５０の底面５０ＡよりもＺ方向において下方とならないような位置にあってよい。ドリフト領域４２とボディ領域４４との界面は、Ｚ方向においてゲート電極５０の底面５０Ａの位置と揃っていてもよいし、底面５０Ａの位置よりも上方にあってよい。

フィールドプレート電極５２は、ゲートトレンチ１４内において、ゲート電極５０の底面５０Ａと、ゲートトレンチ１４の底壁１４Ｂとの間に配置されている。フィールドプレート電極５２の上面５２Ａは、Ｚ方向においてゲート電極５０の底面５０Ａの下方に位置している。フィールドプレート電極５２は、ソース領域４６と同電位とすることができる。フィールドプレート電極５２にソース電圧を印加することにより、ゲートトレンチ１４内の電界集中を緩和して半導体装置１０の耐圧を向上させることができる。フィールドプレート電極５２の断面形状の詳細については後述する。

ゲート電極５０およびフィールドプレート電極５２は、一例では、導電性のポリシリコンから形成することができる。
半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極５６をさらに含むことができる。ドレイン電極５６は、ドレイン領域３８と電気的に接続されている。ドレイン電極５６は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成されてもよい。

図２に示される断面において、絶縁層１６上にはソース配線２８が形成されている。ソース配線２８は、絶縁層１６を覆うとともに、ラインコンタクト部３４を介してコンタクト領域４８と電気的に接続されている。

以下、フィールドプレート電極５２およびフィールドプレート電極５２の周囲を取り囲む絶縁層１６についてさらに詳しく説明する。
フィールドプレート電極５２は、上面５２Ａを含む上部６０と、Ｚ方向において上部６０の下方に位置し、Ｘ方向に上部６０よりも幅広な拡幅部６２とを含むことができる。上部６０は、拡幅部６２の上面６２Ａから上方に延びていてよい。拡幅部６２の上面６２Ａは、少なくとも部分的に平坦であってよい。

フィールドプレート電極５２は、Ｚ方向において拡幅部６２の下方に位置する底部６４をさらに含むことができる。底部６４は、Ｘ方向に拡幅部６２よりも幅狭であってよい。
絶縁層１６は、上部６０と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第１側壁絶縁部７０と、拡幅部６２と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第２側壁絶縁部７２とを含むことができる。第１側壁絶縁部７０は、Ｘ方向において、第２側壁絶縁部７２よりも厚くてよい。一例では、第２側壁絶縁部７２のＸ方向の厚さは、第１側壁絶縁部７０のＸ方向の厚さの２０％以上８０％未満であってよい。

絶縁層１６は、底部６４と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第３側壁絶縁部７４をさらに含むことができる。第３側壁絶縁部７４は、Ｘ方向において、第２側壁絶縁部７２よりも厚くてよい。一例では、第２側壁絶縁部７２のＸ方向の厚さは、第３側壁絶縁部７４のＸ方向の厚さの２０％以上８０％未満であってよい。本実施形態においては、第３側壁絶縁部７４のＸ方向の厚さは、第１側壁絶縁部７０のＸ方向の厚さと略同等であってよい。例えば、第３側壁絶縁部７４のＸ方向の厚さと第１側壁絶縁部７０のＸ方向の厚さとの差が第１側壁絶縁部７０のＸ方向の厚さの１０％以内である場合に、第３側壁絶縁部７４のＸ方向の厚さが第１側壁絶縁部７０のＸ方向の厚さと略同等であるとみなすことができる。別の例においては、第３側壁絶縁部７４のＸ方向の厚さは、第１側壁絶縁部７０のＸ方向の厚さと異なっていてもよい。例えば、第３側壁絶縁部７４のＸ方向の厚さは、第１側壁絶縁部７０のＸ方向の厚さよりも小さくてもよく、または大きくてもよい。

絶縁層１６は、フィールドプレート電極５２の上面５２Ａとゲート電極５０との間に介在する中間絶縁部７６をさらに含むことができる。中間絶縁部７６のＺ方向の厚さは、第２側壁絶縁部７２のＸ方向の厚さよりも大きくてよい。

絶縁層１６は、底部６４と半導体層１２との間に介在してゲートトレンチ１４の底壁１４Ｂを覆う底壁絶縁部７８をさらに含むことができる。第２側壁絶縁部７２のＸ方向の厚さは、底壁絶縁部７８のＺ方向の厚さよりも小さくてよい。底壁絶縁部７８のＺ方向の厚さは、中間絶縁部７６のＺ方向の厚さよりも大きくてよい。

なお、前述のゲート絶縁部５４のＸ方向の厚さは、第２側壁絶縁部７２のＸ方向の厚さよりも小さくてよい。
次に、図２の半導体装置１０の製造方法の一例を説明する。

図３～図２１は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図３～図２１では、図２の構成要素と同様な構成要素には同一の符号を付している。

図３に示すように、製造方法は、半導体基板３８上にエピタキシャル層４０を形成することを含む。これにより、半導体基板３８およびエピタキシャル層４０を含む半導体層１２が形成される。半導体基板３８は、ｎ型不純物を含むＳｉ基板であってよい。エピタキシャル層４０は、ｎ型不純物をドーピングしながら半導体基板３８上にエピタキシャル成長させたｎ^－型のＳｉ層であってよい。

図４は、図３に続く製造工程を示す概略断面図である。図４に示すように、製造方法は、半導体層１２に側壁１４Ａおよび底壁１４Ｂを有するゲートトレンチ１４を形成することを含む。この工程では、半導体層１２の第２面１２Ｂに形成した所定パターンのマスク（図示せず）を用いたエッチングによりエピタキシャル層４０の一部が選択的に除去される。これにより、半導体層１２の第２面１２Ｂに開口を有するゲートトレンチ１４を形成することができる。

図５は、図４に続く製造工程を示す概略断面図である。図５に示すように、製造方法は、半導体層１２上に第１絶縁層８０を形成することを含む。第１絶縁層８０は、半導体層１２の第２面１２Ｂと、ゲートトレンチ１４の側壁１４Ａおよび底壁１４Ｂとに沿って形成することができる。第１絶縁層８０は、一例では、熱酸化法で形成されたＳｉＯ_２であってよい。別の例においては、第１絶縁層８０は、化学気相成長（chemical vapor deposition，ＣＶＤ）法で形成されたＳｉＯ_２であってもよい。

この工程において形成される第１絶縁層８０の厚さを調整することにより、最終的に形成されるフィールドプレート電極５２の底部６４（図２参照）の寸法（例えば、Ｘ方向の寸法）を調整することができる。第１絶縁層８０は、ゲートトレンチ１４を完全に埋め込むほど厚くは形成されない。第１絶縁層８０によって埋め込まれていないゲートトレンチ１４内の空間は、後の工程において、フィールドプレート電極５２の底部６４を形成するために用いることができる。

図６は、図５に続く製造工程を示す概略断面図である。図６に示すように、製造方法は、第１絶縁層８０上に第１導電体層８２を形成することを含む。これにより、ゲートトレンチ１４を、第１絶縁層８０および第１導電体層８２によって埋め込むことができる。第１導電体層８２は、例えば導電性のポリシリコンであってよい。

図７は、図６に続く製造工程を示す概略断面図である。図７に示すように、製造方法は、第１導電体層８２の一部をエッチングにより除去することを含む。この工程では、第１導電体層８２がエッチングされて、半導体層１２の第２面１２Ｂを覆う第１絶縁層８０を露出させる一方、ゲートトレンチ１４内の第１導電体層８２の上面をゲートトレンチ１４の深さ方向の途中に位置させることができる。

この工程においてゲートトレンチ１４内に残される第１導電体層８２の上面の位置を調整することにより、最終的に形成されるフィールドプレート電極５２の底部６４（図２参照）の寸法（例えば、Ｚ方向の寸法）を調整することができる。図７の例においては、第１導電体層８２の上面の位置は、ゲートトレンチ１４の底壁１４Ｂに比較的近くてよい。

図８は、図７に続く製造工程を示す概略断面図である。図８に示すように、製造方法は、第１絶縁層８０の一部をエッチングにより除去することを含む。この工程では、第１導電体層８２の上面よりもＺ方向において上方にある第１絶縁層８０を部分的にエッチングすることができる。この結果、側壁１４Ａを覆う第１絶縁層８０のうち、第１導電体層８２の上面よりもＺ方向において上方に位置する部分の厚さを減少させることができる。

この工程において除去されるゲートトレンチ１４の側壁１４Ａ上の第１絶縁層８０の厚さを調整することにより、最終的に形成されるフィールドプレート電極５２の拡幅部６２（図２参照）の寸法（例えば、Ｘ方向の寸法）を調整することができる。

図９は、図８に続く製造工程を示す概略断面図である。図９に示すように、製造方法は、第１絶縁層８０および第１導電体層８２上に第２導電体層８４を形成することを含む。これにより、ゲートトレンチ１４を、第１絶縁層８０、第１導電体層８２、および第２導電体層８４によって埋め込むことができる。第２導電体層８４は、例えば導電性のポリシリコンであってよい。

図１０は、図９に続く製造工程を示す概略断面図である。図１０に示すように、製造方法は、第２導電体層８４の一部をエッチングにより除去することを含む。この工程では、第２導電体層８４がエッチングされて、半導体層１２の第２面１２Ｂを覆う第１絶縁層８０を露出させる一方、ゲートトレンチ１４内の第２導電体層８４の上面をゲートトレンチ１４の深さ方向の途中に位置させることができる。

この工程においてゲートトレンチ１４内に残される第２導電体層８４の上面の位置を調整することにより、最終的に形成されるフィールドプレート電極５２の拡幅部６２（図２参照）の寸法（例えば、Ｚ方向の寸法）を調整することができる。

図１１は、図１０に続く製造工程を示す概略断面図である。図１１に示すように、製造方法は、第１絶縁層８０および第２導電体層８４上に第２絶縁層８６を形成することを含む。この結果、ゲートトレンチ１４内の第２導電体層８４の上面が第２絶縁層８６によって覆われる。第２絶縁層８６は、第１絶縁層８０と同様、ＳｉＯ_２であってよい。第２絶縁層８６は、熱酸化法で形成されたＳｉＯ_２、ＣＶＤ法で形成されたＳｉＯ_２、またはこれらの組み合わせであってもよい。以下の工程では、第１絶縁層８０と第２絶縁層８６とからなる絶縁層を複合絶縁層８８と呼ぶ。

この工程において形成される第２絶縁層８６の厚さを調整することにより、最終的に形成されるフィールドプレート電極５２の上部６０（図２参照）の寸法（例えば、Ｘ方向の寸法）を調整することができる。第２絶縁層８６は、ゲートトレンチ１４を完全に埋め込むほど厚くは形成されない。第２絶縁層８６によって埋め込まれていないゲートトレンチ１４内の空間は、後の工程において、フィールドプレート電極５２の上部６０を形成するために用いることができる。

図１２は、図１１に続く製造工程を示す概略断面図である。図１２に示すように、製造方法は、複合絶縁層８８の一部をエッチングにより除去することを含む。この工程では、第２導電体層８４の上面よりもＺ方向において上方にある複合絶縁層８８を部分的にエッチングして、第２導電体層８４の上面の少なくとも一部を露出させることができる。

この工程において除去されるゲートトレンチ１４の側壁１４Ａ上の複合絶縁層８８の厚さを調整することにより、最終的に形成されるフィールドプレート電極５２の上部６０（図２参照）の寸法（例えば、Ｘ方向の寸法）を調整することができる。この工程では、（例えば図８に示す第１絶縁層８０のエッチングと比べて）深さ方向のエッチングレートが比較的大きい異方性エッチングを用いることにより、除去されるゲートトレンチ１４の側壁１４Ａ上の複合絶縁層８８の厚さを抑制するようにしてもよい。この工程では、第２導電体層８４の上面の全てが露出されることはなく、その結果、図２に示すように、フィールドプレート電極５２の上部６０を、拡幅部６２よりもＸ方向に小さい幅を有するように形成することができる。

図１３は、図１２に続く製造工程を示す概略断面図である。図１３に示すように、製造方法は、複合絶縁層８８および第２導電体層８４上に第３導電体層９０を形成することを含む。これにより、ゲートトレンチ１４を、複合絶縁層８８、第１導電体層８２、第２導電体層８４、および第３導電体層９０によって埋め込むことができる。第３導電体層９０は、例えば導電性のポリシリコンであってよい。

図１４は、図１３に続く製造工程を示す概略断面図である。図１４に示すように、製造方法は、第３導電体層９０の一部をエッチングにより除去することを含む。この工程では、第３導電体層９０がエッチングされて、半導体層１２の第２面１２Ｂを覆う複合絶縁層８８を露出させる一方、ゲートトレンチ１４内の第３導電体層９０の上面９０Ａをゲートトレンチ１４の深さ方向の途中に位置させることができる。

この工程においてゲートトレンチ１４内に残される第３導電体層９０の上面９０Ａの位置を調整することにより、最終的に形成されるフィールドプレート電極５２の上部６０（図２参照）の寸法（例えば、Ｚ方向の寸法）を調整することができる。

図１５は、図１４に続く製造工程を示す概略断面図である。図１５に示すように、製造方法は、複合絶縁層８８および第３導電体層９０上に第３絶縁層９２を形成することを含む。この結果、ゲートトレンチ１４内の第３導電体層９０の上面９０Ａが第３絶縁層９２によって覆われる。ゲートトレンチ１４は、複合絶縁層８８、第１導電体層８２、第２導電体層８４、第３導電体層９０、および第３絶縁層９２によって完全に埋め込むことができる。第３絶縁層９２は、複合絶縁層８８と同様、ＳｉＯ_２であってよい。第３絶縁層９２は、ＣＶＤ法で形成されたＳｉＯ_２、熱酸化法で形成されたＳｉＯ_２、またはこれらの組み合わせであってもよい。以下の工程では、複合絶縁層８８と第３絶縁層９２とからなる絶縁層を複合絶縁層９４と呼ぶ。

なお、図１５における第１導電体層８２、第２導電体層８４、および第３導電体層９０が、図２のフィールドプレート電極５２の底部６４、拡幅部６２、および上部６０にそれぞれ対応する。すなわち、フィールドプレート電極５２は、第１導電体層８２、第２導電体層８４、および第３導電体層９０から形成することができる。第３導電体層９０の上面９０Ａは、フィールドプレート電極５２の上面５２Ａに対応する。

図１６は、図１５に続く製造工程を示す概略断面図である。図１６に示すように、製造方法は、ゲートトレンチ１４内の複合絶縁層９４の一部を除去することを含む。一例では、ゲートトレンチ１４外の複合絶縁層９４が化学機械研磨により平坦化され、次いで複合絶縁層９４がエッチングされる。この結果、半導体層１２の第２面１２Ｂが露出され、ゲートトレンチ１４内の複合絶縁層９４の上面９４Ａをゲートトレンチ１４の深さ方向の途中に位置させることができる。複合絶縁層９４の上面９４Ａは、フィールドプレート電極５２の上面５２ＡよりもＺ方向において上方にあってよい。複合絶縁層９４の上面９４Ａは、図１６に示すように平坦であってよい。別の例では、複合絶縁層９４の上面９４Ａは、湾曲面および／または傾斜面を部分的に含んでいてもよい。

図１７は、図１６に続く製造工程を示す概略断面図である。図１７に示すように、製造方法は、半導体層１２およびゲートトレンチ１４内の複合絶縁層９４上に第４絶縁層９６を形成することを含む。第４絶縁層９６は、一例では、熱酸化法により形成されたＳｉＯ_２であってよい。別の例においては、第４絶縁層９６は、ＣＶＤ法により形成されたＳｉＯ_２であってよい。第４絶縁層９６は、複合絶縁層９４の上面９４Ａおよびゲートトレンチ１４の側壁１４Ａに沿って比較的薄い厚さで形成することができる。

図１８は、図１７に続く製造工程を示す概略断面図である。図１８に示すように、製造方法は、第４絶縁層９６上に第４導電体層９８を形成することを含む。この結果、ゲートトレンチ１４の上部を第４導電体層９８により埋め込むことができる。第４導電体層９８は、例えば導電性のポリシリコンであってよい。

図１９は、図１８に続く製造工程を示す概略断面図である。図１９に示すように、製造方法は、第４導電体層９８の一部をエッチングにより除去することを含む。この結果、半導体層１２の第２面１２Ｂを覆う第４絶縁層９６が露出されるとともに、第４導電体層９８の上面９８Ｂが、半導体層１２の第２面１２ＢよりもＺ方向において下方に形成される。第４導電体層９８の底面９８Ａおよび上面９８Ｂは、図１９に示すように平坦であってよい。別の例では、第４導電体層９８の底面９８Ａおよび上面９８Ｂのうちの少なくとも一方は、湾曲面および／または傾斜面を部分的に含んでいてもよい。

図１９における第４導電体層９８が、図２のゲート電極５０に対応する。すなわち、第４導電体層９８の底面９８Ａおよび上面９８Ｂが、図２のゲート電極５０の底面５０Ａおよび上面５０Ｂにそれぞれ対応する。

図２０は、図１９に続く製造工程を示す概略断面図である。図１９に示すように、製造方法は、エピタキシャル層４０内にドリフト領域４２、ボディ領域４４、ソース領域４６を形成することを含む。この工程では、マスク（図示せず）を用いたイオン注入により、ｎ型のＳｉ層であるエピタキシャル層４０の表面（半導体層１２の第２面１２Ｂ）からｐ型不純物が注入され、次いでｎ型不純物が注入される。

図２１は、図２０に続く製造工程を示す概略断面図である。図２１に示すように、製造方法は、第４絶縁層９６およびゲート電極５０を覆う第５絶縁層１００を形成し、コンタクトトレンチ１０２およびコンタクト領域４８を形成することを含む。

第５絶縁層１００は、一例では、ＣＶＤ法によって形成されてもよい。第５絶縁層１００は、ＳｉＯ_２、ＳｉＮ、またはこれらの組み合わせであってもよい。複合絶縁層９４、第４絶縁層９６、および第５絶縁層１００を含む絶縁層が、図２に示す絶縁層１６に対応する。

コンタクトトレンチ１０２をエッチングにより形成した後、ｐ型不純物をコンタクトトレンチ１０２の底壁１０２Ａから注入することにより、コンタクトトレンチ１０２の下にコンタクト領域４８を形成することができる。

図２１に示す工程の後、コンタクトトレンチ１０２内に金属（例えば、Ｗ、Ｔｉ、ＴｉＮ、またはこれらの任意の組み合わせ）が埋め込まれることにより、図２に示すラインコンタクト部３４を形成することができる。これと同時に、図１に示すコンタクト部３０，３２，３６も形成することができる。絶縁層１６上にゲート配線２６（図１参照）およびソース配線２８を形成し、半導体層１２の第１面１２Ａにドレイン電極５６（図２参照）を形成することにより、半導体装置１０を得ることができる。

半導体装置１０の製造方法は、順次実行される複数の製造工程を含むものとして上記に説明されているが、いくつかの製造工程は並列に実行されてもよく、および／または異なる順序で実行されてもよいことを理解されたい。また、いくつかの製造工程は省略されてもよく、いずれかの製造工程において上記の例とは異なる処理が実行されてもよい。

図２２は、図１の半導体装置１０のＦ２２－Ｆ２２線に沿った概略断面図であり、ここでは、ソースコンタクト部３２を介してソース配線２８に接続するために、フィールドプレート電極５２がゲートトレンチ１４の開口近傍まで引き上げられている。

フィールドプレート電極５２がソースコンタクト部３２と接続されている領域においても、フィールドプレート電極５２は、拡幅部６２および底部６４を含むことができる。この領域では、フィールドプレート電極５２は、拡幅部６２の上に位置する引き上げ部１０４をさらに含むことができる。引き上げ部１０４は、ソースコンタクト部３２を介してソース配線２８に接続されている。

引き上げ部１０４は、Ｘ方向に拡幅部６２よりも幅狭であってよい。一例では、引き上げ部１０４は、図２に示す上部６０と同等の幅を有していてよい。絶縁層１６は、引き上げ部１０４と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第４側壁絶縁部１０６をさらに含むことができる。第４側壁絶縁部１０６は、Ｘ方向において第２側壁絶縁部７２よりも厚くてよい。

（作用）
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０によれば、フィールドプレート電極５２は、上面５２Ａを含む上部６０と、Ｚ方向において上部６０の下方に位置し、Ｘ方向に上部６０よりも幅広な拡幅部６２とを含んでいる。また、フィールドプレート電極５２は、Ｚ方向において拡幅部６２の下方に位置する底部６４をさらに含み、底部６４は、Ｘ方向に拡幅部６２よりも幅狭である。

絶縁層１６は、上部６０と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第１側壁絶縁部７０と、拡幅部６２と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第２側壁絶縁部７２とを含んでいる。第１側壁絶縁部７０は、Ｘ方向において第２側壁絶縁部７２よりも厚い。また、絶縁層１６は、底部６４と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第３側壁絶縁部７４をさらに含み、第３側壁絶縁部７４は、Ｘ方向において第２側壁絶縁部７２よりも厚い。

一般に、スプリットゲート構造を有する半導体装置において、例えば高速スイッチング時にフィールドプレート電極を流れる変位電流は、フィールドプレート電極の抵抗に起因してフィールドプレート電極の電位を上昇させる可能性がある。フィールドプレート電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得るため、フィールドプレート電極の抵抗を低減することが望ましい。ゲートトレンチ内におけるフィールドプレート電極の断面積を大きくすることによって、フィールドプレート電極の抵抗を低減することができるが、フィールドプレート電極を取り囲む絶縁層の厚さが相対的に薄くなる。電界集中が生じやすい領域（例えば、フィールドプレート電極の上部および／または底部の近傍）において絶縁層の厚さが薄いことは、半導体装置の耐圧を低下させる可能性がある。

この点、本実施形態の半導体装置１０では、拡幅部６２を設けることでフィールドプレート電極５２の抵抗を低減しつつ、比較的厚い第１側壁絶縁部７０および第３側壁絶縁部７４を設けることで半導体装置１０の耐圧の低下を抑制することができる。

（効果）
本実施形態の半導体装置１０は、以下の利点を有する。
（１）フィールドプレート電極５２は、上面５２Ａを含む上部６０と、Ｚ方向において上部６０の下方に位置し、Ｘ方向に上部６０よりも幅広な拡幅部６２とを含んでいる。また、絶縁層１６は、上部６０と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第１側壁絶縁部７０と、拡幅部６２と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第２側壁絶縁部７２とを含んでいる。第１側壁絶縁部７０は、Ｘ方向において第２側壁絶縁部７２よりも厚い。

この構成によれば、拡幅部６２を設けることにより、フィールドプレート電極５２の断面積を増加させることができるため、フィールドプレート電極５２の抵抗を低減することができる。一方、電界集中の生じやすいフィールドプレート電極５２の上部６０の近傍にある第１側壁絶縁部７０を比較的厚くすることができるため、半導体装置１０の耐圧の低下を抑制することができる。これにより、耐圧の低下を抑制しつつ、フィールドプレート電極５２の抵抗を低減することができる。

（２）絶縁層１６は、フィールドプレート電極５２の上面５２Ａとゲート電極５０との間に介在する中間絶縁部７６をさらに含むことができ、中間絶縁部７６のＺ方向の厚さは、第２側壁絶縁部７２のＸ方向の厚さよりも大きい。この構成によれば、電界集中の生じやすいフィールドプレート電極５２の上部６０の近傍にある中間絶縁部７６を比較的厚くすることができるため、半導体装置１０の耐圧の低下を抑制することができる。

（３）第２側壁絶縁部７２のＸ方向の厚さは、第１側壁絶縁部７０のＸ方向の厚さの２０％以上８０％未満であってよい。この構成によれば、第１側壁絶縁部７０の電界ストレス耐性を維持しつつ、フィールドプレート電極５２の抵抗を低減することができる。

（４）フィールドプレート電極５２は、Ｚ方向において拡幅部６２の下方に位置する底部６４をさらに含むことができ、底部６４は、Ｘ方向に拡幅部６２よりも幅狭である。また、絶縁層１６は、底部６４と半導体層１２との間に介在してゲートトレンチ１４の側壁１４Ａを覆う第３側壁絶縁部７４をさらに含むことができ、第３側壁絶縁部７４は、Ｘ方向において、第２側壁絶縁部７２よりも厚い。この構成によれば、電界集中の生じやすいフィールドプレート電極５２の底部６４の近傍にある第３側壁絶縁部７４を比較的厚くすることができるため、半導体装置１０の耐圧の低下を抑制することができる。

（５）第２側壁絶縁部７２のＸ方向の厚さは、第３側壁絶縁部７４のＸ方向の厚さの２０％以上８０％未満であってよい。この構成によれば、第３側壁絶縁部７４の電界ストレス耐性を維持しつつ、フィールドプレート電極５２の抵抗を低減することができる。

（６）絶縁層１６は、底部６４と半導体層１２との間に介在してゲートトレンチ１４の底壁１４Ｂを覆う底壁絶縁部７８をさらに含むことができ、底壁絶縁部７８のＺ方向の厚さは、第２側壁絶縁部７２のＸ方向の厚さよりも大きい。この構成によれば、電界集中の生じやすいフィールドプレート電極５２の底部６４の近傍にある底壁絶縁部７８を比較的厚くすることができるため、半導体装置１０の耐圧の低下を抑制することができる。

（７）底壁絶縁部７８のＺ方向の厚さは、中間絶縁部７６のＺ方向の厚さよりも大きくてよい。この構成によれば、フィールドプレート電極５２の上部６０近傍よりも、底部６４近傍において電界強度がより強い場合に、半導体装置１０の耐圧の低下を効果的に抑制することができる。

［変更例］
上記した実施形態は、以下のようにさらに変更して実施することができる。
・第１側壁絶縁部７０のＸ方向の厚さおよび第３側壁絶縁部７４のＸ方向の厚さは、任意に変更することができる。図２３は、変更例１による半導体装置２００の概略断面図である。図２３において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

図２３に示される半導体装置２００は、第３側壁絶縁部７４が、Ｘ方向において第１側壁絶縁部７０よりも厚いという点で、図２に示す半導体装置１０と相違している。変更例１においては、フィールドプレート電極５２の上部６０は、Ｘ方向に底部６４よりも幅広であり、この結果、第３側壁絶縁部７４は、Ｘ方向において第１側壁絶縁部７０よりも厚い。

この構成によれば、フィールドプレート電極５２の上部６０近傍よりも、底部６４近傍において電界強度がより強い場合に、半導体装置１０の耐圧の低下を効果的に抑制することができる。また、フィールドプレート電極５２の上部６０の幅が比較的大きいため、フィールドプレート電極５２の抵抗をさらに低減することができる。

代替的に、フィールドプレート電極５２の底部６４近傍よりも、上部６０近傍において電界強度がより強い場合には、第１側壁絶縁部７０が、Ｘ方向において第３側壁絶縁部７４よりも厚くなるようにしてもよい。

・フィールドプレート電極５２の底部６４および上部６０の形状は、任意に変更することができる。図２４は、変更例２による半導体装置３００の概略断面図である。図２４において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

図２４に示される半導体装置３００は、フィールドプレート電極５２の底部６４が、拡幅部６２からの距離とともに減少する幅を有するという点で、図２に示す半導体装置１０と相違している。変更例２においては、第３側壁絶縁部７４のＸ方向の厚さは、ゲートトレンチ１４の底壁１４Ｂに向かって増加している。

この構成によれば、フィールドプレート電極５２の底部６４の幅が徐々に減少するため、フィールドプレート電極５２の抵抗を低減しつつ、半導体装置１０の耐圧の低下を抑制することができる。

代替的に、フィールドプレート電極５２の上部６０の幅が、拡幅部６２からの距離と共に減少してもよい。
・フィールドプレート電極５２は、上部６０および拡幅部６２を含み、底部６４を含んでいなくてもよい。図２５は、変更例３による半導体装置４００の概略断面図である。図２５において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。

図２５に示される半導体装置４００は、フィールドプレート電極５２が、底部６４を含んでいないという点で、半導体装置１０と相違している。変更例３においては、フィールドプレート電極５２のうち、拡幅部６２の占める割合が比較的大きいため、フィールドプレート電極５２の抵抗を低減することができる。

・フィールドプレート電極５２の上部６０、拡幅部６２、および底部６４のＺ方向の寸法は、任意に変更することができる。
例えば、拡幅部６２のＺ方向の寸法を比較的小さく（例えば、上部６０のＺ方向の寸法および／または底部６４のＺ方向の寸法よりも小さく）してもよい。この結果、フィールドプレート電極５２の抵抗の低減効果は小さくなるものの、比較的厚い第１側壁絶縁部７０および第３側壁絶縁部７４がＺ方向に広く形成されることで、半導体装置１０の耐圧を向上させることができる。一例では、フィールドプレート電極５２の底部６４のＺ方向の寸法を比較的大きく（例えば、上部６０のＺ方向の寸法および／または拡幅部６２のＺ方向の寸法よりも大きく）することによって、ゲートトレンチ１４の底部に埋め込まれた絶縁層１６の電界ストレス耐性の低下をより抑制することができる。

あるいは、拡幅部６２のＺ方向の寸法を比較的大きく（例えば、上部６０のＺ方向の寸法および／または底部６４のＺ方向の寸法よりも大きく）してもよい。例えば、半導体装置１０の耐圧が十分確保されている場合には、拡幅部６２のＺ方向の寸法を比較的大きくすることができる。この結果、フィールドプレート電極５２の抵抗をさらに低減することができる。

・周縁トレンチ１８は、矩形枠状のトレンチではなく、複数のゲートトレンチ１４の両側に配置された２つの直線状のトレンチであってもよい。
・上記実施形態において、半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。

・ゲート配線２６およびソース配線２８を含む層の上に、さらなる配線構造が形成されていてもよい。
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。

本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。

本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。

例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

［付記］
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。

（付記１）
半導体層（１２）と、
前記半導体層（１２）に形成され、側壁（１４Ａ）および底壁（１４Ｂ）を有し、平面視で第１方向に延びるトレンチ（１４）と、
前記半導体層（１２）上に形成された絶縁層（１６）と、
前記トレンチ（１４）内に配置されたゲート電極（５０）と、
前記トレンチ（１４）内に配置され、前記トレンチ（１４）の深さ方向において前記ゲート電極（５０）から下方に離隔されたフィールドプレート電極（５２）であって、前記絶縁層（１６）を介して前記ゲート電極（５０）と対向する上面（５２Ａ）を含む、フィールドプレート電極（５２）と
を備え、
前記フィールドプレート電極（５２）は、前記上面（５２Ａ）を含む上部（６０）と、前記深さ方向において前記上部（６０）の下方に位置し、平面視で前記第１方向と直交する第２方向に前記上部（６０）よりも幅広な拡幅部（６２）とを含み、
前記絶縁層（１６）は、前記上部（６０）と前記半導体層（１２）との間に介在して前記トレンチ（１４）の前記側壁（１４Ａ）を覆う第１側壁絶縁部（７０）と、前記拡幅部（６２）と前記半導体層（１２）との間に介在して前記トレンチ（１４）の前記側壁（１４Ａ）を覆う第２側壁絶縁部（７２）とを含み、前記第１側壁絶縁部（７０）は、前記第２方向において前記第２側壁絶縁部（７２）よりも厚い、
半導体装置。

（付記２）
前記絶縁層（１６）は、前記フィールドプレート電極（５２）の前記上面（５２Ａ）と前記ゲート電極（５０）との間に介在する中間絶縁部（７６）をさらに含み、前記中間絶縁部（７６）の前記深さ方向の厚さは、前記第２側壁絶縁部（７２）の前記第２方向の厚さよりも大きい、付記１に記載の半導体装置。

（付記３）
前記フィールドプレート電極（５２）の上部（６０）は、前記深さ方向において前記拡幅部（６２）の上面（６２Ａ）から上方に延びている、付記１または２に記載の半導体装置。

（付記４）
前記第２側壁絶縁部（７２）の前記第２方向の厚さは、前記第１側壁絶縁部（７０）の前記第２方向の厚さの２０％以上８０％未満である、付記１～３のうちのいずれか１つに記載の半導体装置。

（付記５）
前記フィールドプレート電極（５２）は、前記深さ方向において前記拡幅部（６２）の下方に位置する底部（６４）をさらに含み、前記底部（６４）は、前記第２方向に前記拡幅部（６２）よりも幅狭であり、
前記絶縁層（１６）は、前記底部（６４）と前記半導体層（１２）との間に介在して前記トレンチ（１４）の前記側壁（１４Ａ）を覆う第３側壁絶縁部（７４）をさらに含み、前記第３側壁絶縁部（７４）は、前記第２方向において前記第２側壁絶縁部（７２）よりも厚い、付記１～４のうちのいずれか１つに記載の半導体装置。

（付記６）
前記第２側壁絶縁部（７２）の前記第２方向の厚さは、前記第３側壁絶縁部（７４）の前記第２方向の厚さの２０％以上８０％未満である、付記５に記載の半導体装置。

（付記７）
前記第３側壁絶縁部（７４）の前記第２方向の厚さは、前記第１側壁絶縁部（７０）の前記第２方向の厚さと同等である、付記５または６に記載の半導体装置。

（付記８）
前記第３側壁絶縁部（７４）の前記第２方向の厚さは、前記第１側壁絶縁部（７０）の前記第２方向の厚さよりも大きい、付記５または６に記載の半導体装置。

（付記９）
前記底部（６４）は、前記拡幅部（６２）からの距離とともに減少する幅を有し、
前記第３側壁絶縁部（７４）の前記第２方向の厚さは、前記トレンチ（１４）の前記底壁（１４Ｂ）に向かって増加している、付記５または６に記載の半導体装置。

（付記１０）
前記絶縁層（１６）は、前記底部（６４）と前記半導体層（１２）との間に介在して前記トレンチ（１４）の前記底壁（１４Ｂ）を覆う底壁絶縁部（７８）をさらに含み、前記底壁絶縁部（７８）の前記深さ方向の厚さは、前記第２側壁絶縁部（７２）の前記第２方向の厚さよりも大きい、付記５～９のうちのいずれか１つに記載の半導体装置。

（付記１１）
前記絶縁層（１６）は、前記フィールドプレート電極（５２）の前記上面（５２Ａ）と前記ゲート電極（５０）との間に介在する中間絶縁部（７６）をさらに含み、前記底壁絶縁部（７８）の前記深さ方向の厚さは、前記中間絶縁部（７６）の前記深さ方向の厚さよりも大きい、付記１０に記載の半導体装置。

（付記１２）
前記絶縁層（１６）は、前記ゲート電極（５０）と前記半導体層（１２）との間に介在して前記トレンチ（１４）の前記側壁（１４Ａ）を覆うゲート絶縁部（５４）をさらに含み、前記ゲート絶縁部（５４）の前記第２方向の厚さは、前記第２側壁絶縁部（７２）の前記第２方向の厚さよりも小さい、付記１～１１のうちのいずれか１つに記載の半導体装置。

（付記１３）
前記半導体層（１２）は、
第１導電型のドリフト領域（４２）と、
前記ドリフト領域（４２）上に形成された第２導電型のボディ領域（４４）と、
前記ボディ領域（４４）上に形成された第１導電型のソース領域（４６）と
を含む、付記１～１２のうちのいずれか１つに記載の半導体装置。

（付記１４）
前記トレンチ（１４）は、前記ソース領域（４６）および前記ボディ領域（４４）を貫通して前記ドリフト領域（４２）に達している、付記１３に記載の半導体装置。

（付記１５）
前記第１側壁絶縁部（７０）は、前記ドリフト領域（４２）と隣接している、付記１３または１４に記載の半導体装置。

（付記１６）
前記拡幅部（６２）の前記深さ方向の寸法は、前記底部（６４）の前記深さ方向の寸法よりも小さい、付記５～１１のうちのいずれか１つに記載の半導体装置。

（付記１７）
前記拡幅部（６２）の前記深さ方向の寸法は、前記上部（６０）の前記深さ方向の寸法よりも小さい、付記１～１６のうちのいずれか１つに記載の半導体装置。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

１０，２００，３００，４００…半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…ゲートトレンチ
１４Ａ…側壁
１４Ｂ…底壁
１６…絶縁層
１８…周縁トレンチ
２０…ｎ^－型領域
２２…ｐ^－型領域
２４…ｎ^＋型領域
２６…ゲート配線
２８…ソース配線
３０…ゲートコンタクト部
３２…ソースコンタクト部
３４…ラインコンタクト部
３６…コンタクト部
３８…半導体基板（ドレイン領域）
４０…エピタキシャル層
４２…ドリフト領域
４４…ボディ領域
４６…ソース領域
４８…コンタクト領域
５０…ゲート電極
５２…フィールドプレート電極
５２Ａ…上面
５４…ゲート絶縁部
５６…ドレイン電極
６０…上部
６２…拡幅部
６４…底部
７０…第１側壁絶縁部
７２…第２側壁絶縁部
７４…第３側壁絶縁部
７６…中間絶縁部
７８…底壁絶縁部
８０…第１絶縁層
８２…第１導電体層
８４…第２導電体層
８６…第２絶縁層
８８，９４…複合絶縁層
９０…第３導電体層
９２…第３絶縁層
９６…第４絶縁層
９８…第４導電体層
１００…第５絶縁層
１０２…コンタクトトレンチ
１０４…引き上げ部
１０６…第４側壁絶縁部

Claims

半導体層と、
前記半導体層に形成され、側壁および底壁を有し、平面視で第１方向に延びるトレンチと、
前記半導体層上に形成された絶縁層と、
前記トレンチ内に配置されたゲート電極と、
前記トレンチ内に配置され、前記トレンチの深さ方向において前記ゲート電極から下方に離隔されたフィールドプレート電極であって、前記絶縁層を介して前記ゲート電極と対向する上面を含む、フィールドプレート電極と
を備え、
前記フィールドプレート電極は、前記上面を含む上部と、前記深さ方向において前記上部の下方に位置し、平面視で前記第１方向と直交する第２方向に前記上部よりも幅広な拡幅部とを含み、
前記絶縁層は、前記上部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第１側壁絶縁部と、前記拡幅部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第２側壁絶縁部とを含み、前記第１側壁絶縁部は、前記第２方向において前記第２側壁絶縁部よりも厚い、
半導体装置。
前記絶縁層は、前記フィールドプレート電極の前記上面と前記ゲート電極との間に介在する中間絶縁部をさらに含み、前記中間絶縁部の前記深さ方向の厚さは、前記第２側壁絶縁部の前記第２方向の厚さよりも大きい、請求項１に記載の半導体装置。
前記フィールドプレート電極の上部は、前記深さ方向において前記拡幅部の上面から上方に延びている、請求項１または２に記載の半導体装置。
前記第２側壁絶縁部の前記第２方向の厚さは、前記第１側壁絶縁部の前記第２方向の厚さの２０％以上８０％未満である、請求項１～３のうちのいずれか一項に記載の半導体装置。
前記フィールドプレート電極は、前記深さ方向において前記拡幅部の下方に位置する底部をさらに含み、前記底部は、前記第２方向に前記拡幅部よりも幅狭であり、
前記絶縁層は、前記底部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第３側壁絶縁部をさらに含み、前記第３側壁絶縁部は、前記第２方向において前記第２側壁絶縁部よりも厚い、請求項１～４のうちのいずれか一項に記載の半導体装置。
前記第２側壁絶縁部の前記第２方向の厚さは、前記第３側壁絶縁部の前記第２方向の厚さの２０％以上８０％未満である、請求項５に記載の半導体装置。
前記第３側壁絶縁部の前記第２方向の厚さは、前記第１側壁絶縁部の前記第２方向の厚さと同等である、請求項５または６に記載の半導体装置。
前記第３側壁絶縁部の前記第２方向の厚さは、前記第１側壁絶縁部の前記第２方向の厚さよりも大きい、請求項５または６に記載の半導体装置。
前記底部は、前記拡幅部からの距離とともに減少する幅を有し、
前記第３側壁絶縁部の前記第２方向の厚さは、前記トレンチの前記底壁に向かって増加している、請求項５または６に記載の半導体装置。
前記絶縁層は、前記底部と前記半導体層との間に介在して前記トレンチの前記底壁を覆う底壁絶縁部をさらに含み、前記底壁絶縁部の前記深さ方向の厚さは、前記第２側壁絶縁部の前記第２方向の厚さよりも大きい、請求項５～９のうちのいずれか一項に記載の半導体装置。
前記絶縁層は、前記フィールドプレート電極の前記上面と前記ゲート電極との間に介在する中間絶縁部をさらに含み、前記底壁絶縁部の前記深さ方向の厚さは、前記中間絶縁部の前記深さ方向の厚さよりも大きい、請求項１０に記載の半導体装置。
前記絶縁層は、前記ゲート電極と前記半導体層との間に介在して前記トレンチの前記側壁を覆うゲート絶縁部をさらに含み、前記ゲート絶縁部の前記第２方向の厚さは、前記第２側壁絶縁部の前記第２方向の厚さよりも小さい、請求項１～１１のうちのいずれか一項に記載の半導体装置。
前記半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域上に形成された第２導電型のボディ領域と、
前記ボディ領域上に形成された第１導電型のソース領域と
を含む、請求項１～１２のうちのいずれか一項に記載の半導体装置。
前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項１３に記載の半導体装置。
前記第１側壁絶縁部は、前記ドリフト領域と隣接している、請求項１３または１４に記載の半導体装置。