JP2013016708A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高集積化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第１導電形のドリフト領域と、前記ドリフト領域上に選択的に形成された第２導電形のベースと、前記ベース上に選択的に形成された第１導電形のソース領域と、前記ドリフト領域、前記ベース及び前記ソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、前記ソース領域上における前記複数のゲートの間に配置された第１の層間絶縁膜と、前記第１の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、前記ゲート配線膜上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるように、前記第２の層間絶縁膜上に形成された配線膜とを備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
パワーＭＯＳトランジスタ（Power Metal-Oxide-Semiconductor Field-Effect Transistor）とは、大電力を取り扱うように設計された電界効果トランジスタのことをいう。パワーＭＯＳトランジスタには、ソース・ドレイン間の耐圧が２００Ｖ以上の高耐圧ＭＯＳトランジスタと、２００Ｖ以下の低耐圧ＭＯＳトランジスタがある。
低耐圧ＭＯＳトランジスタにおいて、オン抵抗を低減することは、省電力化、コストの低減、性能の向上に寄与する。
オン抵抗とは、一般的にはトランジスタがオン状態にあるときのソース・ドレイン間の抵抗をいう。オン抵抗をＲｏｎＡ［Ωｍｍ２］と表した場合、トランジスタ全体の抵抗とトランジスタ部分の面積の積である。同一面積のトランジスタ領域中で電流が流れる部分の占有面積が２倍になればＲｏｎＡは半分になる。
したがって、ＲｏｎＡを低減するためには、電流経路の抵抗値を下げるという方策と電流経路の占有面積率を大きくするという方策の二つの方策が有効である。
低耐圧ＭＯＳトランジスタは、１つのチップが１つの機能のみもつ個別半導体である。１つのゲート信号によってチップ全体のソース・ドレイン間の電流を制御する。そのため、ゲート電極の配置はゲート信号をまとめ易いようにストライプ構造か、または、ストライプに直交する方向にもゲート電極が存在するメッシュ構造かのいずれかの構造が採用されていた。
特開平０２−１９７１７４号公報
実施形態によれば、高集積化を図ることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第１導電形のドリフト領域と、前記ドリフト領域上に選択的に形成された第２導電形のベースと、前記ベース上に選択的に形成された第１導電形のソース領域と、前記ドリフト領域、ベース及びソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、前記ソース上における前記複数のゲートの間に配置された第１の層間絶縁膜と、前記第１の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、前記ゲート配線膜上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるように、前記第２の層間絶縁膜上に形成され、前記ソース領域に共通接続された配線膜と、前記ゲート配線膜と前記コンタクトホール内の前記配線膜との間に配置された絶縁膜と、を備える。前記ゲートは、ゲート電極と、前記ゲート電極と前記ドリフト領域、ベース及び前記ソース領域との間に配置されたゲート絶縁膜と、を有する。前記ゲート配線膜は、前記複数のゲートの前記ゲート電極に電気的に共通接続されており、前記ゲート電極及び前記ゲート配線膜と前記コンタクトホール内の前記配線膜とは、前記第１の層間絶縁膜及び前記絶縁膜によって絶縁されている。
また、実施形態に係る半導体装置の製造方法は、第１導電形のドレイン層上に実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト領域が形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜及び前記絶縁膜をエッチングして、前記半導体基板上に前記導電膜からなるゲート電極及び前記絶縁膜からなるゲート絶縁膜を含むゲートを複数形成する工程と、前記複数のゲートをマスクとして前記半導体基板の上層に不純物を導入して、第２導電形のベースを形成する工程と、前記複数のゲートにおける周囲の側面上に側壁絶縁膜を形成する工程と、前記複数のゲート及び前記側壁絶縁膜をマスクとして前記ベースの上層に不純物を導入して、第１導電形のソース領域を形成する工程と、前記半導体基板上に前記複数のゲートの間を埋める第１の層間絶縁膜を形成する工程と、前記複数のゲート、前記側壁絶縁膜及び前記第１の層間絶縁膜上に、前記複数のゲートの上面に露出している前記ゲート電極に電気的に接続されるゲート配線膜を形成する工程と、前記ゲート配線膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜に、前記ソース領域に到達するコンタクトホールを形成する工程と、前記コンタクトホールの内面における前記ゲート配線膜が露出している部分に露出絶縁膜を形成する工程と、前記半導体基板上に、前記コンタクトホールを埋め込み、前記ソース領域に電気的に接続されるように配線膜を形成する工程と、を備える。
第１の実施形態に係る半導体装置を例示する模式斜視図である。 第１の実施形態に係る半導体装置を例示する模式断面図であり、図１に示すＡ−Ａ’面による模式断面図である。 第１の実施形態に係る半導体装置を例示する模式断面図であり、図１に示すＢ−Ｂ’面による模式断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 第２の実施形態に係る半導体装置を例示する模式断面図である。 （ａ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式斜視図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。 （ａ）は、第１の比較例に係る半導体装置を例示する模式平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式断面図である。 （ａ）は、第２の比較例に係る半導体装置を例示する模式断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式断面図である。 第３の実施形態に係る半導体装置を例示する模式断面図である。 第４の実施形態に係る半導体装置を例示する模式断面図である。 第５の実施形態に係る半導体装置を例示する模式断面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体装置を例示する模式斜視図であり、図２は、第１の実施形態に係る半導体装置を例示する模式断面図であり、図１に示すＡ−Ａ’面による模式断面図であり、図３は、第１の実施形態に係る半導体装置を例示する模式断面図であり、図１に示すＢ−Ｂ’面による模式断面図である。
図１〜図３に示すように、半導体装置１は、半導体基板、例えばシリコン基板１０と、ゲート１１と、側壁絶縁膜１５と、層間膜１８と、ゲート配線膜１９と、層間絶縁膜２０と、露出絶縁膜２２と、配線膜２３と、コンタクト３１とを有する。シリコン基板１０は、ドレイン層（基板）２４と、ドリフト領域３２と、ベース２８と、ソース領域１６と、シリサイド１７とを有する。ゲート１１は、ゲート酸化膜１２とゲート電極１３とを有する。
先ず、シリコン基板１０とゲート１１の位置関係について説明する。
シリコン基板１０上には、複数個のゲート１１が、島状に分離して設けられている。ゲート１１は、底面及び上面を正方形とする正四角柱の形状とされている。
図１〜図３は、半導体装置１を切断して示している。図３には、ゲート１１が４個のみ示されているが、これに限らない。しかしながら、実際の半導体装置１においては、図に示された構造が繰り返されており、数十万個から数十億個が設けられていてもよい。
以下、説明の便宜上、シリコン基板１０の上面に平行な方向であって、相互に直交する２方向を、「Ｘ方向」及び「Ｙ方向」とする。また、シリコン基板１０の上面に直交する方向を「Ｚ方向」とする。また、シリコン基板１０の上面に平行な方向であって、Ｘ軸及びＹ軸から４５度の方向を「Ｗ方向」として示す。また、図３においては、図示の横方向をＸ方向、縦方向をＹ方向とする。図３に示すように、複数個のゲート１１は、正四角柱の対向する２つの側面に垂直な一方向、例えば、Ｘ方向に等間隔に配置されている。また、一方向に等間隔に配置されたゲート１１のそれぞれにおいて、一方向に直交する方向、例えば、Ｙ方向に等間隔にゲート１１が配置されている。したがって、ゲート１１は、シリコン基板１０上にマトリックス状に配置されている。
次に、ゲート１１について説明する。
ゲート１１は、ゲート絶縁膜として、例えば、シリコン酸化膜１２を最下部に有する。シリコン酸化膜１２はシリコン基板１０と接している。シリコン酸化膜１２上には、ゲート電極１３が設けられている。ゲート電極１３の材料として、例えば、ボロンやリンを添加したポリシリコンによって形成されている。本実施形態において、ゲート１１は、シリコン酸化膜１２とゲート電極１３を含んでいる。
次に、シリコン基板１０について説明する。
シリコン基板１０の下層には、ドレイン層２４が設けられている。ドレイン層２４には、不純物として、例えばリンが導入されて、ｎ形とされている。
シリコン基板１０におけるドレイン層２４の上には、ドリフト領域３２が設けられている。ドリフト領域３２には、例えば、リン（Ｐ）が導入されて、ｎ形とされている。ドリフト領域３２における実効的な不純物濃度は、ドレイン層２４の実効的な不純物濃度より低い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
シリコン基板１０におけるドリフト領域３２上には、ベース２８が選択的に形成されている。ベース２８には、不純物として、例えばボロンが導入されて、ｐ形とされている。
ベース２８上には、ソース領域１６が選択的に形成されている。ソース領域１６には、不純物として、例えばリンが導入されて、ｎ形とされている。ソース領域１６は、シリコン基板１０におけるゲート１１の直下領域の間に形成されている。したがって、ソース領域１６はシリコン基板１０上から見て格子状の形状とされている。シリコン基板１０の上面におけるソース領域１６の外縁は、シリコン酸化膜１２の直下まで拡がっている。
また、ソース領域１６の下面及び側面を覆うように、ベース２８が形成されている。シリコン基板１０の上面におけるベース２８の外縁は、シリコン酸化膜１２の直下まで拡がっている。ベース２８には、不純物、例えばボロンが導入されている。
ゲート１１におけるシリコン酸化膜１２は、シリコン基板１０の上面におけるソース領域１６、ベース２８及びドリフト領域３２の端部に接するように設けられている。
シリコン基板１０の下面上には、ドレイン配線膜４０が設けられている。ドレイン配線膜４０は、ドレイン領域２４と接している。
次に、半導体装置１について、前述した以外の構成を説明する。
ゲート１１の４つの側面上には、側壁絶縁膜１５が形成されている。側壁絶縁膜１５は、例えばシリコン酸化膜を含む。ソース領域１６の上面のうち、側壁絶縁膜１５によって覆われていない領域には、シリサイド１７が形成されている。シリサイド１７として、例えば、チタンシリサイド、コバルトシリサイド、タングステンシリサイド及びニッケルシリサイドを含む。
シリコン基板１０の上面上における側壁絶縁膜１５で囲まれたゲート１１の相互間には、層間膜１８が設けられている。層間膜１８として、例えば、ＵＳＧ（Undope Silicate Glass：アンドープ珪酸塩ガラス）膜、ＢＰＳＧ（Boron Phosphorous Silicate Glass：ボロンリン添加珪酸塩ガラス）膜、ＰＳＧ（Phosphorous Silicate Glass：リン添加珪酸塩ガラス）及びシリコン酸化膜によって形成されている。層間膜１８の上面はゲート１１及び側壁絶縁膜１５の上面と一致している。
ゲート１１、側壁絶縁膜１５及び層間膜１８の上面上には、ゲート配線膜１９が設けられている。ゲート配線膜１９は導電性材料によって形成されており、例えば、ボロン又はリン等の不純物が高濃度で添加されたポリシリコンによって形成されている。
ゲート配線膜１９は、半導体装置１のほぼ全領域に設けられた連続膜であり、ゲート１１の上部に設けられたゲート電極１３と電気的に共通接続されている。ゲート配線膜１９上には、層間絶縁膜２０が形成されている。層間絶縁膜２０は、例えばＵＳＧ膜によって形成されている。
層間膜１８、ゲート配線膜１９及び層間絶縁膜２０において、格子状のソース領域１６を構成する格子の交差領域の直上域には、コンタクトホール２１が形成されている。コンタクトホール２１の内壁面におけるゲート配線膜１９に相当する部分には、露出絶縁膜２２が形成されている。露出酸化膜２２は、例えばシリコン酸化膜によって形成されている。
層間絶縁膜２０上には、コンタクトホール２１を埋めるように、配線膜２３が設けられている。配線膜２３は、例えばアルミニウム膜によって形成されている。配線膜２３は、半導体装置１のほぼ全領域に設けられた連続膜であり、その膜厚はゲート配線膜１９の膜厚よりも厚い。配線膜２３のうち、コンタクトホール２１を埋めている部分は、コンタクト３１となる。コンタクト３１は、シリサイド１７と電気的に接合する。一方、コンタクト３１は、ゲート配線膜１９からは露出絶縁膜２２によって絶縁されている。また、コンタクト３１は、ゲート電極１３からは層間膜１８によって絶縁されている。
コンタクト３１は、４つのゲート１１によって囲まれたソース領域１６上、すなわち、格子状のソース領域１６を構成する格子の交差領域の直上域に形成されている。シリサイド１７の抵抗の均等化や寸法余裕の観点から好ましい。しかし、コンタクト３１の形成位置はこれに限られない。側面が対面するゲート１１の間にコンタクトを形成してもよい。
シリコン基板１０の下面上には、ドレイン配線膜４０が設けられている。ドレイン配線膜４０は、ドレイン領域２４と接している。
以上説明した実施形態に係る半導体装置１においては、半導体装置１のソース配線膜２３に負極の電位を印加し、ドレイン配線膜４０に正極の電位を印加する。ソース配線膜２３に印加された負電位は、コンタクト３１及びシリサイド１７を介してソース領域１６に印加される。一方、ドレイン配線膜４０に印加された正電位は、ドレイン層２４及びドリフト領域３２に印加される。このとき、ゲート配線膜１９に所定の電位が印加されていなければ、ｐ形のベース２８とｎ形のドリフト領域３２との界面から空乏層が拡がる。このため、ドレイン配線膜４０とソース配線膜２３との間に電流は流れない。
この状態で、ゲート配線膜１９に正極のゲート電位を印加すると、このゲート電位は複数のゲート電極１３に印加される。これにより、シリコン酸化膜１２がゲート絶縁膜として働き、ベース２８におけるシリコン酸化膜１２に接した部分に反転層が形成される。この反転層内をキャリアが移動することにより、ソース配線膜２３、コンタクト３１、シリサイド１７、ソース領域１６、ベース２８（反転層）、ドリフト領域３２、ドレイン層２４、ドレイン配線膜４０の経路で、電子電流が流れる。そして、ゲート配線膜１９に印加するゲート電位を制御することにより、ソース・ドレイン間を流れる電流量を制御する。
以下、本実施形態の製造方法について説明する。
図４〜図９は、第１の実施形態に係る半導体装置の製造方法を例示する図であり、各図の（ａ）は模式斜視図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。
先ず、図４（ａ）及び（ｂ）に示すように、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１０を用意する。シリコン基板１０は、例えばリンが導入されたｎ形のドレイン層（基板）２４上に、例えばリンが導入されたｎ形のドリフト層３２が形成されたものである。ドレイン層の実効的な不純物濃度は、ドリフト層の実効的な不純物濃度より高いものとされている。
次に、シリコン基板１０の上面上にゲート絶縁膜として、例えばシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２上に、ゲート電極１３となるポリシリコン膜を形成する。次に、ポリシリコン膜上にハードマスクを形成する。ハードマスクは、ポリシリコン膜上に、例えばシリコン窒化膜を形成し、その後、このシリコン窒化膜をリソグラフィー法によりパターニングして形成する。
ハードマスクは、上から見た形状を正方形状とし、複数個形成する。複数個のハードマスクは、正方形の対向する２つの辺に垂直な一方向に等間隔に配置し、一方向に等間隔に配置されたハードマスクのそれぞれにおいて、一方向に直交する方向に等間隔に配置する。
次に、ハードマスクをマスクとして、ポリシリコン膜及びシリコン酸化膜１２を選択的に除去する。これによって、シリコン酸化膜１２及びゲート電極１３を含むゲート１１が形成される。ゲート１１は、正四角柱の形状とし、複数個形成する。複数個のゲート１１は、正四角柱の対向する２つの側面に垂直な一方向に等間隔に配置し、一方向に等間隔に配置されたゲート１１のそれぞれにおいて、一方向に直交する方向に等間隔に配置する。
次に、図５（ａ）及び（ｂ）に示すように、ゲート１１をマスクとしてシリコン基板１０にボロンをイオン注入する。その後、熱処理を行うことにより、シリコン基板１０の上面におけるベース２８の外縁がシリコン酸化膜１２の直下まで拡がるように、シリコン基板１０におけるゲート１１の直下領域の間にベース２８を形成する。
そして、ゲート１１の４つの側面上に側壁絶縁膜１５を形成する。側壁絶縁膜１５は、シリコン基板１０上にシリコン酸化膜を形成した後、ゲート１１の側面上以外の部分を除去して形成する。
次に、ゲート１１及び側壁絶縁膜１５をマスクとして、シリコン基板１０にリンをイオン注入する。その後、熱処理を行うことにより、注入したリンをシリコン基板１０の上面におけるシリコン酸化膜１２の直下まで拡散させる。この結果、ベース２８の上部におけるゲート１１の直下域の端部及び直下域間の領域に、ソース領域１６が形成される。これにより、シリコン酸化膜１２は、シリコン基板１０の上面におけるソース領域１６、ベース２８及びドリフト領域３２の端部と接するような構造となる。ベース２８のうち、シリコン酸化膜１２に接する部分がチャネルとなる。ソース領域１６は、シリコン基板１０上から見て格子状の形状とされている。
その後、シリコン基板１０上に金属膜、例えば、チタンを堆積した後、加熱することにより、ソース領域１６の表面をシリサイド化する。次に、未反応のチタンを除去する。これにより、ソース領域１６の表面にシリサイド１７を形成して低抵抗化する。
なお、金属膜は、チタンの他に、コバルト、タングステン、又はニッケルなどによって形成してもよい。金属膜をニッケルによって形成する場合には、ポリシリコン膜とニッケルとをシリサイド反応させるための熱処理の条件を調整して、ゲート電極１３の上面もシリサイド化してもよい。これにより、ゲート電極１３の抵抗を低抵抗化することができる。
その後、図６（ａ）及び（ｂ）に示すように、シリコン基板１０上における側壁絶縁膜１５で囲まれたゲート１１の相互間に、層間膜１８を形成する。層間膜１８として、例えば、ＢＰＳＧ膜、ＰＳＧ膜及びＵＳＧ膜などを形成する。これらの膜をシリコン基板１０上に塗布した後に、ゲート１１の上面が露出するまで研磨することにより、層間膜１８を形成する。
次に、図７（ａ）及び（ｂ）に示すように、ゲート１１及び層間膜１８の上面上にゲート配線膜１９を形成する。ゲート配線膜１９は、ゲート１１の上面に露出しているゲート電極１３の上面と電気的に接続する。ゲート配線膜１９として、例えば、ポリシリコン膜を形成する。
その後、図８（ａ）及び（ｂ）に示すように、ゲート配線膜１９上に、層間絶縁膜２０を形成する。層間絶縁膜２０として、例えばＵＳＧ膜を形成する。
そして、図９（ａ）及び（ｂ）に示すように、層間絶縁膜２０、ゲート配線膜１９及び層間膜１８において、格子状のソース領域１６を構成する格子の交差領域の直上域に、コンタクトホール２１を形成する。コンタクトホール２１は、シリサイド１７に到達するように形成する。コンタクトホール２１は、層間絶縁膜２０上に形成したレジストをマスクとして、層間絶縁膜２０、ゲート配線膜１９及び層間膜１８を選択的に除去することにより形成する。
次に、コンタクトホール２１の内壁面に露出したゲート配線膜１９を酸化して、露出絶縁膜２２を形成する。ゲート配線膜１９は、ポリシリコン膜であるので、シリコン基板１０よりも酸化速度が大きい。さらに、ゲート配線膜１９がボロンまたはリンのような不純物を高濃度に含んでいることも酸化速度を大きくしている。なお、露出絶縁膜２２は、ゲート配線膜１９の酸化により形成するだけでなく、例えば、ＣＶＤ法によって、絶縁膜を埋め込むことにより形成してもよい。
その後、シリコン基板１０上に、コンタクトホール２１を埋め込むように、導電膜、例えばアルミニウム膜を形成して、配線膜２３を形成する。配線膜２３におけるコンタクトホール２１内の部分は、コンタクト３１となる。コンタクト３１は、ソース領域１６の上層に形成されたシリサイド１７と電気的に接続する。一方、コンタクト３１は、露出絶縁膜２２によってゲート配線膜１９から絶縁される。また、コンタクト３１は、層間膜１８によってゲート電極１３から絶縁される。
このようにして、図１〜図３に示すように、半導体装置１が製造される。
本実施形態によれば、ゲート電極１３を上から見た形状を島状としたので、ストライプ及びメッシュの形状より、電流経路となるソース領域１６のシリコン基板１０の上面に占める割合を大きくとることができる。
例えば、図３に示すように、領域Ｃで示される基本単位を基準にすると、シリコン基板１０の上面におけるソース領域１６の占める割合は、７５％となる。
よって、電流経路の面積を大きくとることができる。したがって、デバイス構造を微細化しても、ＲｏｎＡを低減することができるので、半導体装置の高集積化を図ることができる。
また、本実施形態によれば、ゲート配線膜１９をゲート１１及び側壁絶縁膜１５上に、層状に形成することによって、自己整合的に複数のゲート電極１３と共通接続することができるとともに、他のソース配線膜及び不純物領域と絶縁を保つことができる。したがって、ゲート配線膜１９をパターン化しないので、リソグラフィーを必要としない。よって、リソグラフィーの精度に依存せずに、高集積化を図ることができる。
また、多層配線技術のような複雑かつ高価なプロセスを必要としない。このため、半導体装置の製造の工期を短縮すると共に、製造コストを低減することができる。
本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
（第２の実施形態）
次に、第２の実施形態について説明する。
本実施形態は、トレンチゲート構造の半導体装置についての実施形態である。
図１０は、第２の実施形態に係る半導体装置を例示する模式断面図である。
図１０に示すように、半導体装置２は、半導体基板、例えばシリコン基板１０と、ゲート１１と、側壁絶縁膜１５と、層間膜１８と、ゲート配線膜１９と、層間絶縁膜２０と、露出絶縁膜２２と、配線膜２３と、コンタクト３１とを有する。シリコン基板１０は、ドレイン層（基板）２４と、ドリフト層３２と、ベース２８と、ソース領域１６と、シリサイド１７とを有する。ゲート１１は、ゲート酸化膜１２とゲート電極１３とを有する。
先ず、ゲート１１について説明する。
シリコン基板１０には、上面に開口した孔２５が設けられている。孔２５を上から見た形状は、ゲート１１の底面の形状と一致している。例えば、ゲート１１の形状が正四角柱である場合には、上から見た孔２５の形状は正方形である。
孔２５の内面上には、ゲート絶縁膜として、例えばシリコン酸化膜１２が設けられている。孔２５の内部には、ゲート電極１３の一部が埋め込まれている。ゲート電極１３における孔２５に埋め込まれた部分を下部ゲート電極２６、ゲート電極１３におけるシリコン基板１０の上面上の部分を上部ゲート電極２７という。ゲート１１は、上部ゲート電極２７によって構成されている。したがって、ゲート１１は、シリコン基板１０上に設けられたゲート電極１３の少なくとも一部を含んでいる。
次に、シリコン基板１０について説明する。
孔２５は、シリコン基板１０におけるドリフト領域３２に到達するように形成されている。ベース２８は、ドリフト領域３２上における孔２５の相互間に形成されている。ソース領域１６は、ベース２８上における孔２５の相互間に形成されている。本実施形態においても、ソース領域１６はシリコン基板１０上から見て格子状の形状とされている。したがって、孔２５は、ソース領域１６及びベース２８を貫通し、ドリフト領域に到達するように形成されている。
孔２５の内面において、ソース領域１６、ベース２８及びドリフト領域３２は、ゲート１１のシリコン酸化膜１２に接している。
ゲート１１、すなわち、上部ゲート電極２７の側面上には、側壁絶縁膜１５が設けられている。ベース２８は、孔２５より浅く形成されている。ソース領域１６は、ベース２８より浅く形成されている。その他の構成は、前述の第１の実施形態と同様である。
以下、本実施形態に係る半導体装置の製造方法について説明する。
図１１（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する図であり、（ａ）は模式斜視図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’面による模式工程断面図である。
図１１（ａ）及び（ｂ）に示すように、本実施形態においては、シリコン基板１０に孔２５を形成する。
その後、孔２５の内面上に、ゲート絶縁膜として、例えば、シリコン酸化膜１２を形成する。シリコン酸化膜１２は、孔２５の内面上を含むシリコン基板上にシリコン酸化膜１２を形成した後、孔２５の内面上以外の部分を除去して形成する。
次に、孔２５を埋めるようにシリコン基板１０上にポリシリコン膜を形成する。そして、このポリシリコン膜のうち、孔２５の内部及び孔２５の直上域に配置された部分以外の部分を除去して、ゲート電極１３を形成する。ゲート電極１３は、孔２５の内部の部分と、シリコン基板１０の上面上の部分とから構成される。孔２５の内部の部分を下部ゲート電極２６といい、シリコン基板１０の上面上の部分を上部ゲート電極２７という。本実施形態において、ゲート１１は、上部ゲート電極２７から構成される。したがって、ゲート１１は、ゲート電極１３の一部を含んでいる。
次に、ゲート１１、すなわち上部ゲート電極２７の周囲の側壁に側壁絶縁膜１５を形成する。
その後、シリコン基板１０の上層部分にベース２８を形成する。ベース２８は、孔２５の底面より上層に位置するように形成する。
次に、ベース２８の上部に、ソース領域１６を形成する。
シリコン基板１０におけるソース領域１６、ベース２８及びドレイン層２４以外の部分がドリフト領域３２となる。
孔２５の内面上に形成されたシリコン酸化膜１２は、ソース領域１６、ベース２８及びドリフト領域３２の端部に接している。
本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
（第１の比較例）
次に、第１の比較例について説明する。
本比較例においては、島状に配置された四角柱状のゲート電極１３（図１等参照）の代わりに、ストライプ状のゲート電極３５が設けられている。
図１２（ａ）は、第１の比較例に係る半導体装置を例示する模式平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式断面図である。
図１２（ａ）及び（ｂ）に示すように、第１の比較例に係る半導体装置３において、シリコン基板１０上には、相互に平行に延びる複数本のゲート３６が設けられている。ゲート３６の側面には、側壁絶縁膜１５が設けられている。ゲート３６の最下部には、ゲート絶縁膜として、例えばシリコン酸化膜１２が設けられている。シリコン酸化膜１２上には、シリコン酸化膜１２に接するようにゲート電極３５が設けられている。シリコン基板１０におけるゲート３６の直下領域の間には、ソース領域１６が形成されている。したがって、ソース領域１６の形状も、上から見てストライプ状である。ソース領域１６の上面には、シリサイド１７が形成されている。
低耐圧ＭＯＳデバイスにおいては、１つのゲート信号によってソース・ドレイン間の電流を制御する。そのため、本比較例のように、ゲート電極１３をストライプ構造とすると、ゲート信号をまとめやすい。
しかしながら、このように、ゲート電極１３及びソース領域１６がストライプ構造をとると、シリコン基板１０の上面におけるソース領域１６の占める割合は約５０％となる。したがって、第１の実施形態に係る半導体装置１のソース領域１６の占める割合の約７５％より低くなる。
（第２の比較例）
次に、第２の比較例について説明する。
本比較例は、リソグラフィー法を使用して、ゲート配線層２９及び配線層３０を形成した半導体装置４についてのものである。
図１３（ａ）は、第２の比較例に係る半導体装置を例示する模式断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’面による模式断面図である。また、（ａ）は（ｂ）に示すＢ−Ｂ’面による模式断面図である。
図１３（ａ）及び（ｂ）に示すように、第２の比較例に係る半導体装置４において、シリコン基板１０上には、複数のゲート１１が島状に分離して設けられている。ゲート１１の最下部には、ゲート絶縁膜として、例えばシリコン酸化膜１２が設けられている。シリコン酸化膜１２上には、シリコン酸化膜１２に接するようにゲート電極１３が設けられている。シリコン基板１０におけるゲート１１の直下域の間には、ソース領域１６及びベース２８が形成されている。また、シリコン基板１０の底部には、シリコン基板１０の裏面に露出するようにドレイン層２４が形成されている。
シリコン基板１０の上面に格子状に形成されたソース領域１６に共通な電位を同時に負荷するため、ソース領域１６の直上に、格子状にソース配線層３０が形成されている。このようなソース配線層３０は、以下のように形成される。すなわち、ゲート１１を覆うようにシリコン基板１０上に層間絶縁膜３７を形成した後、層間絶縁膜３７にコンタクトホールを形成する。そして、コンタクトホールを埋めるように金属層を形成し、金属層をリソグラフィー法によりパターニングする。これにより、ソース配線層３０が形成される。
また、島状に形成されたゲート電極１３に共通な電位を同時に負荷するため、ゲート電極１３に共通接続するゲート配線層２９が形成されている。このようなゲート配線層２９は、以下のように形成される。すなわち、ソース配線層３０を覆うようにシリコン基板１０上に層間絶縁膜３８を形成した後、層間絶縁膜３７及び３８において、ソース配線層３０における配線を避けるようにコンタクトホールを形成する。そして、コンタクトホールを埋めるように金属膜を形成し、金属層をリソグラフィー法によりパターニングする。これにより、ゲート配線層３０が形成される。
上述の如く、第１の比較例においては、シリコン基板１０の上面におけるソース領域１６の占める割合は約５０％となる。
そこで、本比較例においては、図１３（ａ）及び（ｂ）に示すように、ゲート電極１３を島状に配置し、その周りにソース配線層３０を配置している。
本比較例においては、シリコン基板１０の上面におけるソース領域１６の占める割合は約７５％となり、ストライプ構造より向上する。
しかしながら、本比較例においては、ゲート電極１３を一括してまとめるゲート配線層２９とソース電極より外部に電流を排出するためのソース配線層３０の両方をリソグラフィー法によりパターニングしている。したがって、ゲート配線層２９及びソース配線層３０の金属配線層を２層以上用いる高価なプロセスが必要となっている。
多層配線技術のような複雑かつ高価なプロセスは、工期も長くリソグラフィの多用により微細化が妨げられる。
一方、本実施形態においては、トレンチゲート構造、すなわち、ゲート電極１３の一部がシリコン基板１０に設けられた孔２５に埋め込まれている。そして、ゲート絶縁膜１２は、孔の内面に形成されている。よって、チャネルは孔２５の内面に沿って形成される。チャネルを流れる電流の方向はシリコン基板１０の厚さ方向となる。
また、トレンチゲート構造とし、チャネルにおける電流経路をウェーハの厚さ方向とすることによって、ウェーハの表面におけるトランジスタの集積度を高めることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。
本実施形態は、ゲート３３の形状を、正四角柱に代えて、正六角柱とするものである。
図１４は、第３の実施形態に係る半導体装置を例示する模式断面図である。
図１４に示すように、本実施形態に係る半導体装置５において、ゲート３３は、正六角柱の形状とされている。ここで、便宜的に図５の横方向をＸ方向、縦方向をＹ方向とする。
図１４に示すように、正六角柱の形状をしたゲート３３は、正六角柱の対向する２つの側面に垂直な方向、例えば、Ｘ方向に沿って等間隔で配置されている。また、それぞれのゲート３３について、残る２つの対向する２つの側面に垂直な方向のうち、１つの方向、例えば、上方から見て、Ｘ軸から反時計周りに６０°傾斜した方向に沿って等間隔で配置されている。その場合、もう１つの方向であるＸ軸から反時計周りに１２０°傾斜した方向に沿っても等間隔で配置される。
ゲート３３の周囲に側壁絶縁膜１５を形成した場合にも、ゲート３３及び側壁絶縁膜１５からなる全体の形状を、正六角柱とする。コンタクトホール２１は、３つのゲート３３の間に形成されている。
本実施形態によれば、ゲート３３の形状を正六角柱としたので、ゲート電極１３の隣り合う側面のなす角度が１２０°であり、正四角柱の場合のゲート電極１３の隣り合う側面のなす角度の９０°より大きい。よって、ゲート電極１３の端部における電界集中を緩和することができる。したがって、電界集中の緩和をするためにゲート電極１３の間隔を広げる必要がないので、半導体装置５の集積度を高めることができる。
（第４の実施形態）
次に、第４の実施形態について説明する。
本実施形態は、ゲート３４の形状を、正三角柱とするものである。
図１５は、第４の実施形態に係る半導体装置を例示する模式断面図である。
図１５に示すように、本実施形態に係る半導体装置６において、ゲート３４は、正三角柱の形状とされている。ここで、前述の実施形態の説明と同様に、図１５の横方向をＸ方向、縦方向をＹ方向とする。
図１５に示すように、正三角形の形状をしたゲート３４は、正三角柱の１つの側面に平行な方向、例えば、Ｘ方向に沿って等間隔で配置されている。また、それぞれのゲート３４について、残る２つの側面に平行な２つの方向のうち、１つの方向、例えば、Ｘ軸から反時計周りに６０°傾斜した方向に沿って等間隔で配置されている。その場合、もう１つの方向であるＸ軸から反時計周りに１２０°傾斜した方向に沿っても等間隔で配置される。
ゲート３４の周囲に側壁絶縁膜１５を形成した場合にも、ゲート３４及び側壁絶縁膜１５全体の形状を正三角柱の形状とする。コンタクトホール２１は、３つのゲート３４の間に形成されている。
本実施形態によれば、ゲート３４の形状を正三角柱とすることで、ソース領域１６の面積をさらに大きく取ることができる。よって、ＲｏｎＡを低減することができるので、半導体装置６の高集積化を図ることができる。
（第５の実施形態）
次に、第５の実施形態について説明する。
本実施形態は、ゲート１１の配置を、オフセットメッシュ状とする。
図１６は、第５の実施形態に係る半導体装置を例示する模式断面図である。
図１６に示すように、本実施形態に係る半導体装置７において、ゲート１１は、正四角柱の形状とされている。ここで、前述の実施形態の説明と同様に、図１６の横方向をＸ方向、縦方向をＹ方向とする。
図１６に示すように、正四角柱の形状をしたゲート１１は、正四角柱の対向する２つの側面に垂直な方向、例えば、Ｘ方向に配列周期ａで配列されている。
このように、Ｘ方向に沿って等間隔で一列に配列された複数個のゲート１１からなるグループを「列」という。そして、このような列が複数本、正四角柱の他の２つの側面に垂直な方向、例えば、Ｙ方向に沿って配列周期ａで配列されている。また、Ｘ方向において、ある列におけるあるゲート１１の位置は、その隣の列におけるあるゲート１１の位置に対して、配列周期ａの半分の長さ（ａ／２）だけずれている。すなわち、隣り合う２本の列間において、ゲート１１の配列の位相が半周期分ずれている。コンタクトホール２１は、ある列に属し隣り合う２つのゲート１１と、その隣の列に属し、Ｘ方向における位置がこの２つのゲート１１の間である１つのゲート１１との合計３つのゲート１１の間に形成されている。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、第１の実施形態において、コンタクト３１は、４つのゲート１１によって囲まれたソース領域１６上に形成されていたが、コンタクト３１がソース領域１６に接続されさえすれば、コンタクト２３の位置はこれに限られない。６つのゲート１１から作られる領域の中心に相当するソース領域１６に接続されてもよい。
１、２、３、４、５、６、７：半導体装置、１０：シリコン基板、１１：ゲート、１２：シリコン酸化膜、１３：ゲート電極、１５：側壁絶縁膜、１６：ソース領域、１７：シリサイド、１８：層間膜、１９：ゲート配線膜、２０：層間絶縁膜、２１：コンタクトホール、２２、露出絶縁膜、２３配線膜、２４：ドレイン層、２５：孔、２６：下部ゲート電極、２７：上部ゲート電極、２８：ベース、２９：ゲート配線層、３０：ソース配線層、３１：コンタクト、３２：ドリフト領域、３３：ゲート、３４：ゲート、３５：ゲート電極、３６：ゲート、３７：層間絶縁膜、３８：層間絶縁膜、４０：ドレン配線膜

Claims (18)

  1. 第１導電形のドレイン層と、
    前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第１導電形のドリフト領域と、
    前記ドリフト領域上に選択的に形成された第２導電形のベースと、
    前記ベース上に選択的に形成された第１導電形のソース領域と、
    前記ドリフト領域、前記ベース及び前記ソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、
    前記ソース領域上における前記複数のゲートの間に配置された第１の層間絶縁膜と、
    前記第１の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、
    前記ゲート配線膜上に設けられた第２の層間絶縁膜と、
    前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるとともに、前記第２の層間絶縁膜上に形成され、前記ソース領域に共通接続された配線膜と、
    前記ゲート配線膜と前記コンタクトホール内の前記配線膜との間に配置された絶縁膜と、
    を備え、
    前記ゲートは、
    ゲート電極と、
    前記ゲート電極と前記ドリフト領域、前記ベース及び前記ソース領域との間に配置されたゲート絶縁膜と、
    を有し、
    前記ゲート配線膜は、前記複数のゲートの前記ゲート電極に電気的に共通接続されており、
    前記ゲート電極及び前記ゲート配線膜と前記コンタクトホール内の前記配線膜とは、前記第１の層間絶縁膜及び前記絶縁膜によって絶縁されていることを特徴とする半導体装置。
  2. 第１導電形のドレイン層と、
    前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第１導電形のドリフト領域と、
    前記ドリフト領域上に形成された第２導電形のベースと、
    前記ベース上に形成された第１導電形のソース領域と、
    前記ソース領域及び前記ベースを貫通し、前記ドリフト領域に到達する複数の孔の内部に形成され、一部は前記ソース領域上に設けられ、相互に間隔をあけて配置された複数のゲートと、
    前記ソース領域上における前記複数のゲートの間に配置された第１の層間絶縁膜と、
    前記第１の層間絶縁膜及び前記ゲート上に設けられたゲート配線膜と、
    前記ゲート配線膜上に設けられた第２の層間絶縁膜と、
    前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜内における前記ゲートの相互間に形成されたコンタクトホールを埋めるとともに、前記第２の層間絶縁膜上に形成され、前記ソース領域に共通接続された配線膜と、
    前記ゲート配線膜と前記コンタクトホール内の前記配線膜との間に配置された絶縁膜と、
    を備え、
    前記ゲートは、
    ゲート電極と、
    前記ゲート電極と前記ドリフト領域、ベース及び前記ソース領域との間に配置されたゲート電極と、
    を有し、
    前記ゲート配線膜は、前記複数のゲートの前記ゲート電極に電気的に共通接続されており、
    前記ゲート電極及び前記ゲート配線膜と前記コンタクトホール内の前記配線膜とは、前記第１の層間絶縁膜及び前記絶縁膜によって絶縁されていることを特徴とする半導体装置。
  3. 前記ゲート配線膜及び前記ゲート電極は、シリコンからなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲートの形状は、四角柱であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記複数のゲートは、前記四角柱の対向する２つの側面に垂直な方向に等間隔に配置され、他の対向する２つの側面に垂直な方向に等間隔に配置されることを特徴とする請求項４記載の半導体装置。
  6. 前記複数のゲートは、前記四角柱の対向する２つの側面に垂直な方向に沿って周期的に一列に配列されたゲートの集まりからなる列が複数本配列された配置とされ、
    前記複数本の列は、前記四角柱の他の２つの側面に垂直な方向に沿って周期的に配列され、
    一の前記列におけるゲートの位置は、前記一の列の隣の前記列におけるゲートの位置に対して、前記列における前記ゲートの配列周期の半分の長さだけずれていることを特徴とする請求項４記載の半導体装置。
  7. 前記ゲートの形状は、六角柱であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  8. 前記複数のゲートは、前記六角柱の対向する２つの側面に垂直な方向に等間隔に配置され、他の対向する２つの側面に垂直な方向に等間隔に配置されたことを特徴とする請求項７記載の半導体装置。
  9. 前記ゲートの形状は、三角柱であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  10. 前記複数のゲートは、前記三角柱の１つの側面に平行な方向に等間隔で配置され、他の側面に平行な方向に等間隔で配置されたことを特徴とする請求項９記載の半導体装置。
  11. 前記ソース領域、ベース、ドリフト領域及びドレイン層は、シリコンからなり、
    前記ソース領域の上面に形成されたシリサイドをさらに備えたことを特徴とする請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記絶縁膜は、前記ゲート配線膜に含まれる元素の酸化物を含むことを特徴とする請求項１〜１１のいずれか１つに記載の半導体装置。
  13. 前記ゲートの直下領域の間に形成された前記ソース領域を上から見た形状は、格子状であり、
    前記配線膜における前記コンタクトホールの内部に配置された部分は、前記格子状を構成する格子の交差領域で前記ソース領域に接続されていることを特徴とする請求項１〜１２のいずれか１つに記載の半導体装置。
  14. 第１導電形のドレイン層上に実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト領域が形成された半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に導電膜を形成する工程と、
    前記導電膜及び前記絶縁膜をエッチングして、前記半導体基板上に前記導電膜からなるゲート電極及び前記絶縁膜からなるゲート絶縁膜を含むゲートを複数形成する工程と、
    前記複数のゲートをマスクとして前記半導体基板の上層部分に不純物を導入して、第２導電形のベースを形成する工程と、
    各前記ゲートの全側面上に、側壁絶縁膜を形成する工程と、
    前記複数のゲート及び前記側壁絶縁膜をマスクとして前記ベースの上層部分に不純物を導入して、第１導電形のソース領域を形成する工程と、
    前記半導体基板上に前記複数のゲートの間を埋める第１の層間絶縁膜を形成する工程と、
    前記複数のゲート、前記側壁絶縁膜及び前記第１の層間絶縁膜上に、前記複数のゲートの上面に露出している前記ゲート電極に電気的に接続されるゲート配線膜を形成する工程と、
    前記ゲート配線膜上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜に、前記ソース領域に到達するコンタクトホールを形成する工程と、
    前記コンタクトホールの内面における前記ゲート配線膜が露出している部分に露出絶縁膜を形成する工程と、
    前記半導体基板上に、前記コンタクトホールを埋め込み、前記ソース領域に電気的に接続されるように配線膜を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  15. 第１導電形のドレイン層上に実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度より低い第１導電形のドリフト領域が形成された半導体基板に複数の孔を形成する工程と、
    前記複数の孔の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、
    前記絶縁膜上に、前記孔を埋めるように、導電層を形成する工程と、
    前記導電膜における前記孔の内部及び前記孔の直上域以外の部分を除去してゲート電極を形成し、前記ゲート電極における前記半導体基板の上面上の部分からなるゲートを複数形成する工程と、
    前記絶縁膜における前記孔の内面上以外の部分を除去してゲート絶縁膜を形成する工程と、
    前記複数のゲートをマスクとして前記半導体基板の上層部分に不純物を導入して、第２導電形のベースを形成する工程と、
    前記複数のゲートをマスクとして前記第３の不純物領域の上層部分に不純物を導入して、第１導電形のソース領域を形成する工程と、
    前記半導体基板上に前記複数のゲートの間を埋める第１の層間絶縁膜を形成する工程と、
    前記複数のゲート及び前記第１の層間絶縁膜上に、前記複数のゲートの上面に露出している前記ゲート電極に電気的に接続されるゲート配線膜を形成する工程と、
    前記ゲート配線膜上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜、前記ゲート配線膜及び前記第１の層間絶縁膜に、前記ソース領域に到達するコンタクトホールを形成する工程と、
    前記コンタクトホールの内面における前記ゲート配線膜が露出している部分に露出絶縁膜を形成する工程と、
    前記半導体基板上に、前記コンタクトホールを埋め込み、前記ソース領域に電気的に接続されるように配線膜を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  16. 前記半導体基板をシリコン基板とし、
    前記ソース領域の上面にシリサイドを形成する工程をさらに備えたことを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
  17. 前記露出絶縁膜を形成する工程において、前記コンタクトホールの内面に露出した前記ゲート配線膜を酸化して前記露出絶縁膜を形成することを特徴とする請求項１４〜１６のいずれか１つに記載の半導体装置の製造方法。
  18. 前記ゲートの直下領域の間に形成されたソース領域を上から見た形状を格子状とし、前記コンタクトホール内の配線膜を、前記格子状を構成する格子の交差領域で前記ソース領域に接続することを特徴とする請求項１４〜１７のいずれか１つに記載の半導体装置の製造方法。
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