JP5214288B2 - 高電圧垂直トランジスタで集積された検知トランジスタ - Google Patents

Description

本開示は半導体デバイス、デバイス構造、及び高電圧又はパワートランジスタデバイスを作製するためのプロセスに関する。

一般にＳｅｎｓｅＦＥＴと呼ばれる電流検知電界効果トランジスタは、正確な電流検知により制御及び過電流の両方についての情報を提供することができる用途において長年にわたり広く利用されている。ＳｅｎｓｅＦＥＴは通常、より大きなメインの電流供給半導体デバイスの小部分又はトランジスタセクションとして構成される。例えば、従来の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおいて、ＳｅｎｓｅＦＥＴは、メインデバイスのチャネル領域の小さなセクションを含むことができる。動作中、ＳｅｎｓｅＦＥＴは、より大きなデバイスのチャネル電流の小部分をサンプリングすることができ、これによりメイントランジスタデバイスを流れる電流の表示を提供する。ＳｅｎｓｅＦＥＴ及びメインデバイスは通常、共通のドレイン及びゲートを共用するが、各々は別個のソース電極を有する。

高電圧電界効果トランジスタ（ＨＶＦＥＴ）はまた、半導体技術分野においてよく知られている。多くのＨＶＦＥＴ（すなわちパワートランジスタ）は、デバイスが「オフ」状態にあるときに印加される高電圧（例えば数百ボルト）を維持又は遮断する拡張ドレイン又はドリフト領域を含むデバイス構造を利用する。従来技術の垂直ＨＶＦＥＴ構造においては、半導体材料のメサ又はピラーは、オン状態での電流フローのための拡張ドレイン又はドリフト領域を形成する。トレンチゲート構造は、拡張ドレイン領域の上方にボディ領域が配置されたメサの側壁領域に隣接し、基板の上部付近で形成される。ゲートに適切な電圧電位を印加することによりボディ領域の垂直側壁部分に沿って導電チャンネルが形成され、その結果、電流は、半導体材料を通って垂直に流れ、すなわちソース領域が配置される基板の上面からドレイン領域が位置する基板の底部まで下方に流れることができる。

従来のＭＯＳＦＥＴで使用するように設計された当該従来技術のＳｅｎｓｅＦＥＴに存在する１つの問題は、一般に、チャネル領域及びドリフト領域両方を絶縁するピラーをトレンチが形成することに起因して、垂直パワートランジスタ構造での使用に適用できないことである。

本開示は、以下の詳細な説明及び添付図面からより完全に理解されるであろうが、これらは、図示される特定の実施形態に本発明を限定するものと解釈すべきでなく、単に説明及び理解を目的とする。

以下の説明においては、本発明を完全に理解できるようにするために、材料の種類、寸法、構造上の特徴、加工ステップ、その他などの特定の詳細が記載される。しかしながら、当業者であれば、これらの特定の詳細は、本発明を実施するのに必須ではない場合があることは理解されるであろう。また、各図における要素は説明上のものであり、分かりやすくするために縮尺通りには描かれていないことも理解すべきである。

図１は、Ｎ＋ドープシリコン基板１１上に形成されたＮ型シリコンの拡張ドレイン領域１２を含む構造を有する垂直ＨＶＦＥＴ１０の例示的な側断面を示している。基板１１は、高濃度にドープされ、完成デバイス内の基板の底部に位置するドレイン電極に流れる電流に対する抵抗を最小にする。１つの実施形態において、拡張ドレイン領域１２は、基板１１からシリコンウェーハの上面に延びるエピタキシャル層の一部である。Ｐ型ボディ領域１３と、Ｐ型領域１６によって横方向に分離されたＮ＋ドープのソース領域１４ａ及び１４ｂとが、エピタキシャル層の上面近くに形成される。図に示すように、Ｐ型ボディ領域１３は拡張ドレイン領域１２の上方に配置されて、当該拡張ドレイン領域をＮ＋ソース領域１４ａ及び１４ｂ並びにＰ型領域１６から垂直に分離する。

１つの実施形態において、拡張ドレイン領域１２を含むエピタキシャル層の一部分のドープ濃度は、実質的に均一な電界分布を示す拡張ドレイン領域を生成するために線形的に漸変される。この線形的漸変は、エピタキシャル層１２の上面下の或るポイントで終わることができる。

拡張ドレイン領域１２、ボディ領域１３、ソース領域１４ａ及び１４ｂ並びにＰ型領域１６は、集合的に、図１の例示的な垂直トランジスタ内のシリコン材料のメサ又はピラー１７（両用語は、本出願において同意語として使用される）を構成する。ピラー１７の両側に形成された垂直トレンチは、誘電領域１５を構成する誘電材料（例えば酸化物）の層で満たされる。ピラー１７の高さ及び幅、並びに隣接する垂直トレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。様々な実施形態において、メサ１７は、約３０μｍ〜１２０μｍ厚の範囲の垂直高さ（厚み）を有する。例えば、凡そ１ｍｍ×１ｍｍの寸法のダイ上に形成されたＨＶＦＥＴは、約６０μｍの垂直厚みを備えたピラー１７を有することができる。更なる実施例として、各辺が約２ｍｍ〜４ｍｍのダイ上に形成されたトランジスタ構造体は、凡そ３０μｍ厚のピラー構造体を有することができる。或る実施形態において、ピラー１７の横幅は、極めて高い降伏電圧（例えば６００〜８００Ｖ）を達成するために、確実に製造できる限り狭く（例えば、約０．４μｍ〜０．８μｍ幅）される。

別の実施形態においては、ピラー１７の横幅全体にわたってＮ＋ソース領域１４ａ及び１４ｂの間にＰ型領域１６を配列する（図１に示されるように）代わりに、ピラー１７の横方向長さにわたってピラー１７の上部にＮ＋ソース領域とＰ型領域とを交互に形成することができる。換言すれば、図１に示されたような所与の断面図は、断面が取られた場所に応じて、ピラー１７の横幅全体にわたって延びるＮ＋ソース領域１４又はＰ型領域１６の何れかを有することになる。こうした実施形態において、各Ｎ＋ソース領域１４は、Ｐ型領域１６の両側（ピラーの横方向長さに沿って）に隣接する。同様に、各Ｐ型領域１６は、Ｎ＋ソース領域１４の両側（ピラーの横方向長さに沿って）に隣接する。（このような実施形態の一例が以下で議論する図１２Ａ及び１２Ｂに示されている。）

誘電領域１５ａ及び１５ｂは、二酸化シリコン、窒化シリコン、又は他の適切な誘電材料を含むことができる。誘電領域１５は、熱成長及び化学蒸着法を含む様々な公知の方法を用いて形成することができる。フィールドプレート１９は、誘電層１５の各々内に配置され、基板１１及びピラー１７から完全に絶縁される。フィールドプレート１９を形成するのに使用される導電材料は、高濃度ドープのポリシリコン、金属（又は金属合金）、シリサイド、又は他の適切な材料を含むことができる。完成デバイス構造体において、フィールドプレート１９ａ及び１９ｂは、容量性プレートとして通常機能し、これを用いて、ＨＶＦＥＴがオフ状態にあるとき（すなわち、ドレインが高電圧電位にまで高くなったとき）に拡張ドレイン領域の電荷を空乏化することができる。１つの実施形態において、各フィールドプレート１９をピラー１７の側壁から分離する酸化物領域１５の横方向厚みは凡そ４μｍである。

垂直ＨＶＦＥＴトランジスタ８０のトレンチゲート構造体は、ゲート部材１８ａ及び１８ｂを備え、各ゲート部材は、フィールドプレート１９ａ及び１９ｂとボディ領域１３との間のピラー１７の両側の酸化物領域１５ａ及び１５ｂ内にそれぞれ配置される。高品質の薄い（例えば〜５００Å）ゲート酸化物層が、ゲート部材１８をボディ領域１３に隣接したピラー１７の側壁から分離する。ゲート部材１８は、ポリシリコン、又は何らかの他の適切な材料を含むことができる。１つの実施形態において、各ゲート部材１８は、横幅が凡そ１．５μｍ及び深さが約３．５μｍである。

ピラー１７の上部近くのＮ＋ソース領域１４及びＰ型ボディ領域１３は各々、通常の堆積、拡散、及び／又はインプラント処理を用いて形成できることは、当業者であれば理解するであろう。Ｎ＋ソース領域３８の形成後、ＨＶＦＥＴ１０は、従来の製造方法を用いて、ソース、ドレイン、ゲート、及びデバイスのそれぞれの領域／材料に電気的に接続するフィールドプレートを形成することによって完成することができる（明瞭にするために図示せず）。

図２Ａは、図１に示された垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示している。図２Ａの平面図は、半導体ダイ２１上に上側トランジスタセクション３０ａ及び下側トランジスタセクション３０ｂを含む単一のディスクリートの垂直ＨＶＦＥＴを示す。２つのセクションは、ダミーシリコンピラー３２によって分離される。各セクション３０は、複数の「レーストラック」形のトランジスタ構造体又はセグメントを含み、各トランジスタセグメントは、誘電領域１５ａ及び１５ｂによって両側を囲まれたシリコンピラー１７を含む細長いリング又は楕円体を備える。ピラー１７自体は、ｘ及びｙ方向に横方向に延びて、連続した細長いレーストラック形のリング又は楕円体を形成する。誘電領域１５ａ及び１５ｂ内には、それぞれのゲート部材１８ａ及び１８ｂ並びにフィールドプレート１９ａ及び１９ｂが配置される。フィールドプレート１９ａは、丸みのあるフィンガーチップ区域で何れの端部も終端する単一の細長い部材を備える。他方、フィールドプレート１９ｂは、ピラー１７を囲む拡大リング又は楕円体を備える。隣接するレーストラック構造体のフィールドプレート１９ｂは、これらが共通部材を側部で共有するように併合されて示されている。参照として、図１の断面図は、図２Ａの例示的なレイアウトの切断ラインＡ−Ａ’により得ることができる。

図２Ａの実施例において、レーストラック・トランジスタセグメントの各々は、凡そ１３μｍのｙ方向の幅（すなわちピッチ）、約４００μｍ〜１０００μｍの範囲のｘ方向の長さ、並びに約６０μｍのピラー高さを有する。換言すれば、セクション３０ａ及び３０ｂを備える個々のレーストラック・トランジスタセグメントの長さ対幅の比率は、約３０〜最大８０の範囲である。１つの実施形態において、各レーストラック形セグメントの長さは、そのピッチ又は幅よりも少なくとも２０倍大きい。

完成デバイスにおいて、個々のトランジスタセグメントのシリコンピラー１７の各々を相互接続するために、パターン形成された金属層を用いていることは当業者であれば理解されるであろう。すなわち、実際の実施形態においては、ソース領域、ゲート部材、及びフィールドプレートの全ては、それぞれダイ上の対応する電極に互いに配線される。図示の実施形態において、各セクション３０内のトランジスタセグメントは、ダイ２１の幅の実質的に全体にわたってｙ方向に並列関係で配列される。同様に、ｘ方向において、セクション３０ａ及び３０ｂのトランジスタセグメントの付加的な長さは、実質的にダイ２１の長さを超えて延びる。図２Ａの例示的なレイアウトにおいて、シリコンピラーを分離する誘電領域１５の幅、並びにフィールドプレートの幅は、半導体ダイ２１全体にわたって実質的に均一である。均一な幅及び分離距離を有するトランジスタセグメントのレイアウトは、誘電領域１５及びフィールドプレート１９を備える層を一致して堆積させるのに使用される加工ステップの後での空隙又は孔の形成を防止する。

図２Ｂは、図２Ａに示された例示的なレイアウトの一部分の拡大図である。明瞭にするために、トランジスタセグメントの各々のピラー１７及び誘電領域１５ｂのみが表されている。それぞれのトランジスタセグメント・セクション３０ａ及び３０ｂの誘電領域１５ｂの丸みのある端部区域を分離するダミーシリコンピラー３２が示されている。換言すれば、ピラー１７を定めるために半導体基板内にエッチングされる深い垂直トレンチは、ダミーシリコンピラー３２もまた定める。１つの実施形態においては、ダミーシリコンピラー３２は、確実に製造できる限り小さくされたｘ方向の幅を有するように作らされる（すなわち、トランジスタセグメント・セクションを分離する）。

単一ダイＨＶＦＥＴをダミーシリコンピラー３２によって分離されたセクションに区分化する目的は、細長いレーストラック形のトランジスタセグメント内の長さ方向（ｘ方向）の応力緩和をもたらすことである。トランジスタデバイス構造体を２つ又はそれ以上のセクションに区分化又は分割すると、ダイの長さ全体にわたる機械的応力が緩和される。この応力は、ピラーの側面にある酸化物領域によって誘起され、通常、各レーストラックセグメントの丸みのある端部に集中する。従って、トランジスタデバイス構造を２つ又はそれ以上のセクションに区分化することで機械的応力を緩和することにより、シリコンピラーの望ましくない反り、及び応力によって引き起こされるシリコンへの損傷（例えば転位）が回避される。

高度に区分化されたレイアウトにより得られる応力緩和と、導電面積の損失との間にトレードオフが存在することは理解される。区分化をより多くすると応力緩和がより大きくなるが、導電面積が犠牲になる。一般に、ピラーの垂直高さが高くなり、半導体ダイがより大きくなるほど、より多くのトランジスタセクション又はセグメントの数が必要となる。１つの実施形態においては、６０μｍの高さのピラーを有する２ｍｍ×２ｍｍダイでは、適正な応力緩和は、ダミーシリコンピラーによって分離された４つのレーストラック・トランジスタセクションを備え、各々が約１３μｍのピッチ（ｙ方向）及び約４５０μｍの長さ（ｘ方向）を有するレイアウトを利用して、約１オームのオン抵抗を有するＨＶＦＥＴで提供される。

別の実施形態においては、各ペアが異なるセクションに位置するレーストラック・トランジスタセグメントのペアを分離するためのシリコンのダミーピラーに換えて、異なる材料を含むダミーピラーを利用してもよい。ダミーピラーに使用される材料は、シリコンに近い熱膨張係数を有するか、シリコンピラーの側面にある誘電領域によって誘起される長さ方向の応力を緩和するように誘電領域の熱膨張係数と十分に異なる熱膨張係数を有する必要がある。

図３Ａは、図１に示された垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示している。図３Ｂは、図３Ａに示された例示的なレイアウトの一部の拡大図であり、ピラー１７、酸化物領域１５ｂ、及び任意的なダミーシリコンピラー３３だけを示している。図２Ａ及び図２Ｂの実施形態と同様に、図３Ａ及び図３Ｂは、半導体ダイ２１上に上側トランジスタセクション３０ａ及び下側トランジスタセクション３０ｂを備えた、単一のディスクリートの垂直ＨＶＦＥＴを示す。しかしながら、図３Ａ及び図３Ｂの実施例においては、トランジスタセクション３０ａ及び３０ｂの酸化物領域１５ｂ及びフィールドプレート１９ｂで充填された深い垂直トレンチは重なり合い又は併合されて、区分化トランジスタセクションの間に小さい菱形のダミーシリコンピラー３３を残す。この実施形態においては、単一のダミーピラーが、２つのセクションにわたるトランジスタセグメントの隣接するペアの４つの丸みのある端部間の中心に配置される。図示の実施形態において、ダイ２１を含むトランジスタのセクション３０内のＮ個（Ｎは１より大きい整数）のレーストラックセグメント又は構造体毎に、合計Ｎ−１個のダミーピラー３３が存在する。

図４Ａは、図１に示された垂直ＨＶＦＥＴ構造体の更に別の例示的なレイアウトを示している。図４Ｂは、図４Ａに示された例示的なレイアウトの一部分の拡大図である。図４Ｂの拡大図においては明瞭にするために、ピラー１７及び酸化物領域１５ｂのみが示されている。この実施例においては、半導体ダイ２１のＨＶＦＥＴを備えるトランジスタセグメントは、各レーストラックセグメントの長さの半分だけ交互にシフトされた結果、上側トランジスタセクション４０ａと下側トランジスタセクション４０ｂとに交互に関連付けられたレーストラック・トランジスタセグメントが得られる。換言すれば、セクション４０aの列のトランジスタセグメントの各々は、セクション４０ｂのトランジスタセグメントのペアによって分離され、当該ペアはｘ方向に端と端とが接した関係で配列される。

セグメントの交互シフトは、セグメント長さのどのような割合でもよい点は理解される。換言すれば、セグメントのシフトは、長さの５０％すなわち半分に限定されない。種々の実施形態は、トランジスタセグメントの長さの０％より大きく１００％より小さい範囲の何れかのパーセンテージ又は割合だけ交互にシフトしたセグメントを備えることができる。

図４Ａ及び図４Ｂの実施例において、それぞれのセクション４０ａ及び４０ｂ内のトランジスタセグメントの交互するセグメントの誘電領域１５ｂが併合されている。図示の特定の実施形態において、異なる隣接セクションに関連するトランジスタセグメントの丸みのある端部は、隣接するセクションのフィールドプレート１９ｂが端部で併合（ｘ方向において）されるように重なり合い又は併合される。また、異なるセクションの交互するトランジスタセグメントのフィールドプレート１９ｂの延長された直線側面部分は、各セグメントの実質的な長さに沿って併合される。領域１５ｂ及び１９ｂは、それぞれのセクション間にダミーピラー（又は分離されたダミーシリコンピラー）の有無に関わらず併合することができる点は理解される。

図５は、半導体ダイ２１ａ〜２１ｄ上にそれぞれＨＶＦＥＴ１０ａ〜１０ｄがダイ間で格子状にされた、ウェーハ５０の例示的なレイアウトを示す。ＨＶＦＥＴ１０の各々は、幅に沿って並列に実質的に方形ブロックに配列された、図１に示すようなレーストラック形トランジスタセグメントを複数備えている。この実施例において、ＨＶＦＥＴ１０ａ−１０ｄは各々、それぞれのダイ２１ａ−２１ｄの長さの実質的に全体にわたって延びる長さを有するトランジスタセグメントを含む。１つの実施形態において、各セグメントの幅は約１３μｍであり、長さは約５００μｍ〜２０００μｍの範囲にある。他の実施形態では、２０００μｍを超える長さを有することができる。セグメントのブロック又はスタック配列はまた、各ダイの幅の実質的に全体にわたって延びる（各ダイ２１の縁取り方形は、隣接する半導体ダイの間のスクライブ区域の縁部を表す点に留意されたい）。図５では、ＨＶＦＥＴ１０の２つの列と２つの行とを示しているが、図示のダイ間格子状配列は、ウェーハ基板全体にわたって反復することができる点は理解される。

図５の実施例において、列又は行の形態の隣接ダイは、１つのダイでのトランジスタセグメントの長さが１つの方向に延びており、隣接するダイでのトランジスタセグメントの長さが第２の直交方向で延びるように配向される。例えば、ＨＶＦＥＴ１０ａは、トランジスタセグメントの長さがｘ方向に向いて示され、他方、隣接するＨＶＦＥＴ１０ｂ及び１０ｃ ウェーハ５０全体にわたって各個々のダイ２１でトランジスタセグメントの方向を直交方向で交互にすることにより（すなわち格子状）、長い誘電領域によって生じる機械的応力が２つの直交する方向に分散され、従って、ウェーハ５０の反りが低減される。

図６は、区分化されたＨＶＦＥＴのダイ間格子状配列を有するウェーハの別の例示的なレイアウトを示している。図６の実施例は、トランジスタ構造体のダイ間の方向を交互にする図５と同じ手法を利用するが、図６の実施形態では、ＨＶＦＥＴ構造体は複数（例えば２つ）のセクションに区分化されている。例えば、半導体ダイ２１の長さ及び幅の実質的に全体にわたって延びる各ＨＶＦＥＴは、ダミーピラー３２によって分離された２つのセクション３０ａ及び３０ｂに区分化される。

図６に示された半導体ダイ２１の各々は、実質的に方形のダイで図２Ａに示されたものと同じレイアウトを有する。図５に示された実施例と同様に、隣接するダイはウェーハ５０全体にわたり交互に直交するトランジスタセグメントを有する。すなわち、ダイ２１ａ及びダイ２１ｄのセクション３０ａ及び３０ｂのトランジスタセグメントは、ｘ方向に向けられた長さを有し、ダイ２１ｂ及びダイ２１ｃのセクション３０ａ及び３０ｂのトランジスタセグメントは、ｙ方向に向けられた長さを有する。

各ダイ２１のＨＶＦＥＴは、各々が１つ又はそれ以上のダミーピラーによって分離された、例えば２を超える複数のトランジスタセクションで形成することができる点は理解される。更にまた、図２Ａ−図４Ｂの実施例に示された複数のトランジスタセクションを有する単一ダイレイアウトの何れもが、図６に示されたダイ２１の各々で利用することができ、セグメントの向きは、ウェーハ５０全体にわたってダイ間で交互にされる。

図７は、実質的に方形のブロック又はセクション３６の並列配置でスタックされたレーストラック形ＨＶＦＥＴセグメントの格子状ブロックを備えた、ダイ２５の例示的な矩形レイアウトを示す。列及び行の形態の隣接セクションは、１つのセクションでのトランジスタセグメントの長さが１つの方向に延びており、他の隣接するセクションでのトランジスタセグメントの長さが第２の直交方向で延びるように配向される。例えば、ダイ２５の列及び行の各々は、細長いトランジスタセグメントがｘ方向に整列して配向されたトランジスタセクション３６ａと、細長いトランジスタセグメントがｙ方向に整列して配向さられた別のトランジスタセクション３６ｂとを含む。セクション３６ａとセクション３６ｂとの間の間隔は、ダミーシリコンピラーから構成され、すなわちダミーピラーを形成するシリコンはアクティブなトランジスタ領域ではない。

図示の実施形態において、ダイ２５は、トランジスタセクション３６の３つの列と４つの行を含む。図７の実施例に示された格子状レイアウト手法を用いて、事実上あらゆる（実用的限界内で）直線形状のダイ上の単一のディスクリートＨＶＦＥＴを製造することができる。

図８Ａは、図１に示す垂直ＨＶＦＥＴ構造に組み込まれたＳｅｎｓｅＦＥＴの例示的なレイアウトの一部の平面図である。図示の実施形態において、ＳｅｎｓｅＦＥＴは、メイン垂直パワートランジスタデバイスと同じシリコンピラー１７に集積される。図８Ｂは、図８Ａに示す例示的なレイアウトの切断ラインＡ−Ａ’から見た側断面図である。図９は、図８Ａ及び８Ｂに示す集積デバイス構造の例示的な概略回路図である。全体的に見ると、ピラー１７の上部は、所与のレーストラック形トランジスタセグメントにおいてピラーの横方向長さに沿って交互にされたＮ＋ソース領域１４とＰ＋領域１６とを含むことが分かる。例えば、図８Ａ及び８Ｂでは、左から右に領域１４ａ、１６ａ、１４ｂ、１６ｂを示し、これらは垂直ＨＶＦＥＴデバイス５８（図９を参照）の上部部分を構成する。Ｐ型ボディ領域１３は、領域１６ｂの直ぐ右側のピラー１７の上面に延び、これによりＳｅｎｓｅＦＥＴ５９と関連するＮ＋領域２４から領域１６ｂを分離する。

Ｎ＋領域２４の他の側面（図示の部分の右側）は同様に、ピラー１７の表面にまで延びるＰ型ボディ領域１３によってそれぞれＮ＋／Ｐ＋領域１４及び１６の交互するパターンから分離されていることは理解される。典型的な実施形態において、領域２４は、トランジスタセグメント（ピラー）レイアウト全体のうちの小部分を構成し、その結果、ＳｅｎｓｅＦＥＴ５９がメイン垂直トランジスタデバイス５８を流れる電流の小部分を感知するようになる。

図８Ａ及び８Ｂの実施例において、ピラー１７の両側面には、ゲート部材１８ａ及び１８ｂがあり、これらゲート部材は、ゲート酸化物層２０ａ及び２０ｂによりピラー１７の上部部分から分離される。ソース電極６１は領域１４及び１６の各々と電気的に接触するが、検知電極６２はＳｅｎｓｅＦＥＴ５９のＮ＋領域２４だけに接触している。ある実施形態では、ソース電極６１はまた、内側及び外側フィールドプレート部材１９ａ及び１９ｂと電気的に接触することができる。

図９の概略回路図は、垂直ＨＶＦＥＴデバイス５８及びＳｅｎｓｅＦＥＴ５９が共通ゲート１８及び共通ドレインノード６３を共用していることを示している。拡張ドレイン領域１２及びＮ＋基板１１は、直列に接続された抵抗６４及び６５としてそれぞれ図示され、後で基板１１の底面上に形成されるノード６３とドレイン電極７１との間に結合されている。動作中、ＳｅｎｓｅＦＥＴ５９の電極６２を用いて、遙かに大きい垂直トランジスタデバイス５８を流れる電流の小部分をサンプリングすることができ、これによりメイントランジスタ５８を流れる電流の表示を提供する。

図１０Ａは、図１に示す垂直ＨＶＦＥＴ構造に組み込まれたＳｅｎｓｅＦＥＴの別の例示的なレイアウトの一部の平面図である。図１０Ｂは、図１０Ａに示すＳｅｎｓｅＦＥＴ及びＨＶＦＥＴの切断ラインＢ−Ｂ’から見た側断面図である。図１１は、図１０Ａ及び１０Ｂに示す集積デバイス構造の例示的な概略回路図である。図１０Ａ、１０Ｂ、及び１１に示す実施形態では、ＳｅｎｓｅＦＥＴ６９は、ピラー１７の横方向長さ（すなわちレーストラック形状の周り）に沿って交互にされたＰ＋領域２５及びＮ＋領域２４を含む。領域２４及び２５の各々は、ピラー１７の表面に延びる拡張ドレイン領域１２の区域によって、メイン垂直トランジスタ６８と関連するＰ型ボディ領域１３ａから分離されたＰ型ボディ領域１３ｂ内に配置されている。Ｐ型ボディ領域１３ａ及び１３ｂの各々は、それぞれのトランジスタ６８及び６９のＮ＋／Ｐ＋領域の交互シーケンスの両側面上でピラーの表面に延びる。

図１１では、垂直ＨＶＦＥＴデバイス６８及びＳｅｎｓｅＦＥＴ６９は、共通ゲート１８及び共通ドレインノード６３を共用して図示されている。共通の拡張ドレイン領域６４及びＮ＋基板６５は、直列に接続された抵抗６４及び６５としてそれぞれ図示され、ノード６３とドレイン電極７１との間に結合されている。ソース電極８１は、メイン垂直トランジスタ６８の領域１４及び１６の各々と電気的に接触するが、検知電極６２はＳｅｎｓｅＦＥＴ６９の領域２４及び２５だけに接触している。ソース電極８１はまた、金属化レイアウトにおける内側及び外側フィールドプレート部材１９ａ及び１９ｂと電気的に接触することができる。

図１２Ａは、図１に示す垂直ＨＶＦＥＴ構造に組み込まれたＳｅｎｓｅＦＥＴの更に別の例示的なレイアウトの一部の平面図である。図１２Ｂ及び図１２Ｃは、図１２Ａに示すデバイス構造の切断ラインＣ−Ｃ’及びＤ−Ｄ’からそれぞれ見た側断面図である。この実施形態において、ＳｅｎｓｅＦＥＴ及びメイン垂直ＨＶＦＥＴデバイスは、互いに絶縁された別個のピラー上で形成される。図１２Ｂは、メイン垂直トランジスタデバイス７８（ピラー１７に関連する）の断面であり、図１２Ｃは、ＳｅｎｓｅＦＥＴ７９（ピラー１７’に関連する）の断面である。例証として、ピラー１７’は、ＳｅｎｓｅＦＥＴ７９に専用の単一のレーストラック形トランジスタセグメントを含むことができ、該セグメントは、メイン垂直トランジスタデバイス７８に専用の複数の他の類似した形状のトランジスタセグメントに隣接して配置される。メイン垂直ＨＶＦＥＴデバイスはダイ上の複数のトランジスタセグメントの内のより多数のセグメントを占め、ＳｅｎｓｅＦＥＴは複数のトランジスタセグメントの内のより少数のセグメント（例えば、一つのセグメント）を占めることは理解される。

図１２Ｂに示すように、メイン垂直トランジスタデバイス７８は、ピラー１７の上部に配置された交互するＮ＋領域１４及びＰ＋領域１６を含む。ソース電極９１は、領域１４及び１６の各々に電気的に接触する。メイントランジスタデバイス７８において、Ｐ型ボディ領域１３ａが、領域１４及び１６を下にある拡張ドレイン領域１２ａから分離する。同様に、図１２Ｃは、ピラー１７’の上部に配置された交互するＮ＋領域２４及びＰ＋領域２５を含むＳｅｎｓｅＦＥＴ７９を示している。検知電極９２は、領域２４及び２５の各々に電気的に接触する。Ｐ型ボディ領域１３ｂが、領域２４及び２５を下にある拡張ドレイン領域１２ｂから分離する。

図１３の例示的な概略回路図では、抵抗６５が共通ノード９５とドレイン電極７１との間に示されたＮ＋基板１１の抵抗を表している点に留意されたい。拡張ドレイン領域１２ｂの抵抗は、ＳｅｎｓｅＦＥＴ７９のドレインとノード９５との間に接続された抵抗６４ｂとして図示されている。同様に、拡張ドレイン領域１２ａの抵抗は、メイン垂直トランジスタ７８のドレインと共通ノード９５との間に接続された抵抗６４ａとして図示されている。図１３の等化回路図は、ＳｅｎｓｅＦＥＴ７９及びメイントランジスタ７８が別個のピラー上に形成されたても、半導体ダイ上の各ピラーが共通Ｎ＋基板領域を共有することを反映している。

上記の実施形態は特定のデバイスタイプに関連して説明してきたが、多くの修正及び変形が十分に本発明の範囲内に十分にあることを当業者であれば理解するであろう。例えば、ＨＶＦＥＴが説明されたが、図示の方法、レイアウト及び構造は、ショットキー、ダイオード、ＩＧＢＴ及びバイポーラ構造を含む他の構造及びデバイスタイプにも等しく適用することができる。従って、当該明細書及び図面は、限定を意味するものではなく例証とみなすべきである。

垂直ＨＶＦＥＴ構造体の例示的な側断面図である。 図１に示された垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示す図である。 図２Ａに示された例示的なレイアウトの一部分の拡大図である。 図１に示された垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示す図である。 図３Ａに示された例示的なレイアウトの一部分の拡大図である。 図１に示された垂直ＨＶＦＥＴ構造体の更に別の例示的なレイアウトを示す図である。 図４Ａに示された例示的なレイアウトの一部分の拡大図である。 ＨＶＦＥＴのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。 セグメント化されたＨＶＦＥＴのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。 ＨＶＦＥＴセグメントの格子状ブロックを有する矩形ダイの例示的なレイアウトを示す図である。 図１に示す垂直ＨＶＦＥＴ構造に組み込まれたＳｅｎｓｅＦＥＴの例示的なレイアウトの一部の平面図である。 図８Ａに示す例示的なレイアウトの切断ラインＡ−Ａ’から見た側断面図である。 図８Ａ及び８Ｂに示す集積デバイス構造の例示的な概略回路図である。 図１に示す垂直ＨＶＦＥＴ構造に組み込まれたＳｅｎｓｅＦＥＴの別の例示的なレイアウトの一部の平面図である。 図１０Ａに示すＳｅｎｓｅＦＥＴ及びＨＶＦＥＴの切断ラインＢ−Ｂ’から見た側断面図である。 図１０Ａ及び１０Ｂに示す集積デバイス構造の例示的な概略回路図である。 図１に示す垂直ＨＶＦＥＴ構造に組み込まれたＳｅｎｓｅＦＥＴの更に別の例示的なレイアウトの一部の平面図である。 図１２Ａに示すデバイス構造の切断ラインＣ−Ｃ’から見た側断面図である。 図１２Ａに示すデバイス構造の切断ラインＤ−Ｄ’から見た側断面図である。 図１２Ａ−１２Ｃに示す集積デバイス構造の例示的な概略回路図である。

符号の説明

１３ Ｐ型ボディ領域
１４ａ、１４ｂ Ｎ＋ソース領域
１５ａ、１５ｂ 誘電（酸化物）領域
１６ａ、１６ｂ Ｐ＋領域
１７ シリコンピラー
１８ａ、１８ｂ ゲート部材
１９ａ、１９ｂ フィールドプレート
２０ａ、２０ｂ ゲート酸化物層
２４ Ｎ＋領域

Claims (12)

1. メイン垂直トランジスタ及び検知トランジスタを備える半導体デバイスであって、
   ａ）前記メイン垂直トランジスタが、
   第１の導電型の基板と、
   前記基板上に配置され、幅及び第１の横方向に延びる長さを有する半導体ピラーであって、
   該ピラーの上面又はその近傍に配置された前記第１の導電型の１つ又はそれ以上の領域と前記ピラーの上面又はその近傍に配置された第２の導電型の１つ又はそれ以上の領域とを含み、前記第１の導電型の前記１つ又はそれ以上の領域の各々が、前記第２の導電型の前記１つ又はそれ以上の領域の一つに隣接するように、前記第１及び第２の導電型の前記１つ又はそれ以上の領域が前記第１の横方向で配列されたＮ＋領域とＰ＋領域の交互パターンを形成している前記第１及び第２の導電型の第１のソース領域と、
   前記第１のソース領域の真下の内部に配置された第２の導電型のボディ領域と、
   前記ボディ領域の真下の内部に配置された前記第１の導電型の拡張ドレイン領域と、を有する前記半導体のピラーと、
   前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域及び前記ピラーを横方向に囲む第２の誘電領域と、
   前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、
   前記ボディ領域に隣接する前記ピラーの上面又はその近傍で前記第１及び第２の誘電領域内にそれぞれ配置され、第１の厚みを有するゲート酸化物によって前記ボディ領域から分離された第１及び第２のゲート部材と、
   を含み、
   ｂ）前記検知トランジスタが更に、
   前記ピラーの前記上面又はその近傍で配置された前記第１の導電型の第２のソース領域を備え、
   前記第２のソース領域が、前記ピラーの上面に延びる前記ボディ領域の区域によって前記第１のソース領域を構成する前記Ｎ＋領域とＰ＋領域の交互パターンから前記第１の横方向で分離され、
   検知トランジスタが、前記メイン垂直トランジスタ内に流れる電流の小部分をサンプリングするように動作可能である、
   ことを特徴とする半導体デバイス。
2. 前記ピラーがレーストラックレイアウトで配列されている、
   ことを特徴とする請求項１に記載の半導体デバイス。
3. 前記１つ又はそれ以上の第１のソース領域に電気的に接触するソース電極と、
   前記第２のソース領域に電気的に接触する検知ソース電極と、
   前記基板の下面に電気的に接触するドレイン電極と、
   を更に備える、
   ことを特徴とする請求項１に記載の半導体デバイス。
4. 前記ボディ領域の真下の前記ピラー内に配置された拡張ドレイン領域を更に備える、
   ことを特徴とする請求項１に記載の半導体デバイス。
5. 前記第１の横方向の前記長さが前記幅よりも少なくとも３０倍大きい、
   ことを特徴とする請求項１に記載の半導体デバイス。
6. 前記第１及び第２のゲート部材が、前記第１及び第２のフィールドプレートから絶縁されている、
   ことを特徴とする請求項１に記載の半導体デバイス。
7. メイン垂直電界効果トランジスタ（ＦＥＴ）と、
   検知ＦＥＴと、
   を備える半導体デバイスであって、
   前記メイン垂直ＦＥＴ及び前記検知ＦＥＴが共に、第１の導電型の基板上に形成された半導体材料のピラー上に形成されて、前記ピラーが、幅及び第１の横方向に延びる長さと、前記ピラーの両側に配置された第１及び第２の誘電領域と、前記ピラーボディ領域の上面又はその近傍で前記第１及び第２の誘電領域内の前記ピラーに隣接してそれぞれ配置された第１及び第２のゲート部材とを有し、前記メイン垂直ＦＥＴ及び前記検知ＦＥＴ両方が、前記基板上で前記ピラー内に形成された前記第１の導電型の拡張ドレイン領域を共用しており、
   前記第１及び第２のゲート部材がまた、前記メイン垂直ＦＥＴ及び前記検知ＦＥＴにより共通して共有されており、
   前記メイン垂直ＦＥＴが更に、
   前記拡張ドレイン領域の上で前記ピラー内に配置された第２の導電型の第１のボディ領域と、
   前記ピラーの上面又はその近傍に配置された第１のソース領域と、
   を含み、
   前記ソース領域が前記第１のボディ領域によって前記拡張ドレイン領域から垂直方向に分離されており、
   前記検知ＦＥＴが更に、
   前記拡張ドレイン領域の上で前記ピラー内に配置された第２の導電型の第２のボディ領域と、
   前記ピラーの上面又はその近傍に配置された第２のソース領域と、
   を含み、
   前記第２のソース領域が、前記第２のボディ領域によって前記拡張ドレイン領域から垂直方向に分離され、前記第２のソース領域が、前記第１のソース領域から前記第１の横方向で分離され且つ電気的に絶縁されており、
   前記検知ＦＥＴが、前記メイン垂直ＦＥＴ内に流れる電流の小部分をサンプリングするように動作可能であり、前記拡張ドレイン領域の区域が、前記第１及び第２のボディ領域の間で前記ピラーの上面に延びる、
   ことを特徴とする半導体デバイス。
8. 前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートを更に備える、
   ことを特徴とする請求項７に記載の半導体デバイス。
9. 前記第１のソース領域に電気的に接触するソース電極と、
   前記第２のソース領域に電気的に接触する検知ソース電極と、
   前記基板の下面に電気的に接触するドレイン電極と、
   を更に備える、
   ことを特徴とする請求項８に記載の半導体デバイス。
10. 前記ソース電極がまた、前記第１及び第２のフィールドプレートに電気的に接触する、
    ことを特徴とする請求項９に記載の半導体デバイス。
11. 前記第１のボディ領域が、前記第１の横方向において前記第１のソース領域の両側で前記ピラーの上面に延びており、前記第２のボディ領域が、前記第１の横方向において前記第２のソース領域の両側で前記ピラーの上面に延びている、
    ことを特徴とする請求項７に記載の半導体デバイス。
12. 前記ピラーがレーストラック形レイアウトで配列され、前記ピラーの長さが前記幅よりも少なくとも３０倍大きい、
    ことを特徴とする請求項７に記載の半導体デバイス。