DE102019128071B3 - Transistorbauelement - Google Patents

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Sebastian Schmidt
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Abstract

Ein Transistorbauelement wird beschrieben. Das Transistorbauelement umfasst: einen Halbleiterkörper (100); mehreren Zellengebiete (1), die jeweils mehrere Transistorzellen (10) aufweisen, die wenigstens teilweise in dem Halbleiterkörper (100) integriert sind und die jeweils eine jeweilige Gateelektrode (16) aufweisen; mehrere Routingkanäle (6), die jeweils zwischen zwei oder mehr der Zellengebiete (1) angeordnet sind; ein Gatepad (31), das oberhalb einer ersten Oberfläche (101) des Halbleiterkörpers (100) angeordnet ist; und mehrere Gaterunner (2), die jeweils an das Gatepad (31) gekoppelt sind und die jeweils in einem der mehreren Routingkanäle (6) angeordnet sind. Jeder der mehreren Gaterunner (2) ist einem der mehreren Zellengebiete (1) derart zugeordnet, dass die Gateelektroden (16) in jedem der mehreren Zellengebiete (1) an dem zugeordneten Gaterunner (2) angeschlossen sind, und jeder der mehreren Routingkanäle (6) umfasst zwei oder mehr Gaterunner (2), die parallel geführt und zueinander beabstandet sind.

Description

  • Diese Beschreibung betrifft allgemein ein Transistorbauelement und insbesondere ein Transistorbauelement mit mehreren Transistorzellen.
  • In einem Transistorbauelement mit mehreren Transistorzellen, wie beispielsweise einem MOSFET oder einem IGBT, umfassen die Transistorzellen jeweils eine Gateelektrode, wobei eine an der Gateelektrode jeder Transistorzelle erhaltene Ansteuerspannung einen Schaltzustand der jeweiligen Transistorzelle bestimmt, wobei ob eine Transistorzelle ein- oder ausschaltet abhängig davon ist, ob eine Spannung über einer Gate-Source-Kapazität der Transistorzelle höher oder niedriger ist als eine Schwellenspannung. Die Transistorzellen erhalten die Ansteuerspannung von einem Gatepad, an welches die Transistorzellen über Gaterunner angeschlossen sind, wobei mehrere Transistorzellen an demselben Gaterunner angeschlossen sein können. Unvermeidlich hat der Gaterunner einen elektrischen Widerstand, wobei ein Widerstand zwischen dem Gatepad und einer jeweiligen Transistorzelle abhängig ist von einer Position, an der die Transistorzelle an den Gaterunner angeschlossen ist, wobei der Widerstand mit zunehmendem Abstand zwischen dem Gatepad und der Transistorzelle zunimmt. Außerdem ist eine Verzögerungszeit zwischen einem Zeitpunkt, zu dem sich ein Spannungspegel der an dem Gatepad erhaltenen Ansteuerspannung ändert, und einem Zeitpunkt, zu dem sich der Schaltzustand einer jeweiligen Transistorzelle ändert, umso länger, je höher der Widerstand ist.
  • Die Druckschrift US 2018 / 0 190 649 A1 beschreibt einen IGBT mit mehreren Zellenbereichen, die jeweils mehrere Transistorzellen aufweisen. Die Transistorzellen umfassen jeweils eine Gateelektrode, wobei die Gateelektroden der einzelnen Transistorzellen über Gaterunner an ein Gatepad angeschlossen sind.
  • Die Druckschrift DE 25 43 138 A1 beschreibt einen Halbleiterspeicher mit mehreren in Zeilen und Spalten angeordneten Transistorzellen, die jeweils einen Feldeffekttransistor aufweisen.
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Transistorbauelement mit einem verbesserten Einschalt- und Ausschaltverhalten zur Verfügung zu stellen.
  • Diese Aufgabe wird jeweils durch ein Transistorbauelement nach Anspruch 1 und Anspruch 2 gelöst.
  • Beispiele sind unten anhand von Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur Aspekte, die zum Verständnis dieser Prinzipien notwendig sind, dargestellt sind. Die Zeichnungen sind nicht maßstabsgerecht. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Merkmale.
    • 1 veranschaulicht schematisch eine Draufsicht eines Transistorbauelements, das ein Gatepad, mehrere Zellengebiete und mehrere Gaterunner umfasst;
    • 2 veranschaulicht eine Modifikation des in 1 gezeigten Transistorbauelements;
    • 3 veranschaulicht eine Modifikation des in 2 gezeigten Transistorbauelements;
    • 4A-4C veranschaulichen ein Beispiel eines Widerstands, der in dem in den 2 oder 3 gezeigten Transistorbauelement realisiert werden kann;
    • 5 veranschaulicht ein weiteres Beispiel des Widerstands;
    • 6 veranschaulicht eine weitere Modifikation des in 1 gezeigten Transistorbauelements;
    • 7 veranschaulicht ein Ersatzschaltbild des in den 1, 2, 5 oder 6 gezeigten Transistorbauelements;
    • 8A-8D veranschaulichen Transistorzellen von zwei an denselben Gaterunner angeschlossenen Zellengebieten;
    • 9 veranschaulicht eine Modifikation der in 8D gezeigten Transistorzellen;
    • 10A-10C veranschaulichen eine vertikale Schnittansicht bzw. eine horizontale Schnittansicht eines Abschnitts des Transistorbauelements, in dem zwei Zellengebiete aneinander angrenzen;
    • 11A-11B veranschaulichen Transistorzellen gemäß einem weiteren Beispiel, wobei diese Transistorzellen jeweils eine Feldelektrode umfassen;
    • 12 veranschaulicht eine vertikale Schnittansicht von mehreren Gaterunnern und zwei benachbarten Zellengebieten;
    • 13A-13B veranschaulichen ein Beispiel zum Anschließen der Feldelektroden von Transistorzellen in aneinander angrenzenden Zellengebieten an eine Sourceelektrode;
    • 14 veranschaulicht eine Draufsicht eines Transistorbauelements des in 1 gezeigten Typs, wobei zusätzlich zu dem Gatepad und den Gaterunnern Sourceelektroden gezeigt sind;
    • 15 veranschaulicht ein Gehäuse, das ein Transistorbauelement des in 14 gezeigten Typs umfasst;
    • 16A-16C veranschaulichen ein Beispiel eines Verfahrens zum Herstellen der Gaterunner und der Sourceelektroden; und
    • 17 veranschaulicht ein Beispiel einer in 16B gezeigten leitenden Schicht weiter im Detail.
  • In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zur Veranschaulichung Beispiele, wie die Erfindung verwendet und realisiert werden kann. Selbstverständlich können die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden, sofern nicht explizit etwas anderes angegeben ist.
  • 1 veranschaulicht schematisch eine Draufsicht auf ein Transistorbauelement gemäß einem Beispiel. Bezug nehmend auf 1 umfasst das Transistorbauelement einen Halbleiterkörper 100 und mehrere Zellengebiete 111-136. Diese Zellengebiete 111-136 umfassen jeweils mehrere Transistorzellen, die wenigstens teilweise in dem Halbleiterkörper 100 integriert sind und die jeweils eine jeweilige Gateelektrode umfassen. Transistorzellen sind allerdings in 1 nicht im Detail dargestellt. Beispiele, wie diese Transistorzellen realisiert werden können, sind weiter unten weiter im Detail erläutert. Die in jedem der Zellengebiete 111- 136 enthaltenen Transistorzellen sind in dem in 1 gezeigten Beispiel schematisch durch ein Schaltsymbol eines Transistorbauelements dargestellt. Lediglich zur Veranschaulichung ist dieses Schaltsymbol das Schaltsymbol eines n-leitenden Anreicherungs-MOSFET. Dies ist jedoch nur ein Beispiel. Eine beliebige andere Art von Transistorbauelement, das heißt eine beliebige andere Art von MOSFET, ein IGBT (Insulated Gate Bipolar Transistor), oder ein JFET (Junction Field-Effect Transistor), um nur einige zu nennen, kann ebenfalls in dem Halbleiterkörper 100 realisiert werden.
  • Gemäß einem Beispiel umfasst der Halbleiterkörper 100 ein monokristallines Halbleitermaterial. Beispiele des monokristallinen Halbleitermaterials umfassen, ohne jedoch darauf beschränkt zu sein, Silizium (Si), Siliziumkarbid (SiC), Galliumarsenid (GaAs), Galliumnitrid (GaN), oder ähnliche.
  • Bezug nehmend auf 1 umfasst das Transistorbauelement außerdem ein Gatepad 31 und mehrere Gaterunner 211-233 . Das Gatepad 31 ist oberhalb einer ersten Oberfläche des Halbleiterkörpers 100 angeordnet und die Gaterunner 211-233 sind jeweils an das Gatepad 31 gekoppelt.
  • Nachfolgend bezeichnet das Bezugszeichen 1 ein beliebiges der Zellengebiete 111-136 oder die mehreren Zellengebiete 111-136, wenn keine Unterscheidung zwischen den einzelnen Zellengebieten 111-136 erforderlich ist. Entsprechend bezeichnet das Bezugszeichen 2 einen beliebigen der Gaterunner 211-233 oder die mehreren Gaterunner 211-233 , wenn keine Unterscheidung zwischen den einzelnen Gaterunnern 211-233 erforderlich ist.
  • Bezug nehmend auf 1 ist jeder der mehreren Gaterunner 2 wenigstens einem der mehreren Zellengebiete 1 derart zugeordnet, dass die Gateelektroden der Transistorzellen in dem wenigstens einen der mehreren Zellengebiete 1 an den zugeordneten Gaterunner angeschlossen sind. Bei dem in 1 gezeigten Beispiel ist die Zuordnung eines Gaterunners 2 zu einem Zellengebiet 1 durch eine Verbindungslinie zwischen dem Gaterunner 2 und dem jeweiligen wenigstens einen Zellengebiet 1 dargestellt. Bei dem in 1 gezeigten Beispiel ist beispielsweise der Gaterunner 211 den Zellengebieten 111 und 112 zugeordnet. Das heißt, der Gaterunner 211 ist an die Gateelektroden der in den Zellengebieten 111 und 112 enthaltenen Transistorzellen angeschlossen.
  • Bezug nehmend auf 1 umfasst das Transistorbauelement mehrere Routingkanäle 6, die auch als Gaterunnergebiete 6 bezeichnet werden können. Die Gaterunner 2 sind in diesen Routingkanälen 61-63 so angeordnet, dass zwei oder mehr der Gaterunner 2 in jedem der Gaterunnergebiete 61-63 angeordnet sind. Nachfolgend wird das Bezugszeichen 6 dazu verwendet einen beliebigen der oder die mehreren Gaterunnergebiete 61-63 zu bezeichnen.
  • Bezug nehmend auf 1 sind die zwei oder mehr Gaterunner, die in jedem der Gaterunnergebiete 61-63 angeordnet sind, beabstandet zueinander angeordnet und parallel geführt. „Parallel geführt“ bedeutet, dass die zwei oder mehr Gaterunner in jedem Routingkanal sich wenigstens abschnittsweise parallel zueinander erstrecken.
  • Bei dem in 1 gezeigten Beispiel sind die zwei oder mehr Gaterunner 2, die in jedem der Routingkanäle 6 angeordnet sind, in einer lateralen Richtung y zueinander beabstandet. Dies ist jedoch nur ein Beispiel. Außerdem ist jeder der Routingkanäle 6 zwischen zwei oder mehr der Zellengebiete 1 angeordnet.
  • Bei dem in 1 gezeigten Beispiel sind wenigstens zwei der mehreren Zellengebiete 1 in einer ersten lateralen Richtung x des Halbleiterkörpers 100 benachbart zueinander angeordnet und haben unterschiedliche dazu zugeordnete Gaterunner. Bei dem in 1 gezeigten Beispiel sind beispielsweise die Zellengebiete 111 , 121, 131 in der ersten lateralen Richtung x benachbart zueinander angeordnet und hat jedes dieser Zellengebiete 111 , 121, 131 einen anderen Gaterunner zugeordnet. Das heißt, das Zellengebiet 111 hat den Gaterunner 211 zugeordnet, das Zellengebiet 121 hat den Gaterunner 221 zugeordnet und das Zellengebiet 131 hat den Gaterunner 231 zugeordnet. Außerdem erstrecken sich die unterschiedlichen Gaterunner, die Zellengebieten zugeordnet sind, die in der ersten lateralen Richtung x benachbart zueinander angeordnet sind, wenigstens teilweise in der ersten lateralen Richtung x des Halbleiterkörpers 100 und sind in der oben erläuterten lateralen Richtung y zueinander beabstandet. Diese laterale Richtung wird nachfolgend als zweite laterale Richtung des Halbleiterkörpers 100 bezeichnet. Die zweite laterale Richtung y unterscheidet sich von der ersten lateralen Richtung x. Gemäß einem Beispiel ist die zweite laterale Richtung y im Wesentlichen senkrecht zu der ersten lateralen Richtung x.
  • Bei dem in 1 gezeigten Beispiel haben sogar Zellengebiete, die benachbart zueinander angeordnet sind, verschiedene dazu zugeordnete Gaterunner. Die Zellengebiete 111 und 121, die in der zweiten lateralen Richtung y benachbart zueinander angeordnet sind, haben beispielsweise unterschiedliche Gaterunner dazu zugeordnet, den Gaterunner 211 im Fall des Zellengebiets 111 und den Gaterunner 221 im Fall des Zellengebiets 121. Insbesondere solche Zellengebiete, die in unterschiedlichen Abständen zu dem Gatepad 31 angeordnet sind, sind an unterschiedliche Gaterunner angeschlossen. Durch Zuordnen unterschiedlicher Gaterunner sogar zu solchen Zellengebieten, die benachbart zueinander angeordnet sind, kann ein elektrischer Widerstand zwischen dem Gatepad 31 und jedem der Zellengebiete 1 individuell eingestellt werden. Auf diese Weise kann ein Schaltverhalten der Transistorzellen in den einzelnen Zellengebieten 1 individuell eingestellt werden. Dies ist weiter unten im Detail anhand von 7 erläutert.
  • Das Einstellen des Widerstands zwischen dem Gatepad 31 und einem jeweiligen der Zellengebiete 1 kann auf verschiedene Weise erreicht werden. Bei dem in 1 gezeigten Beispiel wird der Widerstand zwischen dem Gatepad 31 und jedem der Zellengebiete 1 durch den jeweiligen Gaterunner 1 gebildet. Bei diesem Beispiel ist jeder der Gaterunner 2 direkt an das Gatepad 31 angeschlossen und erstreckt sich von dem Gatepad 31 zu dem jeweiligen Zellengebiet 1. Der Widerstand jedes Gaterunners 2 ist abhängig von einer Länge des Gaterunners 2 zwischen dem Gatepad 31 und dem j e-weiligen Zellengebiet 1, einer Querschnittsfläche des Gaterunners 2 in einer Schnittebene senkrecht zu einer Längsrichtung des Gaterunners 2, und einem spezifischen Widerstand des Materials, das zum Realisieren des Gaterunners 2 verwendet ist. Grundsätzlich nimmt bei einer gegebenen Querschnittsfläche und einem gegebenen spezifischen Widerstand der Widerstand mit zunehmender Länge des Gaterunners 2 zu. Entsprechend nimmt bei einer gegebenen Länge und einem gegebenen spezifischen Widerstand der Widerstand mit zunehmender Querschnittsfläche ab. Außerdem nimmt bei einer gegebenen Länge und einer gegebenen Querschnittsfläche der Widerstand mit abnehmendem spezifischen Widerstand ab.
  • Ein weiteres Beispiel zum Einstellen des Widerstands zwischen dem Gatepad 31 und den einzelnen Zellengebieten 1 ist in 2 dargestellt. Bei diesem Beispiel umfasst das Transistorbauelement ein Verbindungspad 32 und einen zwischen das Verbindungspad 32 und das Gatepad 31 geschalteten Widerstand 41 . Jeder der Gaterunner 2 ist an das Verbindungspad 32 angeschlossen. Bei diesem Beispiel ist der Widerstand zwischen dem Gatepad 31 und jedem der Zellengebiete 1 gegeben durch einen Widerstand des Widerstands 41 plus einem Widerstand des Gaterunners 2, der dem jeweiligen Zellengebiet 1 zugeordnet ist.
  • Gemäß einem weiteren Beispiel, das in 3 dargestellt ist, ist ein individueller Widerstand 411-433 zwischen das Gatepad 31 und jeden der Gaterunner 211-233 geschaltet. Bei diesem Beispiel ist der Widerstand zwischen dem Gatepad 31 und jedem der Zellengebiete 1 gegeben durch den Widerstand des dem jeweiligen Zellengebiet 1 zugeordneten Gaterunners plus einem Widerstand des jeweiligen Widerstands 411-433 .
  • Der in 2 dargestellte Widerstand 41 und die in 3 dargestellten Widerstände 411-433 können auf unterschiedliche Weise realisiert werden. Ein Beispiel zum Realisieren eines dieser Widerstände 41 oder 411-433 ist in den 4A bis 4C dargestellt. Nachfolgend bezeichnet das Bezugszeichen 4 einen beliebigen dieser Widerstände 41 , 411-433 . 4A veranschaulicht eine Draufsicht eines Gebiets des Halbleiterkörpers 100, in dem der Widerstand 4 integriert ist. 4B zeigt eine vertikale Schnittansicht in einer ersten Schnittebene A-A des Gebiets, in dem der Widerstand 4 integriert ist, und 4C zeigt eine vertikale Schnittansicht in einer zweiten Schnittebene B-B des Gebiets, in dem der Widerstand 4 integriert ist.
  • Bezug nehmend auf die 4A bis 4C umfasst der Widerstand ein widerstandsbehaftetes Material 41, ist in einem Graben des Halbleiterkörpers 100 angeordnet und ist gegenüber umgebenden Gebieten des Halbleiterkörpers 100 durch eine Isolationsschicht 42 isoliert. Gemäß einem Beispiel ist die Isolationsschicht 42 ein Oxid, wie beispielsweise ein Halbleiteroxid. Das widerstandsbehaftete Material 41 ist beispielsweise ein dotiertes polykristallines Halbleitermaterial, wie zum Beispiel Polysilizium.
  • Bezug nehmend auf die 4A und 4C umfasst der Widerstand außerdem ein erstes Kontaktpad 43 und ein zweites Kontaktpad 44, wobei diese Kontaktpads 43, 44 in einer lateralen Richtung zueinander beabstandet sind und dazu dienen, den Widerstand 4 an einen jeweiligen Gaterunner 2, das Gatepad 31 oder das Verbindungspad 32 anzuschließen. Der Widerstandswert des Widerstands 4 ist abhängig von einem Abstand zwischen den Kontaktpads 43, 44, dem spezifischen Widerstand des widerstandsbehafteten Materials 41 und einer Querschnittsfläche des widerstandsbehafteten Materials in einer Richtung senkrecht zu einer Richtung, in der die Kontaktpads 43, 44 zueinander beabstandet sind. Bei einer gegebenen Querschnittsfläche und einem gegebenen Material nimmt der Widerstand grundsätzlich zu, wenn der Abstand zwischen den Gatepads 43, 44 zunimmt. Außerdem nimmt bei einem gegebenen Material und einem gegebenen Abstand der Widerstandswert ab, wenn die Querschnittsfläche zunimmt.
  • Das Realisieren des Widerstands 4 in der in den 4A bis 4C erläuterten Weise ist nur ein Beispiel. Ein weiteres Beispiel des Widerstands 4 ist in 5 dargestellt. Bei diesem Beispiel sind der Graben und das in dem Graben enthaltene widerstandsbehaftete Material 41 mäanderförmig. Das erste Kontaktpad 41 ist im Bereich eines ersten Endes und das zweite Kontaktpad 44 ist im Bereich eines zweiten Endes des mäanderförmigen widerstandsbehafteten Materials 41 angeordnet. Auf diese Weise kann ein ziemlich langer Abstand zwischen den Kontaktpads 43, 44, und damit ein ziemlich hoher Widerstandswert erreicht werden, wobei eine zum Realisieren des Widerstands 4 erforderliche Fläche ziemlich klein ist.
  • 6 veranschaulicht ein weiteres Beispiel des Transistorbauelements. Bei diesem Beispiel sind einige der Gaterunner an das Gatepad 31 über einen Verbindungs-Gaterunner 21, 23 angeschlossen. Genauer, wie in 6 gezeigt, sind die Gaterunner 211 , 221 , 231 über den Verbindungs-Gaterunner 21 an das Gatepad 31 angeschlossen und sind die Gaterunner 213 , 223 , 233 über den Verbindungs-Gaterunner 23 an das Gatepad 31 angeschlossen. Außerdem sind die Gaterunner 212 , 222 , 233 direkt an das Gatepad 31 angeschlossen. Die Verbindungs-Gaterunner 21, 23 können auch dazu verwendet werden, den Widerstandswert zwischen dem Gatepad 31 und den Zellengebieten 1 einzustellen.
  • 7 veranschaulicht ein Ersatzschaltbild des zuvor erläuterten Transistorbauelements. Bezug nehmend auf 7 kann das Transistorbauelement als unterteilt in mehrere Transistoren angesehen werden, wobei jeder dieser Transistoren durch die in den Zellengebieten enthaltenen Transistorzellen gebildet ist. Bei dem in 7 gezeigten Schaltbild ist jedes der Zellengebiete 111-136 - wobei nur vier 111 , 112 , 135 , 136 dieser Zellengebiete dargestellt sind - durch einen der Transistoren repräsentiert. Lediglich zur Veranschaulichung sind bei dem in 7 gezeigten Beispiel die durch die jeweiligen Zellengebiete gebildeten Transistoren n-leitende MOSFETs.
  • Bezug nehmend auf 7 umfasst das Transistorbauelement einen Gateknoten G, der durch das Gatepad 31 gebildet ist, einen Sourceknoten S und einen Drainknoten D. Die Transistorzellen in den einzelnen Zellengebieten 111 , 112 , 135 , 136 sind parallel geschaltet. In 7 ist dies dadurch dargestellt, dass Drainknoten D11, D12, D35, D36 der Transistoren, die die Zellengebiete repräsentieren, an den Drainknoten D des Transistorbauelements angeschlossen sind und dass Sourceknoten S11, S12, S35, S36 der Transistoren, die die Zellengebiete repräsentieren, an den Sourceknoten S des Transistorbauelements angeschlossen sind. Gateknoten G11, G12, G35, G36 der Transistoren, die die Zellengebiete 111 , 112 , 135 , 136 repräsentieren, sind nachfolgend als interne Gateknoten bezeichnet. Jeder dieser Gateknoten G11, G12, G35, G36 repräsentiert die Gateelektroden der in dem jeweiligen Zellengebiet 111 , 112 , 135 , 136 angeordneten Transistorzellen. Jeder dieser internen Gateknoten G11, G12, G35, G36 ist an einen Gateknoten G des Transistorbauelements angeschlossen, wobei Widerstände R11, R35 Widerstände zwischen dem Gateknoten G und dem internen Gateknoten G11, G12, G35, G36 repräsentieren.
  • Jeder der Widerstände R11, R35 kann auf verschiedene Weise realisiert werden. Bei dem in 1 gezeigten Beispiel wird der Widerstand R11 beispielsweise durch den Gaterunner 211 gebildet, der die Zellengebiete 111 , 112 an das Gatepad 31 anschließt. Bei dem in 2 gezeigten Beispiel wird der Widerstand R11 beispielsweise durch den Gaterunner 211 und den zusätzlichen Widerstand 41 gebildet. Bei dem in 5 gezeigten Beispiel wird der Widerstand R11 beispielsweise durch den Widerstand des Gaterunners 211 und einen Widerstand des zusätzlichen Widerstands 411 gebildet. Bei dem in 6 gezeigten Beispiel wird der Widerstand R11 beispielsweise durch den Widerstand des Gaterunners 211 und einen Widerstand des Verbindungs-Gaterunners 21 gebildet.
  • Lediglich zur Veranschaulichung sind bei den zuvor erläuterten Transistorbauelementen zwei Zellengebiete durch denselben Gaterunner an das Gatepad 31 angeschlossen. Der Gaterunner 211 schließt beispielsweise das Zellengebiet 111 und das Zellengebiet 112 an das Gatepad 31 an. Dies ist auch in dem Ersatzschaltbild in 7 dargestellt, in dem sowohl der Gateknoten des Transistorbauelements, das das Zellengebiet 111 repräsentiert, als auch der Gateknoten des Transistorbauelements, das das Zellengebiet 112 repräsentiert, über den Widerstand R11 an den Gesamt-Gateknoten G angeschlossen ist. Entsprechend schließt der Gaterunner 235 die Zellengebiete 135 , 136 an das Gatepad 31 an.
  • Das Transistorbauelement ist ein spannungsgesteuertes Transistorbauelement, das abhängig von einer zwischen dem Gateknoten G, der durch das Gatepad 31 gebildet ist, und dem Sourceknoten S erhaltenen Ansteuerspannung VDS ein- oder ausschaltet. Genauer, die Transistorzellen in den einzelnen Zellengebieten schalten abhängig davon, ob interne Gate-Source-Spannungen VGS_11 , VGS_12 , VGS_35 , VGS_36 , die durch die einzelnen Zellengebiete 111 , 112 , 135 , 136 erhalten werden, höher oder niedriger sind als jeweilige Schwellenspannungen der Transistorzellen, ein oder aus. Die „internen Gate-Source-Spannungen“ sind Spannungen VGS_11 , VGS_12 , VGS_35 , VGS_36 zwischen den internen Gateknoten G11, G12, G35, G36 und dem Sourceknoten S.
  • Bezug nehmend auf 7 umfasst jedes Zellengebiet außerdem eine interne Gate-Source-Kapazität CGS11, CGS12, CGS35, CGS36 zwischen dem jeweiligen internen Gateknoten G11, G12, G35, G36 und dem Sourceknoten S. Jede dieser Gate-Source-Kapazitäten CGS11, CGS12, CGS35, CGS36 wird durch Gate-Source-Kapazitäten der Transistorzellen in dem jeweiligen Zellengebiet gebildet. Das Einschalten der Transistorzellen eines Zellengebiets 111 , 112 , 135 , 136 erfordert, dass die jeweilige Gate-Source-Kapazität CGS11-CGS36 derart geladen wird, dass die interne Gate-Source-Spannung VGS_11 , VGS_12 , VGS_35 , VGS_36 höher als die Schwellenspannung der Transistorzellen des Zellengebiets 111 , 112 , 135 , 136 ist. Entsprechend erfordert das Ausschalten der Transistorzellen eines Zellengebiets 111 , 112 , 135 , 136 , dass die jeweilige Kapazität CGS11-CGS36 derart entladen wird, dass die interne Gate-Source-Spannung VGS_11 , VGS_12 , VGS_35 , VGS_36 niedriger ist als die jeweilige Schwellenspannung.
  • Nachfolgend bezeichnet CGS die Kapazität eines beliebigen der Zellengebiete 1 und bezeichnet R den zwischen dem Gatepad 31 und diesem Zellengebiet gebildeten Widerstand. Dieser Widerstand wird nachfolgend auch als Gatewiderstand bezeichnet und umfasst wenigstens den Widerstand des jeweiligen Gaterunners. Dieser Gatewiderstand R und die Gate-Source-Kapazität CGS bilden ein RC-Element. Dieses RC-Element verzögert das Einschalten und das Ausschalten der Transistorzellen in den Zellengebieten 1, wenn die Gate-Source-Spannung VGS, die durch das Transistorbauelement erhalten wird, sich ändert. Genauer, wenn sich die Gate-Source-Spannung VGS von einem Aus-Pegel auf einen Ein-Pegel ändert, müssen die Gate-Source-Kapazitäten der Zellengebiete 1 über die Gatewiderstände R bis auf oberhalb der Schwellenspannung der Transistorzellen geladen werden, bevor die Transistorzellen einschalten. Entsprechend, wenn sich die Gate-Source-Spannung VGS von dem Ein-Pegel auf den Aus-Pegel ändert, müssen die Gate-Source-Kapazitäten CGS der Zellengebiete 1 über die Gatewiderstände R auf unterhalb der Schwellenspannung entladen werden, bevor die Transistorzellen der Zellengebiete 1 ausschalten.
  • Die Schwellenspannungen der Transistorzellen können eingestellt werden über das Design der Transistorzellen, wobei gemäß einem Beispiel die Transistorzellen des Transistorbauelements so realisiert sind, dass sie im Wesentlichen dieselbe Schwellenspannung haben. Außerdem ist die Gate-Source-Kapazität jeder Transistorzelle abhängig vom Design der jeweiligen Transistorzellen. Gemäß einem Beispiel sind die Transistorzellen des Transistorbauelements so realisiert, dass sie im Wesentlichen dieselbe Gate-Source-Kapazität haben. In diesem Fall ist die Gate-Source-Kapazität CGS eines Zellengebiets 1 im Wesentlichen proportional zu der Anzahl der in dem jeweiligen Zellengebiet 1 enthaltenen Transistorzellen.
  • Wie oben ausgeführt, kann der Gatewiderstand R eingestellt werden. Durch geeignetes Einstellen des Gatewiderstands R können die den einzelnen Zellengebieten 1 zugeordneten RC-Elemente eingestellt werden. Auf diese Weise können Schaltverzögerungen der einzelnen Zellengebiete 1 eingestellt werden. Jedes RC-Element, das einem Zellengebiet zugeordnet ist, hat eine RC-Zeitkonstante, wobei diese RC-Zeitkonstante gegeben ist durch den dem Zellengebiet zugeordneten Gatewiderstand und die dem Zellengebiet zugeordnete Gate-Source-Kapazität CGS. Die RC-Zeitkonstante eines Zellengebiets 111 in 7 ist beispielsweise gegeben durch R11 . CGS11, wobei R11 den Gatewiderstand bezeichnet und CGS11 die Gate-Source-Kapazität bezeichnet. Außerdem ist beispielsweise die dem Zellengebiet 112 zugeordnete RC-Zeitkontante gegeben durch R11 . CGS12, wobei R11 den Gatewiderstand und CGS12 die Gate-Source-Kapazität bezeichnet. Bei dem in 7 gezeigten Beispiel haben zwei Zellengebiete denselben Gatewiderstand. Dies ist jedoch nur ein Beispiel. Es ist auch möglich, die Zellengebiete so zu realisieren, dass jedes der Zellengebiete über einen Gaterunner an das Gatepad 31 angeschlossen ist, der nur (exklusiv) an das jeweilige Zellengebiet angeschlossen ist. Auf diese Weise kann die RC-Zeitkonstante jedes Zellengebiets 1 eingestellt werden. Gemäß einem Beispiel sind die Gatewiderstände R so realisiert, dass die RC-Zeitkontanten der einzelnen Zellengebiete um weniger als 20%, weniger als 10% oder weniger als 5% von einer durchschnittlichen RC-Zeitkontante abweichen. Auf diese Weise ist die Schaltverzögerung für jedes der Zellengebiete im Wesentlichen dieselbe, so dass die Transistorzellen in den einzelnen Zellengebieten 1 im Wesentlichen zur selben Zeit ein- oder ausschalten. Dies ist jedoch nur ein Beispiel. Durch geeignetes Wählen der Gatewiderstände ist es auch möglich, dafür zu sorgen, dass einzelne Zellengebiete schneller ein- oder ausschalten als andere Zellengebiete. Dies ist nachfolgend erläutert.
  • Transistorbauelemente werden häufig als elektronische Schalter verwendet. Bei einigen Anwendungen ist es wünschenswert, dass das Transistorbauelement rasch ein- oder ausschaltet. Dies kann zu raschen Änderungen eines Stroms durch das Transistorbauelement und einer Spannung über dem Transistorbauelement führen, wobei dies zu EMI (elektromagnetische Interferenz) führen kann. Um EMI zu reduzieren, ist es bei einigen Anwendungen wünschenswert, dass das Transistorbauelement derart schaltet, dass der Strom durch das Transistorbauelement sich eher langsam ändert. Dies kann erreicht werden durch Realisieren der Gatewiderstände derart, dass wenigstens eines der Zellengebiete langsamer als andere der Zellengebiete schaltet. Letzteres kann beispielsweise erreicht werden durch Realisieren des Gatewiderstands des langsamer schaltenden Zellengebietes höher als den Gatewiderstand der anderen Zellengebiete. Auf diese Weise schalten die Transistorzellen des wenigstens einen Zellengebietes mit dem höheren Gatewiderstand langsamer ein oder aus, als die Transistorzellen der anderen Zellengebiete. Auf diese Weise dauert es für das Gesamt-Transistorbauelement länger, von einem Schaltzustand, in dem jede der Transistorzellen ausgeschaltet ist (eingeschaltet ist) zu einem Schaltzustand, in dem jede der Transistorzellen eingeschaltet ist (ausgeschaltet ist) zu wechseln.
  • Das Einschalten und Ausschalten der Transistorzellen ist mit Schaltverlusten verbunden. Grundsätzlich nehmen diese Schaltverluste zu, wenn die Schaltgeschwindigkeit des Transistorbauelements abnimmt. Gemäß einem Beispiel ist das wenigstens eine Zellengebiet, das eine höhere RC-Zeitkonstante als die anderen Zellengebiete hat, und das daher höhere Schaltverluste hat, näher an einem Randgebiet des Halbleiterkörpers 100 angeordnet, von wo Wärme, die mit den Schaltverlusten einhergeht, besser dissipiert werden kann, als von einem Innengebiet des Halbleiterkörpers 100.
  • Zusätzlich zu dem Gaterunner-Widerstand kann jeder Gaterunner 2 eine Gaterunner-Kapazität relativ zu dem Sourceknoten S umfassen. Diese Kapazität kann als verteilt über die Länge des Gaterunners angesehen werden, so dass der Gaterunner so betrachtet werden kann, dass er mehrere RC-Elemente umfasst, die in Reihe geschaltet sind, wobei jedes dieser RC-Elemente einen Teil des Gaterunner-Widerstands und einen Teil der Gaterunner-Kapazität umfasst. Diese Reihenschaltung mit RC-Elementen bewirkt eine Laufzeitverzögerung zwischen einem Zeitpunkt einer Änderung des elektrischen Potentials an dem Gatepad 31 und einem Zeitpunkt, zu dem die Änderung des elektrischen Potentials an den Gateelektroden der Transistorzellen des jeweiligen Zellengebiets 1 erhalten wird. Diese Laufzeitverzögerung addiert sich zu der durch den Widerstand des Gaterunners 2 und die Gate-Source-Kapazität CGS bewirkten Zeitverzögerung, die zuvor erläutert wurde. In jedem Fall kann eine Gesamt-Zeitverzögerung zwischen einer Änderung des elektrischen Potentials an dem Gatepad 31 und einer entsprechenden Änderung des Schaltzustands der Transistorzellen in einem Zellengebiet 2 eingestellt werden durch geeignetes Gestalten der Gaterunner-Kapazität und des Gaterunner-Widerstands des Gaterunners 2, der an das jeweilige Zellengebiet 1 angeschlossen ist.
  • Gemäß einem Beispiel kann der Gaterunner 2 so realisiert werden, dass die Laufzeitverzögerung jedes Gaterunners 2 weniger als 20%, weniger als 10% oder weniger als 5% von einer durchschnittlichen Laufzeitverzögerung der Gaterunner abweicht.
  • Zusätzlich dazu, dass das Schaltverhalten der Transistorzellen in den einzelnen Zellengebieten genau eingestellt werden kann, kann das Realisieren der Gaterunner 2 in der oben erläuterten Weise dabei helfen, die Gesamt-Gaterunner-Anordnung platzsparender als herkömmliche Gaterunner-Anordnungen zu realisieren. Dies ist nachfolgend erläutert.
  • Bei einer herkömmlichen Gaterunner-Anordnung sind beispielsweise mehrere Zellengebiete (mehr als zwei Zellengebiete) an denselben Gaterunner angeschlossen. Um eine signifikante Differenz der RC-Zeitkonstanten der an denselben Gaterunner angeschlossenen Zellengebiete zu vermeiden, wird der Gaterunner üblicherweise mit einem sehr niedrigen Widerstand realisiert, was andererseits viel Platz auf dem Halbleiterkörper erfordert. In vielen Fällen wird ein Widerstand zwischen dem Gatepad und dem niederohmigen Gaterunner realisiert, um die Schaltgeschwindigkeit des Transistorbauelements einzustellen.
  • Durch Realisieren der Gaterunner 2 derart, dass nur eines oder zwei Zellengebiete 1 an denselben Gaterunner 2 angeschlossen sind, muss der Widerstand des jeweiligen Gaterunners 2 nur an das gewünschte Schaltverhalten des (der) zugeordneten Zellengebiets (Zellengebiete) angepasst werden. Ein zusätzlicher Widerstand zwischen dem Gatepad 31 und dem Gaterunner 2 kann weggelassen werden und der gewünschte Widerstand zwischen dem Gatepad 31 und dem Zellengebiet 1 kann erreicht werden durch geeignetes Gestalten des Gaterunners 2, wobei der zum Realisieren des Gaterunners 2 erforderliche Platz umso geringer ist, je höher der Widerstand ist. Bei anderen Beispielen (vergleiche beispielsweise die 2 und 3) können die Widerstandswerte zusätzlicher Widerstände im Vergleich zu einem herkömmlichen Gaterunner-Design reduziert werden, was ebenfalls den Platzverbrauch reduziert.
  • Die 8A bis 8D veranschaulichen ein Beispiel, wie die Transistorzellen realisiert werden können. Genauer, 8A zeigt eine Draufsicht von zwei Zellengebieten 1ij , 1ij+1 , die an denselben Gaterunner 2i angeschlossen sind. Die in 8A gezeigten Zellengebiete 1ij , 1ij+1 repräsentieren ein beliebiges Paar von Zellengebieten, die an denselben Gaterunner angeschlossen sind, wie beispielsweise die Zellengebiete 1111, 1112, die an den Gaterunner 211 angeschlossen sind, die Zellengebiete 121, 122, die an den Gaterunner 221 angeschlossen sind, und so weiter. Nachfolgend wird das Zellengebiet 1ij auch als erstes Zellengebiet bezeichnet und wird das Zellengebiet 1ij+1 auch als zweites Zellengebiet bezeichnet.
  • 8B zeigt eine horizontale Schnittansicht des ersten Zellengebiets 1ij in einer Schnittebene C1-C1 und des zweiten Zellengebiets 1ij+1 in einer Schnittebene C2-C2. Diese Schnittebenen C1-C1, C2-C2 sind in einer Längsrichtung des Gaterunners 2i im Wesentlichen parallel. 8C zeigt eine vertikale Schnittansicht durch einen Abschnitt des ersten Zellengebiets 1ij , des zweiten Zellengebiets 1ij+1 und des Gaterunners 2i in einer Schnittebene D-D. 8D zeigt eine horizontale Schnittansicht in einer Schnittebene E-E, die sich durch das erste Zellengebiet 1ij , das zweite Zellengebiet 1ij+1 und ein Gaterunnergebiet 6k zwischen den ersten und zweiten Zellengebieten 1ij , 1ij+1 erstreckt.
  • Ein Beispiel der Transistorzellen, die in den ersten und zweiten Zellengebieten 1ij , 1ij+1 realisiert werden können, ist in 8B dargestellt. Bezug nehmend auf 8B umfasst jedes Zellengebiet mehrere Transistorzellen 10, wobei diese Transistorzellen 10 jeweils ein Driftgebiet 11, ein Sourcegebiet 12 und ein Bodygebiet 13, das zwischen dem Driftgebiet 11 und dem Sourcegebiet 12 angeordnet ist, und ein Draingebiet 14 aufweisen, wobei das Driftgebiet 11 zwischen dem Bodygebiet 13 und dem Draingebiet 14 angeordnet ist. Optional ist ein Feldstoppgebiet 15 zwischen dem Draingebiet 14 und dem Driftgebiet 11 angeordnet. Außerdem umfasst die Transistorzelle 10 eine Gateelektrode 16, die zwischen dem Bodygebiet 13 angeordnet ist und die durch ein Gatedielektrikum 17 von dem Bodygebiet 13 getrennt ist. Die Transistorzelle 10 ist bei diesem Beispiel eine vertikale Transistorzelle. Das heißt, das Sourcegebiet 12 und das Draingebiet 14 sind in einer vertikalen Richtung des Halbleiterkörpers 100 zueinander beabstandet, wobei die vertikale Richtung eine Richtung senkrecht zu einer ersten Oberfläche 101 ist. Die erste Oberfläche 101 ist die Oberfläche, auf der das Gatepad 31 (in 8B nicht gezeigt) angeordnet ist.
  • Bezug nehmend auf 8B kann das Draingebiet 14 der Transistorzellen jedes Zellengebiets 1ij , 1ij+1 durch ein zusammenhängendes Halbleitergebiet gebildet werden und kann das Driftgebiet 11 der Transistorzellen 10 jedes Zellengebiets 1ij , 1ij+1 durch ein zusammenhängendes Halbleitergebiet gebildet werden. Außerdem können die Gateelektroden 16 von zwei Transistorzellen durch eine Elektrode gebildet werden und können die Bodygebiete von zwei (anderen) Transistorzellen 10 durch ein Halbleitergebiet gebildet werden.
  • Bezug nehmend auf 8B sind die Draingebiete 14 der Transistorzellen 10 an den Drainknoten D des Transistorbauelements angeschlossen. Gemäß einem Beispiel bildet ein zusammenhängendes Halbleitergebiet die Draingebiete jeder der Transistorzellen des Transistorbauelements. In diesem Fall kann dieses Halbleitergebiet den Drainknoten bilden oder an den Drainknoten des Transistorbauelements angeschlossen sein.
  • Bei dem in 8B gezeigten Beispiel sind die Transistorzellen 10 Grabentransistorzellen. Das heißt, die Gateelektrode 16 ist in einem Graben angeordnet, der sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstreckt. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren (nicht dargestellten) Beispiel sind die Transistorzellen planare Transistorzellen. In diesem Fall ist die Gateelektrode oberhalb der ersten Oberfläche des Halbleiterkörpers angeordnet.
  • Die Gate-Source-Kapazität der Transistorzelle 10 ist die Kapazität zwischen der Gateelektrode 16 und dem Sourcegebiet 12. Diese Kapazität ist unter anderem abhängig von einer Dicke und einem Material des Gatedielektrikums 17 und ist abhängig davon, wie stark die Gateelektrode 16 und das Sourcegebiet 12 überlappen. Die Schwellenspannung der Transistorzelle 10 ist unter anderem abhängig von einer Dotierungskonzentration des Bodygebiets 13.
  • Das Transistorbauelement kann als n-leitendes Transistorbauelement oder als p-leitendes Transistorbauelement realisiert sein. In einem n-leitenden Transistorbauelement sind das Sourcegebiet 12 und das Driftgebiet 11 n-dotiert und das Bodygebiet 13 ist p-dotiert. In einem p-leitenden Transistorbauelement sind das Sourcegebiet 12 und das Driftgebiet 11 p-dotiert und das Bodygebiet 13 ist n-dotiert. Außerdem kann das Transistorbauelement als Anreicherungsbauelement oder als Verarmungsbauelement realisiert werden. In einem Anreicherungsbauelement grenzt das Bodygebiet 13 an das Gatedielektrikum 17 an (wie in 8B dargestellt ist). In einem Verarmungsbauelement umfasst die Transistorzelle 10 zusätzlich ein Kanalgebiet desselben Dotierungstyps wie das Sourcegebiet 12 und das Driftgebiet 11, wobei dieses Kanalgebiet sich entlang des Gatedielektrikums 17 zwischen dem Sourcegebiet 12 und dem Driftgebiet erstreckt (in 8B nicht gezeigt). Außerdem kann das Transistorbauelement als MOSFET (Metal Oxide Semiconductor Field-Effect Transistor) oder als IGBT (Insulated Gate Bipolar Transistor) realisiert sein. In einem MOSFET hat das Draingebiet 14 denselben Dotierungstyp wie das Sourcegebiet 12 und das Driftgebiet 11. In einem IGBT hat das Draingebiet 14 einen Dotierungstyp komplementär zu dem Dotierungstyp des Sourcegebiets 12 und des Driftgebiets 11. (In einem IGBT wird das Draingebiet 14 auch als Kollektorgebiet bezeichnet).
  • Bezug nehmend auf 8B ist das Sourcegebiet 12 jeder Transistorzelle 10 jedes Zellengebietes an eine jeweilige Sourceelektrode 51i , 51i+1 angeschlossen, die oberhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet ist. Bezug nehmend auf 8B können die Sourceelektroden 51i , 51i+1 auf einer Isolationsschicht 53 angeordnet sein, die auf der ersten Oberfläche 101 des Halbleiterkörpers 100 gebildet ist, wobei elektrisch leitende Vias 52 sich von den Sourceelektroden 51i , 51i+1 durch die Isolationsschicht 53 zu den Sourcegebieten 12 und den Bodygebieten 13 erstrecken, um die Source- und Bodygebiete 12, 13 an die Sourceelektroden 51i , 51i+1 anzuschließen.
  • Bezug nehmend auf 8C ist die Sourceelektrode 51i , die an die Transistorzellen des ersten Zellengebiets 1ij angeschlossen ist, zu der Sourceelektrode 51ij+1, die an die Transistorzellen des zweiten Zellengebiets 1ij+1 angeschlossen ist, beabstandet. Der Gaterunner 2i ist zwischen diesen Sourceelektroden 51i , 51i+1 angeordnet und ist zu diesen Sourceelektroden 51i , 51i+1 beabstandet. Außerdem kann eine Isolationsschicht 57 in einem Zwischenraum zwischen den Gaterunnern 2i und den Sourceelektroden 51i , 51i+1 angeordnet sein. Die Isolationsschicht 57 umfasst ein elektrisch leitendes Material und kann wenigstens eines von einem Oxid, einem Nitrid, einem Imid, oder Kombinationen hiervon umfassen.
  • Bezug nehmend auf 8D können die Gateelektroden 16 langgestreckte Elektroden sein, wobei sich diese Gateelektroden 16 jeweils von dem ersten Zellengebiet 1ij durch das Gaterunnergebiet 6k zu dem zweiten Zellengebiet 1ij+1 erstrecken können, so dass es eine oder mehrere Transistorzellen in dem ersten Zellengebiet 1ij und eine oder mehrere Transistorzellen in dem zweiten Zellengebiet 1ij+1 gibt, die dieselbe Gateelektrode 16 haben. Die Bodygebiete 13 können sich von dem ersten Zellengebiet 1ij durch das Gaterunnergebiet 6k zu dem zweiten Zellengebiet 1ij+1 erstrecken, wobei sich die Sourcegebiete 12 möglicherweise nicht in das Gaterunnergebiet 6k erstrecken.
  • Bezug nehmend auf die 8C und 8D ist der Gaterunner 2i an die Gateelektroden 16 in dem Gaterunnergebiet 6k angeschlossen (wobei in 8D die Position des Gaterunners in gestrichelten Linien dargestellt ist). Bezug nehmend auf 8C kann der Gaterunner 2i oberhalb der Isolationsschicht angeordnet und an die einzelnen Gateelektroden 16 über elektrisch leitende Vias 21i angeschlossen sein, die sich durch die Isolationsschicht 53 von dem Gaterunner 2i zu den Gateelektroden 16 erstreckt. Gemäß einem Beispiel, das in 8D dargestellt ist, ist die Längsrichtung des Gaterunners 2i im Wesentlichen senkrecht zu Längsrichtungen der Gateelektroden 16.
  • Die internen Gate-Source-Spannungen der Zellengebiete 1ij , 1ij+1 , die in den 8A-8D dargestellt sind, sind Spannungen zwischen dem Gaterunner 2i und den Sourceelektroden 51i , 51i+1 , wobei die Sourceelektroden 51i , 51i+1 an den Sourceknoten des Transistors angeschlossen sind. Letzteres ist weiter unten erläutert. Die in den Zellengebieten 1ij , 1ij+1 enthaltenen Transistorzellen sind abhängig von der zwischen dem Gaterunner 2i und der jeweiligen Sourceelektrode 51i , 51i+1 erhaltenen Gate-Source-Spannung in einem Ein-Zustand oder einem Aus-Zustand. Die Transistorzellen sind im Ein-Zustand, wenn die interne Gate-Source-Spannung einen leitenden Kanal in dem Bodygebiet 13 entlang des Gatedielektrikums 17 bewirkt, und die Transistorzellen sind im Aus-Zustand, wenn die interne Gate-Source-Spannung derart ist, dass kein solcher leitender Kanal vorhanden ist. Transistorzellen eines n-leitenden Anreicherungs-Transistorbauelements sind beispielsweise im Ein-Zustand, wenn die interne Gate-Source-Spannung eine positive Spannung höher als eine Schwellenspannung ist.
  • Bei dem in den 8B bis 8D dargestellten Beispiel umfassen die ersten und zweiten Zellengebiete 1ij , 1ij+1 jeweils nur aktive Transistorzellen. Das heißt, jede Transistorzelle umfasst ein an die jeweilige Sourceelektrode 51i , 51i+1 angeschlossenes Sourcegebiet 12 und eine an den Gaterunner 2i angeschlossene Gateelektrode. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren Beispiel, das in 9 dargestellt ist, kann jedes Zellengebiet eine oder mehrere inaktive Transistorzellen 10' umfassen, die zwischen aktiven Transistorzellen angeordnet sind. Die inaktive Transistorzelle 10' unterscheidet sich von der aktiven Transistorzelle 10 dadurch, dass sie kein Sourcegebiet 12 umfasst. Außerdem ist die jeweilige Gateelektrode 16 inaktiver Transistorzellen 10' nicht an den Gaterunner 2i angeschlossen.
  • 10A veranschaulicht schematisch eine Draufsicht von zwei benachbarten Zellengebieten 1ij+1 , 1ij+2 , die an unterschiedliche Gaterunner angeschlossen sind. Beispiele dieser Zellengebiete 1ij+1 , 1ij+2 sind die in den 1-3 und 6 dargestellten Zellengebiete 112 , 113, die Zellengebiete 122, 123, die Zellengebiete 132, 133, und so weiter. Nachfolgend wird das Zellengebiet 1ij+1 als zweites Zellengebiet bezeichnet und wird das Zellengebiet 1ij+2 als drittes Zellengebiet bezeichnet. 10B zeigt eine vertikale Schnittansicht dieser Zellengebiete 1ij+1 , 1ij+2 in einer vertikalen Schnittebene F-F, und 10C zeigt eine horizontale Schnittansicht in einer in 10B dargestellten Schnittebene G-G.
  • Bezug nehmend auf die 10B und 10C können eine oder mehrere Transistorzellen 10 in dem zweiten Zellengebiet 1ij+1 und eine oder mehrere Transistorzellen in dem dritten Zellengebiet 1ij+2 dieselbe Gateelektrode 16 und dasselbe Sourcegebiet 12 haben und können an dieselbe Sourceelektrode 51i+1 angeschlossen sein. Damit gibt es über die Gateelektroden 16 eine elektrisch leitende Verbindung zwischen dem an das zweite Zellengebiet 1ij+1 angeschlossenen Gaterunner und dem an das dritte Zellengebiet 1ij+2 angeschlossenen Gaterunner. In diesem Fall gibt es keine strukturelle Grenze zwischen den zweiten und dritten Zellengebieten 1ij+1 , 1ij+2 oder zwischen den Transistorzellen des zweiten Zellengebietes 1ij+1 und den Transistorzellen des dritten Zellengebietes 1ij+2 . Allerdings gibt es, wie unten erläutert ist, eine funktionelle Grenze zwischen diesen zweiten und dritten Zellengebieten 1ij+1 , 1ij+2 .
  • Die langgestreckten Gateelektroden 16 bestehen aus einem elektrisch leitenden Material, wie beispielsweise dotiertem Polysilizium oder einem Metall, und haben einen elektrischen Widerstand. Wie oben ausgeführt schaltet eine Transistorzelle abhängig von einer Spannung zwischen der Gateelektrode 16 und dem Sourcegebiet 12 ein oder aus, wobei im Ein-Zustand einer Transistorzelle ein leitender Kanal in dem Bodygebiet 13 entlang des Gatedielektrikums 17 vorhanden ist und im Aus-Zustand der leitende Kanal unterbrochen ist. Aufgrund des Widerstands der Gateelektrode bildet sich der leitende Kanal entlang der Gateelektrode 16 an jeder Position nicht gleichzeitig oder wird nicht gleichzeitig unterbrochen, wenn sich die durch das Transistorbauelement erhaltende Gate-Source-Spannung VGS ändert, und sich damit das elektrische Potential der Gaterunner 2 ändert. Stattdessen, ändert sich, wenn sich das elektrische Potential der Gaterunner 2 ändert, der Betriebszustand (Ein-Zustand oder Aus-Zustand) der Transistorzellen zunächst an Positionen nahe der Gaterunner, von wo sich die Änderung des Betriebszustands zu Positionen weiter beabstandet zu den Gaterunnern 2 „ausbreitet“. In dem Fall in dem eine Gateelektrode 16 an zwei (oder mehr) Gaterunner angeschlossen ist, kann die Gateelektrode 16 und die jeweilige Transistorzelle 10 als unterteilt in zwei Abschnitte angesehen werden, einen ersten Abschnitt, der näher zu einem ersten der Gaterunner angeordnet ist und dessen Betriebszustand durch den ersten Gaterunner bestimmt ist, und einen zweiten Abschnitt, der näher zu einem zweiten der Gaterunner angeordnet ist und dessen Betriebszustand durch den zweiten Gaterunner bestimmt ist. Eine „Grenze“ zwischen diesen zwei Abschnitten der Transistorzelle kann als Grenze zwischen zwei Zellengebieten 1 angesehen werden.
  • Die 11A und 11B veranschaulichen ein weiteres Beispiel der Transistorzellen 10. Bei diesem Beispiel umfasst jede Transistorzelle zusätzlich eine Feldelektrode 18, die durch ein Feldelektrodendielektrikum 19 gegenüber dem Driftgebiet 11 dielektrisch isoliert ist. 11A veranschaulicht die Transistorzellen in vertikalen Schnittebenen C1-C1, C2-C2, die anhand von 8B erläutert wurden, und 11B veranschaulicht die Transistorzellen in einer Schnittebene D-D, die anhand von 8C erläutert wurde. Bei dem in den 11A und 11B dargestellten Beispiel sind die Feldelektroden 18 in demselben Gräben wie die Gateelektroden 16 angeordnet. Außerdem erstrecken sich Bezug nehmend auf 11B die Feldelektroden 18 von dem ersten Zellengebiet 1ij durch das Gaterunnergebiet 6k in das zweite Zellengebiet 1ij+1 .
  • Die Feldelektroden 18 können an die Gateelektrode G des Transistorbauelements oder den Sourceknoten S des Transistorbauelements angeschlossen sein. Entsprechende Verbindungen sind in den 11A und 11B allerdings nicht dargestellt. Gemäß einem Beispiel sind die Feldelektroden 18 durch die Sourceelektroden 51 an den Sourceknoten S angeschlossen. Dies ist in den 13A und 13B dargestellt, wobei 13A eine vertikale Schnittansicht des Halbleiterkörpers 100 in der anhand von 10 erläuterten Schnittebene F-F veranschaulicht und 13B eine horizontale Schnittansicht in der in 13A dargestellten und anhand der 10B und 10C erläuterten Schnittebene G-G veranschaulicht.
  • 8A zeigt eine Draufsicht und die 8B und 11B zeigen vertikale Schnittansichten an einer Position des Routingkanals 6k , an der nur ein Gaterunner 2i zwischen zwei Zellengebieten vorhanden ist. Der Gaterunner 2i in diesen Figuren kann beispielsweise den Gaterunner 211 zwischen den Zellengebieten 111 , 112 , den Gaterunner 212 zwischen den Zellengebieten 113, 114, oder den Gaterunner 213 zwischen den Zellengebieten 115, 116, die in den 1 bis 3 dargestellt sind, repräsentieren. 11 zeigt eine vertikale Schnittansicht des Routingkanals 6k an einer Position, an der drei Gaterunner 2i, 2j, 2k vorhanden sind, wobei an dieser Position nur einer der Gaterunner 2i , 2j, 2k an die zwischen den Gaterunnern 2i , 2j, 2k angeordnete Gateelektrode angeschlossen ist. Die Gaterunner 2i , 2j, 2k in 12 repräsentierten beispielsweise Gaterunner 211 , 221 , 231 zwischen Zellengebieten 131, 132, Gaterunner 212 , 222 , 232 zwischen Zellengebieten 133, 134, oder Gaterunner 213 , 223 , 233 zwischen Zellengebieten 135 , 136 , die in den 1 bis 3 dargestellt sind.
  • Bezug nehmend auf 12 sind die Gaterunner 2i , 2j, 2k in dem Routingkanal 6k voneinander beabstandet und voneinander isoliert. Optional kann eine Isolationsschicht 57 des anhand von 8A erläuterten Typs zwischen den Gaterunnern 2i, 2j, 2k angeordnet sein.
  • Bei dem in den 13A und 13B gezeigten Beispiel umfasst die Feldelektrode 18 einen Verbindungsabschnitt 181 , der sich durch die Gateelektrode zu der ersten Oberfläche 101 erstreckt, der durch ein Dielektrikum gegenüber der Gateelektrode 16 isoliert ist und der an die Sourceelektrode 51i+1 angeschlossen ist. Bezug nehmend auf 13A kann der Verbindungsabschnitt 181 an die Sourceelektrode 51i+1 über ein elektrisch leitendes Via 54 angeschlossen sein, das in der Isolationsschicht 53 angeordnet ist. Außerdem ist bei diesem Beispiel der Verbindungsabschnitt 181 im Bereich einer Grenze zwischen zwei Zellengebieten, dem zweiten Zellengebiet 1ij+1 und dem dritten Zellengebiet 1ij+2 bei diesem Beispiel, angeordnet, so dass der Verbindungsabschnitt 181 die Gateelektroden 16 der Transistorzellen in den benachbarten Zellengebieten 1ij+1 , 1ij+2 trennt.
  • Wie oben erläutert sind die Sourcegebiete 12 der Transistorzellen 10 an den Sourceknoten S des Transistorbauelements über eine oder mehrere Sourceelektroden angeschlossen. Ein Beispiel eines Transistorbauelements, das mehrere getrennte Sourceelektroden 511-514 umfasst, ist in 14 dargestellt, die eine Draufsicht des Transistorbauelements zeigt. Positionen der Zellengebiete 111-136 unterhalb der Sourceelektroden 511-514 sind in 14 in gestrichelten Linien dargestellt. Bei dem in 14 gezeigten Beispiel umfasst das Transistorbauelement vier Sourceelektroden. Dies ist jedoch nur ein Beispiel. Die Anzahl der Sourceelektroden ist beliebig und abhängig vom spezifischen Design des Transistorbauelements.
  • Bei diesem in 14 gezeigten Beispiel sind Zellengebiete 1, die zwischen zwei Gaterunner-Gebieten 6 angeordnet sind oder die zwischen einem Gaterunner-Gebiet 6 und einem Rand des Halbleiterkörpers 100 angeordnet sind, an dieselbe Sourceelektrode angeschlossen. Genauer, bei dem in 14 gezeigten Beispiel sind beispielsweise Zellengebiete 112 , 113, 122, 123, 132, 133, die zwischen Gaterunnergebieten 61 , 62 angeordnet sind, an dieselbe Sourceelektrode 512 angeschlossen. Die Zellengebiete 111 , 121, 131 beispielsweise, die zwischen einem Rand 1001 des Halbleiterkörpers 100 und dem Gaterunnergebiet 61 angeordnet sind, sind an dieselbe Sourceelektrode 511 angeschlossen. „Ein Zellengebiet, das an eine Sourceelektrode angeschlossen ist“ bedeutet, dass Sourcegebiete 12 der Transistorzellen, die im Zellengebiet enthalten sind, an die Sourceelektrode 51 angeschlossen sind (wobei 51 eine beliebige der Sourceelektroden 511-514 bezeichnet).
  • Bei dem in 14 gezeigten Beispiel sind die Sourceelektroden 511-514 voneinander beabstandet, so dass es mehrere getrennte Sourceelektroden 511-514 gibt. Diese Sourceelektrode können an einen Sourceknoten S des Transistorbauelements auf verschiedene Weise angeschlossen sein. Ein Beispiel ist in 15 dargestellt, die eine Draufsicht des Transistorbauelements zeigt.
  • Gemäß einem Beispiel werden die Sourceelektroden 51 und die Gaterunner 2 basierend auf derselben Elektrodenschicht im selben Prozess hergestellt. Ein Beispiel eines solchen Prozesses ist in den 16A-16C dargestellt, wobei diese 16A-16C jeweils eine vertikale Schnittansicht eines Abschnitts des Halbleiterkörpers 100 während des Herstellungsprozesses zeigen. Der Halbleiterkörper 100 ist in diesen Figuren nur schematisch dargestellt, das heißt, Transistorzellen oder andere strukturelle Elemente des Transistorbauelements, die in dem Halbleiterkörper 100 enthalten sind, sind nicht dargestellt.
  • Bezug nehmend auf 16A umfasst das Verfahren außerdem das Herstellen der Isolationsschicht 53 auf der ersten Oberfläche 101 des Halbleiterkörpers und das Herstellen erster Öffnungen 55 und zweiter Öffnungen 56 in der Isolationsschicht 53. Die ersten Öffnungen 55 dienen dazu, die in 8B dargestellten Verbindungs-Vias herzustellen, und die zweiten Öffnungen 56 dienen dazu, die in 8C dargestellten Verbindungs-Vias 211 herzustellen.
  • Bezug nehmend auf 16B umfasst das Verfahren außerdem das Herstellen einer Elektrodenschicht 200 auf der Isolationsschicht 53 derart, dass die Elektrodenschicht 200 die Isolationsschicht 53 überdeckt und die ersten und zweiten Öffnungen 55, 56 füllt. Das Herstellen der Elektrodenschicht 200 kann einen Abscheideprozess umfassen. In diesem Prozess kann eine einzelne elektrisch leitende Schicht abgeschieden werden oder können zwei oder mehr unterschiedliche elektrisch leitende Schichten übereinander abgeschieden werden. Durch Füllen der ersten und zweiten Öffnungen 55, 56 mit der wenigstens einen elektrisch leitenden Schicht werden die Source-Verbindungs-Vias 52 und die Gate-Verbindungs-Vias 51i hergestellt.
  • Bezug nehmend auf 16C umfasst das Verfahren außerdem das Strukturieren der Elektrodenschicht 200 derart, dass die Sourceelektroden 51 und die Gaterunner 2 hergestellt werden, wobei in 16C nur zwei Sourceelektroden 51i , 51i+1 und ein Gaterunner 2i gezeigt sind. Das Strukturieren der Elektrodenschicht 200 kann einen Ätzprozess unter Verwendung einer strukturierten Ätzmaske 300 (in 16C in gestrichelten Linien dargestellt) umfassen.
  • Wie oben ausgeführt, kann die Elektrodenschicht 200 einen Schichtstapel mit zwei oder mehr elektrisch leitenden Schichten umfassen. Ein Beispiel einer Elektrodenschicht 200 mit mehreren elektrisch leitenden Schichten ist in 17 dargestellt. Bei diesem Beispiel umfasst die Elektrodenschicht 200 eine Kontaktschicht 201, die dazu ausgebildet ist, einen Kontakt zu den (nicht dargestellten) Sourcegebieten und den Gateelektroden zu bilden. Gemäß einem Beispiel umfasst die Kontaktschicht 201 wenigstens eines von Titan (Ti) und Titannitrid (TiN). Eine Dicke der Kontaktschicht 201 ist beispielsweise zwischen 50 Nanometern (nm) und 100 nm.
  • Außerdem umfasst die Elektrodenschicht 200 eine Füllschicht 202, die dazu ausgebildet ist, verbleibende Öffnungen nach Herstellen der Kontaktschicht 201 in den Öffnungen 55, 56 zu füllen. Gemäß einem Beispiel umfasst die Füllschicht 202 wenigstens eines von Titan (Ti) und Titannitrid (TiN). Eine Dicke der Füllschicht ist beispielsweise zwischen 100 Nanometern (nm) und 200 nm.
  • Außerdem kann die Elektrodenschicht 200 eine Stress-Kompensationsschicht 203 auf der Füllschicht 202 und eine weitere Kontaktschicht 204 umfassen. Die Kontaktschicht 204 umfasst wenigstens eines von Kupfer (Cu), Aluminium (Al) oder eine Al-Cu-Legierung (AlCu) und ist dazu ausgebildet, Verbinder, wie beispielsweise Bonddrähte oder Clips, daran angeschlossen zu haben. Eine Dicke der Kontaktschicht 204 ist beispielsweise zwischen 2 Mikrometern (µm) und 5 Mikrometern (µm). Die Stress-Kompensationsschicht 203 kompensiert mechanischen Stress, der aus unterschiedlichen thermischen Ausdehnungskoeffizienten der Kontaktschicht 204 und der Füllschicht 202 resultieren kann. Eine Dicke der Stresskompensationsschicht 203 ist beispielsweise zwischen 100 Nanometern (nm) und 200 nm. Gemäß einem Beispiel umfasst die Stress-Kompensationsschicht 203 eine Titan-Wolfram-Legierung (TiW).
  • Wenn die Sourceelektroden 51 und die Gaterunner 2 basierend auf derselben Elektrodenschicht 200 hergestellt werden, können die Widerstände der einzelnen Gaterunner 2 durch die Breite der Gaterunner eingestellt werden, wenn davon ausgegangen wird, dass die Länge der Gaterunner im Wesentlichen durch den Abstand zwischen dem Gatepad 31 und den jeweiligen Zellengebieten 1 gegeben ist. Zusätzlich kann der Widerstand zwischen dem Pad 31 und den Zellengebieten 1 eingestellt werden durch Realisieren eines oder mehrerer zusätzlicher Widerstände 4. Bezug nehmend auf 3 können diese zusätzlichen Widerstände zwischen dem Gatepad 31 und den Gaterunnern 2 angeordnet werden. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren Beispiel sind die Gaterunner 2 in zwei oder mehr Abschnitte unterteilt und die Widerstände 4 sind zwischen diese zwei oder mehr Gaterunnerabschnitte geschaltet.
  • Die Anzahl der Zellengebiete 1 des Transistorbauelements ist beliebig. Gemäß einem Beispiel umfasst das Transistorbauelement zwischen 4 und 20 Zellengebiete 100. Gemäß einem Beispiel haben die Zellengebiete 1 im Wesentlichen dieselbe Größe. „Im Wesentlichen dieselbe Größe“ umfasst, dass die Größe der einzelnen Zellengebiete weniger als 20%, weniger als 10% oder sogar weniger als 5% von einer durchschnittlichen Größe der Zellengebiete 5 abweicht.

Claims (11)

  1. Transistorbauelement, das aufweist: einen Halbleiterkörper (100); mehrere Zellengebiete (1), die jeweils mehrere Transistorzellen (10) aufweisen, die wenigstens teilweise in dem Halbleiterkörper (100) integriert sind und die jeweils eine jeweilige Gateelektrode (16) aufweisen; mehrere Routingkanäle (6), die jeweils zwischen zwei oder mehr der Zellengebiete (1) angeordnet sind; ein Gatepad (31), das oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) angeordnet ist; und mehrere Gaterunner (2), die jeweils an das Gatepad (31) gekoppelt sind und die jeweils in einem der mehreren Routingkanäle (6) angeordnet sind, wobei die mehreren Gaterunner (2) jeweils einem der mehreren Zellengebiete (1) derart zugeordnet sind, dass die Gateelektroden (16) in jedem der mehreren Zellengebiete (1) an den zugeordneten Gaterunner (2) angeschlossen sind, wobei die Routingkanäle (6) jeweils zwei oder mehr Gaterunner (2) aufweisen, die parallel geführt und beabstandet zueinander angeordnet sind, und wenigstens einer der mehreren Gaterunner (2) über einen Widerstand (4) an das Gatepad (31) gekoppelt ist.
  2. Transistorbauelement, das aufweist: einen Halbleiterkörper (100); mehrere Zellengebiete (1), die jeweils mehrere Transistorzellen (10) aufweisen, die wenigstens teilweise in dem Halbleiterkörper (100) integriert sind und die jeweils eine jeweilige Gateelektrode (16) aufweisen; mehrere Routingkanäle (6), die jeweils zwischen zwei oder mehr der Zellengebiete (1) angeordnet sind; ein Gatepad (31), das oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) angeordnet ist; mehrere Gaterunner (2), die jeweils an das Gatepad (31) gekoppelt sind und die jeweils in einem der mehreren Routingkanäle (6) angeordnet sind; und mehrere Sourceelektroden (51), wobei die mehreren Sourceelektroden (51) jeweils zwei oder mehr der mehreren Zellengebiete (1) derart zugeordnet sind, dass Sourcegebiete (12) der mehreren Transistorzellen (10) in jedem der mehreren Zellengebiete (1) an die zugeordnete Sourceelektrode (51) angeschlossen sind, wobei die mehreren Gaterunner (2) jeweils einem der mehreren Zellengebiete (1) derart zugeordnet sind, dass die Gateelektroden (16) in jedem der mehreren Zellengebiete (1) an den zugeordneten Gaterunner (2) angeschlossen sind, wobei die Routingkanäle (6) jeweils zwei oder mehr Gaterunner (2) aufweisen, die parallel geführt und beabstandet zueinander angeordnet sind, und wobei die mehreren Gaterunner (2) und die mehreren Sourceelektroden (51) auf derselben leitenden Schicht oder demselben leitenden Schichtstapel (200) basieren.
  3. Transistorbauelement nach Anspruch 1 oder 2, bei dem die mehreren Gaterunner (2) jeweils direkt an das Gatepad (31) gekoppelt sind.
  4. Transistorbauelement nach einem beliebigen der vorangehenden Ansprüche, bei dem die Routingkanäle (6) jeweils weiterhin ein Isolationsmaterial (57) aufweisen, das die zwei oder mehr Gaterunner (2) elektrisch voneinander isoliert.
  5. Transistorbauelement nach Anspruch 3, bei dem der Routingkanal (6) keine weiteren Elemente aufweist.
  6. Transistorbauelement nach einem beliebigen der vorangehenden Ansprüche, bei dem die mehreren Zellengebiete (1) in Zeilen und Spalten angeordnet sind, wobei jede Spalte wenigstens zwei Zellengebiete aufweist, die in einer ersten lateralen Richtung (x) nebeneinander angeordnet sind und die unterschiedlichen Gaterunnern zugeordnet sind, wobei jede Zeile mehrere Zellengebiete aufweist, die in einer zweiten lateralen Richtung (y) nebeneinander angeordnet sind.
  7. Transistorbauelement nach Anspruch 6, bei dem das Transistorbauelement mehrere Grabenelektroden aufweist, die sich jeweils in der zweiten lateralen Richtung erstrecken, und bei dem die mehreren Grabenelektroden jeweils die Gateelektroden (16) von Transistorzellen in unterschiedlichen Zellengebieten, die in der zweiten lateralen Richtung (y) nebeneinander angeordnet sind, bilden.
  8. Transistorbauelement nach einem beliebigen der vorangehenden Ansprüche, bei dem die mehreren Gaterunner (2) jeweils an zwei der mehreren Zellengebiete angeschlossen sind.
  9. Transistorbauelement nach einem der vorangehenden Ansprüche, bei dem die mehreren Gaterunner (2) jeweils eine Breite und eine Höhe haben, und wobei die Breite ausgewählt ist aus zwischen 1 Mikrometer und 15 Mikrometern und die Höhe ausgewählt ist aus zwischen 0,5 Mikrometern und 5 Mikrometern.
  10. Transistorbauelement nach einem der vorangehenden Ansprüche, bei dem die mehreren Zellengebiete zwischen 4 und 20 Zellengebiete aufweisen.
  11. Transistorbauelement nach einem der vorangehenden Ansprüche, bei dem die Transistorzellen (10) IGBT-Zellen oder MOSFET-Zellen sind.
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