CN112687683A - 晶体管器件 - Google Patents

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H·梅尔兹纳
M·丹克尔
P·伊尔斯格勒
S·施密特
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Abstract

公开了一种晶体管器件。该晶体管器件包括：半导体本体(100)；多个单元区域(1)，各自包括多个晶体管单元(10)，其至少部分地集成在半导体本体(100)中并且各自包括相应的栅极电极(16)；多个布线通道(6)，各自布置在两个或更多个单元区域(1)之间；栅极焊盘(31)，布置在半导体本体的第一表面(101)上方；和多个栅极流道(2)，各自耦合至栅极焊盘并且各自布置在多个布线通道之一中。多个栅极流道中的每个与多个单元区域之一相关联，使得多个单元区域中的每个中的栅极电极连接到相关联的栅极流道，并且多个布线通道中的每个包括两个或更多个平行且彼此间隔开布线的栅极流道。

Description

晶体管器件
技术领域
本公开总体上涉及一种晶体管器件，并且更具体地涉及一种具有多个晶体管单元的晶体管。
背景技术
在具有多个晶体管单元、例如MOSFET或IGBT的晶体管器件中，每个晶体管单元均包括栅极电极，其中在每个晶体管单元的栅极电极处接收的驱动电压控制相应晶体管单元的开关状态，其中晶体管单元是导通还是截止取决于晶体管单元的栅极-源极电容两端的电压是高于还是低于阈值电压。晶体管单元从栅极焊盘接收驱动电压，该晶体管单元通过栅极流道连接到该栅极焊盘，其中多个晶体管单元可以连接到同一栅极流道。不可避免的是，每个栅极流道均具有电阻，其中栅极焊盘与相应晶体管单元之间的电阻取决于晶体管单元与栅极流道连接的位置，其中电阻随着栅极焊盘与晶体管单元之间的距离增加而增加。此外，电阻越高，在栅极焊盘处接收到的驱动电压的电压电平改变的时刻与相应晶体管单元的开关状态改变的时刻之间的延迟时间也越长。因此，在连接到相同栅极流道的晶体管单元改变其开关状态的时刻之间，可能存在相当大的时间延迟。这些时间延迟可能导致较早开启的那些晶体管单元过载。
因此，需要更好地控制晶体管器件中的晶体管单元的导通和截止。
发明内容
一个示例涉及一种晶体管器件。该晶体管器件包括：半导体主体；多个单元区域，各自包括多个晶体管单元，多个晶体管单元至少部分地集成在半导体主体中并且各自包括相应的栅极电极；多个布线通道，各自布置在两个或更多个单元区域之间；布置在半导体本体的第一表面上方的栅极焊盘；以及多个栅极流道，各自耦合至该栅极焊盘并且各自布置在多个布线通道之一中。多个栅极流道中的每个与多个单元区域之一相关联，使得多个单元区中的每个单元中的栅极电极连接到相关联的栅极流道。此外，多个布线通道中的每个包括两个或更多个平行且彼此间隔开布线的栅极流道。
另一个示例涉及一种晶体管器件。晶体管器件包括：半导体本体；多个单元区域，各自包括多个晶体管单元，多个晶体管单元至少部分地集成在半导体本体中并且各自包括相应的栅极电极；布置在半导体本体的第一表面上方的栅极焊盘；和多个栅极流道。每个栅极流道具有电容、电阻和传播延迟，可以通过调节电容和电阻中的至少一个来调节传播延迟，其中多个栅极流道中的每个将多个单元区域之一的栅极电极耦合至栅极焊盘。
附图说明
下面参考附图说明示例。附图用来说明某些原理，因此仅示出了理解这些原理所必需的方面。图未按比例绘制。在附图中，相同的附图标记表示相似的特征。
图1示意性地示出了晶体管器件的俯视图，该晶体管器件包括栅极焊盘、多个单元区域和多个栅极流道；
图2示出了图1所示的晶体管器件的改型；
图3示出了图2所示的晶体管器件的改型；
图4A-4C示出了可以在图2或3所示的晶体管器件中实现的电阻器的一个示例；
图5示出了电阻器的另一示例；
图6示出了图1所示的晶体管器件的进一步的改型；
图7示出了图1、2、5或6之一所示的晶体管器件的等效电路图；
图8A-8D示出了连接到同一栅极流道的两个单元区域的晶体管单元；
图9示出了图8D所示的晶体管单元的改型；
图10A-10C分别示出了晶体管器件的一个部段的垂直截面图和水平截面图，在该部段中两个单元区域彼此邻接；
图11A-11B示出了根据另一示例的晶体管单元，其中这些晶体管单元各自包括场电极；
图12示出了几个栅极流道和两个相邻单元区域的垂直截面图；
图13A-13B示出了用于将相邻单元区域中的晶体管单元的场电极连接至源极电极的一个示例；
图14示出了图1所示类型的晶体管器件的俯视图，其中除了栅极焊盘和栅极流道之外还示出了源极电极；
图15示出了包括图14所示类型的晶体管器件的封装；
图16A-16C示出了用于形成栅极流道和源极电极的方法的一个示例；和
图17更详细地示出了图16B所示的导电层的一个示例。
具体实施方式
在下面的详细描述中，参考了附图。附图是说明书的一部分，并且出于说明的目的，示出了如何使用和实现本发明的示例。应当理解，除非另外特别指出，否则本文所述的各种实施例的特征可以彼此组合。
图1示意性地示出了根据一个示例的晶体管器件的俯视图。参照图1，晶体管器件包括半导体本体100和多个单元区域111-136。这些单元区域111-136中的每个包括多个晶体管单元，这些晶体管单元至少部分地集成在半导体本体100中并且各自包括相应的栅极电极。但是，在图1中未详细示出晶体管单元。在下文中将进一步详细说明如何实现这些晶体管单元的示例。在图1所示的示例中，通过晶体管器件的电路符号示意性地示出了包括在每个单元区域111-136中的晶体管单元。仅出于说明目的，该电路符号是n型增强MOSFET的电路符号。但是，这仅是示例。任何其他类型的晶体管器件也可以在半导体主体100中实现。也可以在半导体本体100中实现任何其他类型的晶体管器件、即(仅作为实例)任何其他类型的MOSFET、IGBT(绝缘栅双极晶体管)或JFET(结型场效应晶体管)。
根据一个示例，半导体本体100包括单晶半导体材料。单晶半导体材料的示例包括但不限于硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。
参照图1，该晶体管器件还包括栅极焊盘31和多个栅极流道211-233。栅极焊盘31布置在半导体本体100的第一表面上方，并且每个栅极流道211-233耦合至栅极焊盘31。
在下文中，当在各个单元区域111-136之间不需要区分时，附图标记1表示单元区域111-136中的任意一个或多个单元区域111-136。等效地，当不需要各个栅极流道211-233之间的区别时，附图标记2表示栅极流道211-233中的任意一个或多个栅极流道211-233。
参照图1，多个栅极流道2中的每个被分配给多个单元区域1中的至少一个(与之相关联)，使得在多个单元区域1的至少一个中的晶体管单元的栅极电极连接到所分配的(关联的)栅极流道。在图1所示的示例中，通过栅极流道2与相应的至少一个单元区域1之间的连接线示出了栅极流道2到单元区域1的分配关系。在图1所示的示例中，栅极流道211例如被分配给单元区域111和112。即，栅极流道211被连接到单元区域111和112中所包括的晶体管单元的栅极电极。
参照图1，晶体管器件包括多个布线通道6，其也可以被称为栅极流道区域6。栅极流道2布置在这些布线通道61-63中，使得两个或更多个栅极流道2布置在每个栅极流道区域61-63中。在下文中，附图标记6用于表示任意一个或多个栅极流道区域61-63。
参照图1，布置在每个栅极流道区域61-63中的两个或更多个栅极流道彼此间隔开并平行布线地布置。“平行布线”是指每个布线通道中的两个或更多个栅极流道至少成段地彼此平行延伸。
在图1所示的示例中，布置在每个布线通道6中的两个或更多个栅极流道2在侧向方向y上彼此间隔开。但是，这仅是示例。此外，每个布线通道6被布置在两个或更多个单元区域1之间。
在图1所示的示例中，多个单元区域1中的至少两个在半导体本体100的第一侧向方向x上彼此相邻布置，并且具有为其分配的不同栅极流道。在图1所示的示例中，例如，单元区域111、121、131在第一侧向方向x上彼此相邻地布置，并且这些单元区域111、121、131中的每个具有为其分配的不同栅极流道。即，单元区域111具有为其分配的栅极流道211，单元区域121具有为其分配的栅极流道221，单元区域131具有为其分配的栅极流道231。此外，分配给在第一侧向方向x上彼此相邻的单元区域的不同栅极流道至少部分地在半导体本体100的第一侧向方向x上延伸并且在上文提到的侧向方向y上彼此间隔开。以下将该侧向方向称为半导体本体100的第二侧向方向。第二侧向方向y不同于第一侧向方向x。根据一个示例，第二侧向方向y基本垂直于第一侧向方向x。
在图1所示的示例中，即使彼此相邻布置的单元区域也具有为其分配的不同栅极流道。例如，在第二侧向方向y上彼此相邻布置的单元区域111和121具有不同的栅极流道，在单元区域111的情况下为其分配栅极流道211，在单元区域121的情况下为其分配栅极流道221。特别地，与栅极焊盘31间隔开不同距离的那些单元区域被连接到不同的栅极流道。通过甚至为彼此相邻布置的单元区域分配不同的栅极流道，可以分别调节栅极焊盘31与每个单元区域1之间的电阻。以此方式，可以分别调节各个单元区域1中的晶体管单元的开关行为。下面在下文中进一步参考图7对此进行详细解释。
可以以各种方式来实现调节栅极焊盘31与单元区域1中的一个相应单元区域之间的电阻。在图1所示的示例中，栅极焊盘31与每个单元区域1之间的电阻由相应的栅极流道2形成。在该示例中，每个栅极流道2直接连接至栅极焊盘31，并且从栅极焊盘31延伸到相应的单元区域1。每个栅极流道2的电阻取决于栅极流道2在栅极焊盘31和相应单元区域1之间的长度、栅极流道2在垂直于栅极流道2的纵向方向的截面中的横截面积、以及用于实施栅极流道2的材料的电阻率。基本上，在横截面积给定并且电阻率给定时，电阻随着栅极流道2长度的增加而增加。等效地，在长度给定并且电阻率给定时，电阻随着横截面积的增加而减小。此外，在长度给定并且横截面积给定时，电阻随着电阻率的减小而减小。
在图2中示出了用于调节栅极焊盘31与各个单元区域1之间的电阻的另一个示例。在该示例中，晶体管器件包括连接焊盘32和连接在连接焊盘32和栅极焊盘31之间的电阻器41。每个栅极流道2连接到连接焊盘32。在该示例中，栅极焊盘31与每个单元区域1之间的电阻由电阻器41的电阻加上分配给相应单元区域1的栅极流道2的电阻来给出。
根据图3所示的另一个示例，单独的电阻器411-433连接在栅极焊盘31与每个栅极流道211-233之间。在该示例中，栅极焊盘31与每个单元区域1之间的电阻由分配给相应单元区域1的栅极流道的电阻加上相应电阻器211-233的电阻来给出。
图2所示的电阻器41和图3所示的电阻器411-433可以以各种方式实现。在图4A至4C中示出了用于实现这些电阻器41或411-433之一的一个示例。在下文中，附图标记4表示电阻器41、411-433中的任意一个。图4A示出了其中集成有电阻器4的半导体本体100的区域的俯视图。图4B示出了在其中集成有电阻器4的区域的第一截面A-A中的垂直截面图，并且图4C示出了在其中集成有电阻器4的区域的第二截面B-B中的垂直截面图。
参照图4A至4C，该电阻器包括布置在半导体主体100的沟槽中的电阻材料41，并且该电阻器通过绝缘层42与半导体主体100的周围区域电绝缘。根据一个示例，绝缘层42是诸如半导体氧化物的氧化物。电阻材料41是掺杂多晶的半导体材料，诸如多晶硅。
参照图4A和4C，该电阻器还包括第一接触焊盘43和第二接触焊盘44，其中这些接触焊盘43、44在侧向方向上彼此间隔开，并且用于将电阻器4连接至相应的栅极流道2、栅极焊盘31、或连接焊盘32。电阻器4的电阻取决于接触焊盘43、44之间的距离、电阻材料41的电阻率、和电阻材料41在垂直于接触焊盘43、44彼此隔开所在方向的方向上的横截面积。基本上，在横截面积给定并且材料给定时，电阻随着接触焊盘43、44之间距离的增加而增加。此外，在材料给定并且距离给定时，电阻随着横截面积的增加而减小。
以图4A至4C所示的方式实现电阻器4仅是一个示例。电阻器4的另一示例在图5中示出。在该示例中，沟槽和包括在沟槽中的电阻材料41是曲折形的。第一接触焊盘41布置在曲折形电阻材料41的第一端的区域中，第二接触焊盘44布置在其第二端的区域中。以此方式，可以实现接触焊盘43、44之间相当长的距离，并且因此实现相当大的电阻，其中实施电阻器4所需的面积相当小。
图6示出了晶体管器件的另一示例。在该示例中，一些栅极流道经过连接栅极流道21、23连接到栅极焊盘31。更具体地，如图6所示，栅极流道211、221、231经过连接栅极流道21连接到栅极焊盘31，并且栅极流道213、223、233经过连接栅极流道23连接到栅极焊盘31。此外，栅极流道212、222、233直接连接到栅极焊盘31。连接栅极流道21、23还可用于调节栅极焊盘31与单元区域1之间的电阻。
图7示出了上述晶体管器件的等效电路图。参照图7，可以认为该晶体管器件被细分为多个晶体管，其中每个晶体管由单元区域1中所包括的晶体管单元形成。在图7所示的电路图中，其中仅示出这些单元区域中的四个111、112、135、136，每个单元区域111-136由晶体管之一表示。仅出于说明的目的，在图7所示的示例中，由各个单元区域形成的晶体管是n型MOSFET。
参照图7，该晶体管器件包括由栅极焊盘31形成的栅极节点G、源极节点S和漏极节点。各个单元区域111、112、135、136中的晶体管单元并联连接。在图7中，这表示为将代表单元区域的晶体管的漏极节点D11、D12、D35、D36连接到晶体管器件的漏极节点D，并且将代表单元区域的晶体管的源极节点S11、S12、S35、S36连接到晶体管器件的源节点S。代表单元区域111、112、135、136的晶体管的栅极节点G11、G12、G35、G36在下文中被称为内部栅极节点。这些栅极节点G11、G12、G35、G36中的每个均代表包括在相应单元区域111、112、135、136中的晶体管单元的栅极电极。这些内部栅极节G11、G12、G35、G36中的每个均连接至晶体管器件的栅极节点G，其中电阻器R11、R35代表栅极节点G与内部栅极节点G11、G12、G35、G36之间的电阻。
这些电阻R11、R35中的每个均可以以各种方式实现。在图1所示的示例中，电阻R11例如由将单元区域111、112连接到栅极焊盘31的栅极流道211形成。在图2所示的示例中，电阻R11例如由栅极流道211和附加电阻器41来实现。在图5所示的示例中，电阻R11例如由栅极流道211的电阻和附加电阻器411的电阻形成。在图6所示的示例中，电阻R11例如由栅极流道211的电阻和连接栅极流道21的电阻形成。
仅出于说明的目的，在前面说明的晶体管器件中，两个单元区域通过一个相同的栅极导通管连接到栅极焊盘31。栅极流道211例如将单元区域111和单元区域112连接到栅极焊盘31。这也在图7的等效电路图中示出，其中代表单元区域111的晶体管器件的栅极节点和代表单元区域112的晶体管器件的栅极节点均经过电阻R11连接到总栅极节点G。等效地，栅极流道235将单元区域135、136连接到栅极焊盘31。
晶体管器件是压控晶体管器件，其根据在由栅极焊盘31形成的栅极节点G和源极节点S之间接收的驱动电压VGS导通或截止。更确切地说，各个单元区域1中的晶体管器件取决于由各个单元区域111、112、135、136接收的内部栅极-源极电压VGS_11、VGS_12、VGS_35、VGS_36是高于还是低于晶体管单元的相应阈值电压而导通或截止。“内部栅极-源极电压”是内部栅极节点G11、G12、G35、G36与源极节点S之间的电压VGS_11、VGS_12、VGS_35、VGS_36。
参照图7，每个单元区域还包括在相应的内部栅极节点G11、G12、G35、G36与源极节点S之间的内部栅极-源极电容CGS11、CGS12、CGS35、CGS36。每个栅极-源极电容CGS11、CGS12、CGS35、CGS36由相应单元区域中所包括的晶体管单元的栅-源电容形成。使单元区域111、112、135、136的晶体管单元导通要求：对相应的栅极-源极电容CGS11-CGS36进行充电，以使内部栅极-源极电压VGS_11、VGS_12、VGS_35、VGS_36高于单元区域111、112、135、136的晶体管单元的阈值电压。等效地，使单元区域111、112、135、136的晶体管单元截止需要：使相应的电容CGS11-CGS36放电，以使内部栅极-电源电压VGS_11、VGS_12、VGS_35、VGS_36低于相应的阈值电压。
以下，CGS表示单元区域1中的任意一个单元区域的电容，并且R表示在栅极焊盘31与该单元区域之间形成的电阻。该电阻R在下文中也被称为栅极电阻，并且至少包括相应的栅极流道的电阻。栅极电阻R和栅极-源极电容CGS形成RC元件。当由晶体管器件接收的栅极-源极电压VGS改变时，该RC元件使单元区域1中的晶体管单元的导通和截止延迟。更具体地，当栅极-源极电压VGS从截止电平变为导通电平时，单元区域1的栅极-源极电容在晶体管单元导通之前必须经由栅极流道电阻R充电至高于晶体管单元的阈值电压。等效地，当栅极-源极电压VGS从导通电平变为截止电平时，单元区域1的栅极-源极电容CGS在单元区域1中的晶体管单元关闭之前必须经由栅极流道电阻R被放电至阈值电压以下。
可以通过晶体管单元的设计来调节晶体管单元的阈值电压，其中，根据一个示例，晶体管器件的晶体管单元被实现为使得它们基本上具有相同的阈值电压。此外，每个晶体管单元的栅极-源极电容取决于相应晶体管单元的设计。根据一个示例，晶体管器件的晶体管单元被实现为使得它们基本上具有相同的栅极-源极电容。在这种情况下，一个单元区域1的栅极-源极电容CGS基本上与相应单元区域1中所包括的晶体管单元的数量成比例。
参照上文，可以调节栅极电阻R。通过适当地调节栅极流道电阻R，可以调节与各个单元区域1相关联的RC元件。这样，可以调整各个单元区域1的切换延迟。与单元区域相关联的每个RC元件具有RC时间常数，其中该RC时间常数由与单元区域相关联的栅极流道电阻和与单元区域相关联的栅极-源极电容CGS给出。例如，图7中单元区域111的RC时间常数由R11·CGS11给出，其中R11表示栅极电阻，CGS11表示栅极-源极电容。此外，例如，与单元区域112相关联的RC时间常数由：
R11·CGS12给出，其中R11表示栅极电阻，CGS12表示栅极-源极电容。在图7所示的示例中，两个单元区域具有相同的栅极流道电阻。但是，这仅是示例。还可以实施单元区域，使得每个单元区域经过仅(排他地)连接到相应单元区域的栅极流道而连接到栅极焊盘31。在这种情况下，可以调节每个单元区域1的RC时间常数。根据一个示例，实施栅极流道电阻R，以便各个单元区域的RC时间常数与平均RC时间常数的偏差小于20％、小于10％或甚至小于5％。在这种情况下，对于每个单元区域而言，开关延迟基本上是相同的，以便各个单元区域1中的晶体管单元基本上同时导通或截止。但是，这仅是示例。通过适当地选择栅极流道电阻，还可以使单个单元区域比其他单元区域更快地导通或截止。在下面的说明中对此进行了解释。
晶体管器件通常用作电子开关。在某些应用中，期望晶体管器件快速地导通或截止。这可能导致流过晶体管器件的电流和跨晶体管器件两端的电压快速变化，其中这可能导致EMI(电磁干扰)。为了避免或减少EMI，在某些应用中，期望晶体管器件以这样的方式切换，即，使得经过晶体管器件的电流变化相当缓慢。这可以通过实施栅极流道电阻来实现，使得至少一个单元区域比其他单元区域的切换要慢。后者例如可以通过实施较慢切换的单元区域的栅极流道电阻高于其他单元区域的栅极流道电阻来实现。在这种情况下，具有较高栅极流道电阻的至少一个单元区域的晶体管单元的导通或截止比其他单元区域的晶体管单元要慢。这样，整个晶体管器件需要更长的时间从每个晶体管单元均被截止(导通)的开关状态改变到每个晶体管单元均被导通(截止)的开关状态。
使晶体管单元导通和截止与开关损耗有关。基本上，这些损失随着晶体管单元的开关速度的降低而增加。根据一个示例，至少一个单元区域具有比其他单元区域更高的RC时间常数并且因此具有更高的开关损耗，该至少一个单元区域被布置在半导体本体100的边缘区域附近，与热量相关联的开关损耗从该边缘区域可以比从半导体本体100的内部区域更好地耗散。
除了栅极流道电阻之外，每个栅极流道2可以包括相对于源极节点S的栅极流道电容。可以考虑将该电容沿栅极流道的长度分布，使得栅极流道2可以被认为包括串联的多个RC元件，其中这些RC元件中的每一个都包括一部分栅极流道电阻和一部分栅极流道电容。RC元件的该串联电路导致在栅极焊盘31处的电位变化的时刻与在相应单元区域1的晶体管单元的栅极电极处接收到电位变化所在时刻之间的传播延迟。该传播延迟增加了由上述栅极流道2的电阻和栅极源极电容CGS引起的延迟时间。在每种情况下，通过适当地设计栅极流道电容和连接到相应单元区域2的栅极流道2的栅极流道电阻，可以调节栅极焊盘31处的电位变化与一个单元区域2中的晶体管单元的开关状态的相应变化之间的总延迟时间。
根据一个示例，实施栅极流道2，使得每个栅极流道2的传播延迟与栅极流道的平均传播延迟相差小于20％、小于10％或小于5％。
除了能够精确地调整各个单元区域1中的晶体管单元的开关行为之外，以上述方式实施栅极流道2可以有助于比常规栅极流道布置更节省空间地实施整体栅极流道布置。在下面的说明中对此进行了解释。
例如，在常规栅极流道布置中，多个单元区域(多于两个单元区域)连接到同一栅流道。为了避免连接到同一栅极流道的单元区域的RC时间常数差异显著，通常以非常低的电阻来实现栅极流道，这又需要在半导体本体上的大量空间。在许多情况下，在栅极焊盘和低欧姆栅极流道之间实现电阻器，以调节晶体管器件的开关速度。
通过实现栅极流道2使得仅一个或两个单元区域1连接到同一栅极流道2，相应栅极流道2的电阻仅需要适应(这些)相关联的单元区域的期望开关行为。可以省略栅极焊盘31和栅极流道2之间的附加电阻器(如图所示)，并且可以通过适当地设计栅极流道2来实现栅极焊盘31和单元区域1之间的期望电阻，其中电阻越高，实现栅极流道2所需的空间就越小。在其他示例(例如，参见图2和3)中，与传统的栅极流道设计相比，附加电阻器的电阻可以减小，这也减少了空间消耗。
图8A至8D示出了可以如何实现晶体管单元的一个示例。更具体地说，图8A示出了连接到同一栅极流道2i的两个单元区域1ij、1ij+1的俯视图。图8A所示的单元区域1ij、1ij+1表示连接到同一栅极流道的任意一对单元区域，例如，连接到栅极流道211的单元区域1111、1112，连接至栅极流道221的单元区域121、122等等。在下文中，单元区域1ij也被称为第一单元区域，并且单元区域1ij+1也被称为第二单元区域。
图8B示出了在截面C1-C1中的第一单元区域1ij和在截面C2-C2中的第二单元区域1ij+1的水平截面图。这些截面C1-C1、C2-C2基本上平行于栅极流道2i的纵向方向。图8C示出了在截面D-D中穿过第一单元区域1ij、第二单元区域1ij+1和栅极流道2i的截面的垂直截面图。图8D示出了在截面E-E中延伸通过第一单元区域1ij、第二单元区域1ij+1以及在第一单元区域1ij与第二单元区域1ij+1之间的栅极流道区域6k的水平截面图。
在图8B中示出了可以在第一单元区域1ij和第二单元区域1ij+1中实现的晶体管单元的一个示例。参照图8B，每个单元区域包括多个晶体管单元10，其中这些晶体管单元10中的每个均包括漂移区域11、源极12、布置在漂移区域11与源极区12之间的体区域13、以及漏极区14，其中漂移区域11设置在体区域13与漏极区域14之间。可选地，场停止区15设置在漏极区域14与漂移区域11之间。此外，晶体管单元10包括栅极电极16，该栅极电极设置在体区域13附近，并通过栅极电介质17与体区域13隔开。在该示例中，晶体管单元10是垂直晶体管单元。即，源极区域12和漏极区域14在半导体本体100的垂直方向上彼此间隔开，其中，垂直方向是垂直于第一表面101的方向。第一表面101是其顶上布置有栅极焊盘31(图8B中未示出)的表面。
参照图8B，每个单元区域1ij、1ij+1的晶体管单元的漏极区域14可以由一个连续的半导体区域形成，并且每个单元区域1ij、1ij+1的晶体管单元10的漂移区域11可以由一个连续的半导体区域形成。此外，两个晶体管单元的栅极电极16可以由一个电极形成，并且两个(另外的)晶体管单元10的体区域可以由一个半导体区域形成。
参照图8B，晶体管单元10的漏极区14连接到晶体管器件的漏极节点D。根据一个示例，在连续的半导体区域上形成晶体管器件的每个晶体管单元的漏极区域。在这种情况下，该半导体区域可以形成漏极节点或被连接到晶体管器件的漏极节点。
在图8B所示的示例中，晶体管单元10是沟槽晶体管单元。即，栅极电极16布置在从第一表面101延伸到半导体本体100中的沟槽中。然而，这仅是示例。根据另一示例(未示出)，晶体管单元是平面晶体管单元。在这种情况下，栅极电极布置在半导体本体的第一表面上方。
晶体管单元10的栅极-源极电容是栅极电极16与源极区域12之间的电容。该电容尤其取决于栅极电介质17的厚度和材料，并取决于栅极电极16和源极区域12重叠多少。晶体管单元10的阈值电压尤其取决于体区域13的掺杂浓度。
晶体管器件可以被实现为n型晶体管器件或p型晶体管器件。在n型晶体管器件中，源极区域12和漂移区域11是n掺杂的，而体区域13是p掺杂的。在p型晶体管器件中，源极区域12和漂移区域11是p掺杂的，体区域13是n掺杂的。此外，可以将晶体管器件实现为增强装置或耗尽装置。在增强装置中，体区域13邻接栅极电介质17(如图8B所示)。在耗尽装置中，晶体管单元10还包括与源极区域12和漂移区域11掺杂类型相同的沟道区域，其中该沟道区域沿栅极电介质17在源极区域12与漂移区域11之间延伸。(图8B中未显示)。此外，该晶体管器件可以被实现为MOSFET(金属氧化物半导体场效应晶体管)或被实现为IGBT(绝缘栅双极晶体管)。在MOSFET中，漏极区域14具有与源极区域12和漂移区域11相同的掺杂类型。在IGBT中，漏极区域14具有与源极区域12和漂移区域11的掺杂类型互补的掺杂类型。(在IGBT中，漏极区域14也称为集电极区域)。
参考图8B，每个单元区域的每个晶体管单元10的源极区域12均连接到布置在半导体本体100的第一表面101上方的相应的源极电极51i、51i+1。源极电极51i、51i+1可以布置在绝缘层53的顶部上，绝缘层形成在半导体本体100的第一表面101上，其中导电通孔52从源极电极51i、51i+1穿过绝缘层53延伸至源极区域和体区域12、13，用于将源极区域12和体区域13连接到源极电极51i、51i+1。
参照图8C，连接到第一单元区域1ij的晶体管单元的源极电极51i与连接到第二单元区域1ij+1的晶体管单元的源极电极51i+1间隔开。栅极流道2i布置在这些源极电极51i、51i+1之间，并且与这些源极电极51i、51i+1间隔开。此外，绝缘层57可以布置在栅极流道2i和源极电极51i、51i+1之间的空间中。绝缘层57包括电绝缘材料，并且可以包括下列中的至少一种：氧化物、氮化物、酰亚胺或其组合。
参照图8D，栅极电极16可以是细长的电极，其中这些栅极电极16中的每一个可以从第一单元区域1ij穿过栅极流道区域6k延伸到第二单元区域1ij+1，因此存在第一单元区域1ij中的一个或多个晶体管单元，并且存在第二单元区域1ij+1中的一个或多个晶体管单元，它们具有相同的栅极电极16。体区域13可以从第一单元区域1ij穿过栅极流道区域6k延伸到第二单元区域1ij+1，其中源极区域12可以不延伸到栅极流道区域6k中。
参照图8C和图8D，栅极流道2i在栅极流道区域6k中连接到栅极电极16(其中在图8D中，虚线示出了栅极流道的位置)。参照图8C，栅极流道2i可以布置在绝缘层53上方，并经过导电通孔21i连接到各个栅极电极16，导电通孔穿过绝缘层53从栅极流道2i延伸到栅极电极16。根据一个实例，如图8D所示，栅极流道2i的纵向方向基本上垂直于栅极电极16的纵向方向。
图8A-8D所示的单元区域1ij、1ij+1的内部栅极源极电压是栅极流道2i与源极5ij、5ij+1之间的电压，其中源极5ij、5ij+1连接到晶体管的源极节点。后者在下文进一步解释。取决于在栅极流道2i与相应的源极电极5ij、5ij+1之间接收的内部栅极源极电压，包含在单元区域1ij、1ij+1中的晶体管单元处于导通状态或截止状态。当内部栅极源极电压沿栅极电介质17在体区域13中形成导电沟道时，晶体管单元处于导通状态；当内部栅极源极电压使得不存在这种导电沟道时，晶体管单元处于截止状态。例如，当内部栅极-源极电压处于高于阈值电压的正电压时，n型增强晶体管器件的晶体管单元处于导通状态。
在图8B至8D所示的示例中，第一和第二单元区域1ij+1、1ij+2中的每个仅包括有源晶体管单元。即，每个晶体管单元包括连接到相应源极电极51i、51i+1的源极区域12和连接到栅极流道2i的栅极电极16。但是，这仅是示例。根据图9所示的另一示例，每个单元区域可以包括布置在有源晶体管单元之间的一个或多个无源晶体管单元10'。无源晶体管单元10’与有源晶体管单元10的不同之处在于，它不包括源极区12。此外，无源晶体管单元10’具有其相应的未连接至栅极流道2i的栅极电极16。
图10A示意性地示出了连接到不同栅极流道的两个相邻单元区域1ij+1、1ij+2的俯视图。这些单元区域1ij+1、1ij+2的示例是图1-3和6所示的单元区域112、113，单元区域122、123，单元区域132、133，等等。在下文中，单元区域1ij+1被称为第二单元区域，并且单元区域1ij+2被称为第三单元区域。图10B示出了在垂直截面F-F中的这些单元区域1ij+1、1ij+2的垂直截面图，并且图10C示出了在图10B所示的截面G-G中的水平截面图。
参照图10B和图10C，第二单元区域1ij+1中的一个或多个晶体管单元10和第三单元区域1ij+2中的一个或多个晶体管单元可以具有相同的栅极电极16和相同的源极区域12，并且可以连接到相同的源极电极51i+1。因此，经过栅极电极16，在连接到第二单元区域1ij+1的栅极流道与连接到第三单元区域1ij+2的栅极流道之间存在导电连接。在这种情况下，在第二与第三单元区域1ij+1、1ij+2之间或在第二单元区域1ij+1的晶体管单元与第三单元区域1ij+2的晶体管单元之间没有结构边界。然而，如下所述，在这些第二与第三单元区域1ij+1、1ij+2之间存在功能边界。
细长栅极电极16由诸如掺杂的多晶硅或金属的导电材料构成，并且具有电阻。参照上文，晶体管单元根据栅极电极16与源极区域12之间的电压而导通或截止，其中，在晶体管单元的导通状态下，沿着栅极介电层17在体区13中存在导电沟道，并且在截止状态下，导电通道被中断。由于栅极电极16的电阻，当由晶体管器件接收的栅极-源极电压VGS改变时，并且因此当栅极流道2的电势发生变化时，导电沟道在相同时刻在沿着栅极电极16的每个位置处并不形成或不被中断。相反，当栅极流道2的电势改变时，晶体管单元的工作状态(导通状态或截止状态)首先在靠近栅极流道的位置处发生变化，而工作状态的变化从该位置“传播”到离栅极电极16更远的位置。在栅极电极16连接到两个(或多个)栅极流道2的情况下，可以考虑将栅极电极16和相应的晶体管单元10分为两部分，即，靠近栅极流道中的第一栅极流道的第一部分，其工作状态由第一栅极流道控制；靠近栅极流道中的第二栅极流道的第二部分，其工作状态由第二栅极流道控制。可以将晶体管单元的这两个部分之间的“边界”视为两个单元区域1之间的边界。
图11A和11B示出了晶体管单元10的另一个示例。在该示例中，每个晶体管单元还包括一个场电极18，该场电极通过场电极电介质19与漂移区域11进行介电绝缘。图11A示出了在参照图8B说明的垂直截面C1-C1、C2-C2中的晶体管单元，并且图11B示出了参照图8C说明的截面D-D中的晶体管单元。在图11A和11B所示的示例中，场电极18与栅极电极16布置在同一沟槽中。此外，参考图11B，场电极18从第一单元区域1ij穿过栅极流道区域6k延伸到第二单元区域1ij+1中。
场电极18可以连接到晶体管器件的栅极节点G或晶体管器件的源极节点S。然而，在图11A和11B中未示出相应的连接。根据一个示例，场电极18经过源极电极51连接到源节点S。这在图13A和13B中示出，其中图13A示出了在参考图10A说明的截面F-F中的半导体本体100的垂直截面图，并且图13B示出了在图13A中所示并且参考图10B和10C说明的截面G-G中的水平截面图，。
图8A示出了俯视图，并且图8B和11B示出了在布线通道6k的位置处的垂直截面图，在该位置处，在两个单元区域之间只有一个栅极流道2i。这些图中的栅极流道2i可以表示例如图1至图3所示的单元区域111、112之间的栅极流道211，单元区域113、114之间的栅极流道212或单元区域115、116之间的栅极流道213。图11示出了在具有三个栅极流道2i、2j、2k,的位置处的布线通道6k的垂直横截面，其中在该位置仅栅极流道2i、2j、2k,之一连接到布置在流道2i、2j、2k之下的栅极电极16。图12中的栅极流道2i、2j、2k例如表示图1至图3所示的单元区域131、132之间的栅极流道211、221、231，单元区域133、134之间的栅极流道212、222、232或单元区域135、136之间的栅极流道213、223、233。
参照图12，栅极流道2i、2j、2k在布线通道6k中彼此间隔开并且彼此绝缘。可选地，可以将参照图8A说明的类型的绝缘层57布置在栅极流道2i、2j、2k之间。
在图13A和13B所示的示例中，场电极18包括连接部分181，该连接部分181经过栅极电极16延伸到第一表面101，并通过电介质与栅极电极16绝缘，并电连接到源极电极51i+1。参照图13A，连接部分181可以经过布置在绝缘层53中的导电通孔54连接到源极电极51i+1。此外，在该示例中，连接部分181布置在两个单元区域之间的边界的区域中，在该示例中，这两个单元区域是第二单元区域1ij+1和第三单元区域1ij+2，使得连接部分181将相邻单元区域1ij+1、1ij+2中的晶体管单元的栅极电极16分开。
如上所述，晶体管单元10的源极区域12经过一个或多个源极电极连接到晶体管器件的源极节点S。在示出晶体管的俯视图的图14中示出了包括多个分离的源极电极511-514的晶体管器件的一个示例。在图14中以虚线示出了在源极电极511-514下方的单元区域111-136的位置。在图14所示的示例中，晶体管器件包括四个源极电极。但是，这仅是示例。源极电极的数量是任意的，并且取决于晶体管器件的具体设计。
在图14所示的示例中，布置在两个栅极流道区域6之间或布置在栅极流道区域6与半导体本体100的一个边缘之间的单元区域1连接到同一源极电极。更具体地，在图14所示的示例中，例如，布置在栅极流道区域61、62之间的单元区域112、113、122、123、132、133连接到同一源极电极512。例如，布置在半导体本体100的边缘1001与栅极流道区域61之间的单元区域111、121、131连接到同一源极电极511。“连接到源极电极的单元区域”是指单元区域中所包括的晶体管单元10的源极区域12连接到源极电极51(其中51表示源极电极511-514中的任意一个)。
在图14所示的示例中，源极电极511-514彼此间隔开，以便存在几个单独的源极电极511-514。这些源极可以以各种方式连接到晶体管器件的源极节点S。在示出了晶体管器件俯视图的图15中示出了一个示例。
根据一个示例，以相同的工艺基于同一电极层形成源极电极51和栅极流道2。在图16A-16C中示出了这种工艺的一个示例，其中，这些图16A-16C中的每一个均示出了在制造过程期间半导体本体100的一个部分的垂直截面图。在这些图中仅示意性地示出了半导体本体100，即，未示出半导体本体100中包括的晶体管单元或晶体管器件的其他结构元件。
参照图16A，该方法包括在半导体本体100的第一表面101上形成绝缘层53，以及在绝缘层53中形成第一开口55和第二开口56。第一开口55用于形成图8B中所示的源极连接通孔52，第二开口56用于形成图8C中所示的栅极连接通孔21i。
参照图16B，该方法还包括在绝缘层53的顶部上形成电极层200，使得电极层200覆盖绝缘层53并填充第一开口55和第二开口56。形成电极层200可以包括沉积工艺。在该过程中，可以沉积单个导电层，或者对于两个或更多个不同的导电层可以将一个沉积在另一个之上。通过用至少一个导电层填充第一开口55和第二开口56，形成源极连接通孔52和栅极连接通孔21i。
参照图16C，该方法还包括对电极层200进行图案化，以形成源极电极51和栅极流道2，其中在图16C中，仅示出两个源极电极51i、51i+1和一个栅极流道2i。图案化电极层200可以包括使用图案化的蚀刻掩模300的蚀刻工艺(在图16C中以虚线示出)。
参照上文，电极层200可以包括具有两个或更多个导电层的层堆叠。图17示出了包括多个导电层的电极层200的一个示例。在该示例中，电极层200包括接触层201，该接触层被配置为提供与源极区域(未示出)和栅极电极的接触。根据一个示例，接触层201包括钛(Ti)和氮化钛(TiN)中的至少一种。接触层201的厚度例如在50纳米(nm)至100nm之间。
此外，电极层200包括填充层202，其被配置为在开口55、56中形成接触层201之后填充剩余的开口。根据一个示例，填充层202包括钛(Ti)和氮化钛(TiN)中的至少一种。填充层的厚度例如在100纳米(nm)至200nm之间。
此外，电极层200可以包括在填充层202的顶部上的应力补偿层203和另一个接触层204。接触层204包括铜(Cu)、铝(Al)或Al-Cu合金(AlCu)中的至少一种并配置为具有与其连接的连接器、例如键合线或夹片。接触层204的厚度例如在2微米(μm)至5微米(μm)之间。应力补偿层203补偿可能由接触层204和填充层202热膨胀系数不同而导致的机械应力。应力补偿层203的厚度例如在100纳米(nm)至200nm之间。根据一个示例，应力补偿层203包括钛钨合金(TiW)。
当基于同一电极层200形成源极电极51和栅极流道2时，假设栅极流道的长度基本上由栅极焊盘31和各个与相应单元区域1之间的距离给定，则可以通过栅极流道的宽度来调节各个栅极流道2的电阻。此外，可以通过实现一个或多个附加电阻器4来调节焊盘31与单元区域1之间的电阻。参考图3，这些附加电阻器可以布置在栅极焊盘31与栅极流道2之间。然而，这仅是一示例。根据另一示例，栅极流道2被分成两个或更多个部分，并且电阻器4连接在这两个或更多个栅极流道部分之间。
晶体管器件的单元区域1的数量是任意的。根据一个示例，晶体管器件包括4至20个单元区域100。根据一个示例，单元区域1基本上具有相同的尺寸。“基本上相同的尺寸”包括各个单元区域的尺寸与单元区域1的平均尺寸相差小于20％、小于10％或甚至小于5％。

Claims (15)

1.一种晶体管器件，包括：
半导体本体(100)；
多个单元区域(1)，各自包括多个晶体管单元(10)，所述多个晶体管单元至少部分地集成在所述半导体本体(100)中并且各自包括相应的栅极电极(16)；
多个布线通道(6)，各自布置在两个或更多个所述单元区域(1)之间；
栅极焊盘(31)，布置在所述半导体本体(100)的第一表面(101)上方；和
多个栅极流道(2)，各自耦合至所述栅极焊盘(31)并且各自布置在所述多个布线通道(6)之一中，
其中所述多个栅极流道(2)中的每个栅极流道与所述多个单元区域(1)之一相关联，使得所述多个单元区域(1)中的每个单元区域中的所述栅极电极(16)连接到相关的栅极流道(2)，并且
其中所述多个布线通道(6)中的每个布线通道包括两个或更多个平行且彼此间隔开布线的栅极流道(2)。
2.根据权利要求1所述的晶体管器件，其中所述多个栅极流道(2)中的每个栅极流道直接耦合至所述栅极焊盘(31)。
3.根据权利要求1所述的晶体管器件，其中所述多个栅极流道(2)中的至少一个栅极流道通过电阻器(4)耦合至所述栅极焊盘(31)。
4.根据前述权利要求中任一项所述的晶体管器件，
其中所述布线通道(6)中的每个布线通道还包括绝缘材料(57)，所述绝缘材料使两个或更多个所述栅极流道(2)彼此电绝缘。
5.根据权利要求4所述的晶体管器件，其中所述布线通道(6)没有任何其他元件。
6.根据前述权利要求中任一项所述的晶体管器件，
其中所述多个单元区域(1)以行和列布置，
其中每一列包括至少两个单元区域，所述至少两个单元区域在第一侧向方向(x)上彼此相邻布置并且与不同的栅极流道相关联；以及
其中每一行包括在第二侧向方向(y)上彼此相邻布置的若干单元区域。
7.根据权利要求6所述的晶体管器件，
其中所述晶体管器件包括各自在第二侧向方向上延伸的多个沟槽电极，以及
其中所述多个沟槽电极中的每个沟槽电极形成不同单元区域中的晶体管单元的所述栅极电极(16)，所述晶体管单元在所述第二侧向方向(y)上彼此相邻地布置。
8.根据前述权利要求中任一项所述的晶体管器件，
其中所述多个栅极流道(2)中的每个栅极流道都连接到所述多个单元区域中的两个单元区域。
9.根据前述权利要求中任一项所述的晶体管器件，还包括：
多个源极电极(51)，
其中所述多个源极电极(51)中的每个源极电极与所述多个单元区域(1)中的两个或更多个单元区域相关联，使得所述多个单元区域(1)中的每个单元区域中的所述多个晶体管单元(10)的源极区域(12)连接到相关的所述源极电极(51)。
10.根据权利要求9所述的晶体管器件，
其中所述多个栅极流道(2)和所述多个源极电极(51)基于相同的导电层或相同的导电层堆叠(200)。
11.根据前述权利要求中任一项所述的晶体管器件，
其中所述多个栅极流道(2)中的每个栅极流道都具有宽度和高度，
其中所述宽度选自1微米至15微米之间，所述高度选自0.5微米至5微米之间。
12.根据前述权利要求中任一项所述的晶体管器件，
其中所述多个单元区域包括4至20个之间的单元区域。
13.根据前述权利要求中任一项所述的晶体管器件，
其中所述晶体管单元(10)是IGBT单元和MOSFET单元之一。
14.一种晶体管器件，包括：
半导体本体(100)；
多个单元区域(1)，各自包括多个晶体管单元(10)，所述多个晶体管单元至少部分地集成在所述半导体本体(100)中并且各自包括相应的栅极电极(16)；
栅极焊盘(31)，布置在所述半导体本体(100)的第一表面(101)上方；和
多个栅极流道(2)，每个栅极流道(2)具有电容、电阻和传播延迟，能通过调节所述电容和所述电阻中的至少一个来调节所述传播延迟，其中所述多个栅极流道(2)中的每个栅极流道(2)将所述多个单元区域(1)之一的所述栅极电极(16)耦合至所述栅极焊盘(31)。
15.根据权利要求14所述的晶体管器件，
其中所述多个栅极流道(2)中的每个栅极流道的所述传播延迟与所述多个栅极流道的平均传播延迟的偏差小于20％、小于10％或甚至小于5％。
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