TWI785010B - 用於積體側向擴散場效電晶體之連接配置 - Google Patents

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比夫魯茲 塔斯巴斯
斯圖爾特 B. 摩林
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Abstract

在半導體基板上之主動層中，半導體器件具有包括源極、汲極，及閘極的第一側向擴散場效電晶體(LDFET)，及包括源極、汲極，及閘極的第二LDFET。該第一LDFET之該源極及該第二LDFET之該汲極電氣地連接至共同節點。第一前側接點及第二前側接點形成於該主動層上，且電氣地連接至該半導體基板的基板接點經形成。該第一前側接點、該第二前側接點，及該基板接點中每一個電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之不同的各別一個。

Description

用於積體側向擴散場效電晶體之連接配置
相關申請案之交互參照 本申請案主張2017年6月30日申請且標題為「Connection Arrangements For In tegrated Lateral Diffusion Field Effect Transistors Having A Backside Contact」之美國專利申請案第15/640,081號之優先權，該美國專利申請案為2017年5月05日申請且標題為「Connection Arrangements for Integrated Lateral Diffusion Field Effect Transistors」之美國專利申請案第15/588,357號之部分連續案，該美國專利申請案主張2017年2月20日申請且標題為「Backside Contact Integrated Laterally Diffused MOS Apparatus and Methods」之美國臨時申請案第62/461,117號之權益，所有該等美國專利申請案以引用方式整體併入本文。
本發明係有關於一用於積體側向擴散場效電晶體之連接配置。
半導體功率器件係通常在功率電子電路中用作開關或整流器的專門器件。半導體功率器件之特徵為其耐受高電壓及大電流以及與高功率操作相關聯之高溫的能力。例如，開關電壓調節器通常包含兩個功率器件，該等功率器件以同步方式恆定地接通並切斷來調節電壓。在此情形下，功率器件需要在接通狀態下汲取系統級電流，在切斷狀態下耐受電源之全電位且耗散大量的熱。理想的功率器件能夠在高功率條件下操作，可在接通與切斷狀態之間快速地切換，且展現低熱及接通狀態電阻。
典型的半導體功率器件封裝包括離散功率電晶體之集合，該等離散功率電晶體中每一個製造於其自有的各別半導體晶粒上。單獨分割囊封於具有引線框架結構之絕緣模化合物中，該引線框架結構提供用於形成於半導體分割中的單獨器件或積體電路之外部電氣連接。引線框架結構通常包括藉由引線包圍的中央焊盤。半導體分割通常裝配於焊盤上，且半導體分割上之半導體晶粒墊片電氣地連接至引線中之各別一個。對於每一離散功率電晶體半導體晶粒，電流通常垂直流過前側接點與後側接點之間的半導體晶粒，該半導體晶粒通常電氣地連接至封裝焊盤。
諸如功率切換及功率處置等高功率半導體應用需要半導體晶粒墊片與封裝引線之間的電氣連接，該等電氣連接以高載流容量、低電阻及/或低電感為特徵。出於此等原因，已努力將構成自銅、銅合金或鋁的電氣傳導性帶狀或預成形夾具而非接合金屬線使用於半導體封裝內之高功率電氣連接。然而，電氣傳導性夾具實體上較大，且難以在高精確度的情況下機械地定位於晶塊上。
在典型的半導體功率器件封裝中，每一離散功率電晶體半導體晶粒以單個前側高電流封裝引線、用於閘極控制之單個前側低電流封裝引線，及至封裝焊盤之後側連接電氣地連接至封裝。在每半導體晶粒僅單個高電流前側連接的情況下，電氣傳導性夾具可易於在此等類型的封裝配置中用於前側連接而不折衷可製造性或效能。
功率器件可使用諸如側向擴散金屬氧化物半導體(LDMOS)電晶體的側向擴散場效電晶體(LDFET)加以實行。此等類型的電晶體以「側向擴散」區(或低摻雜或輕摻雜汲極(LDD)區)為特徵，該「側向擴散」區對應於相較於核心汲極區不太強地摻雜的汲極區之延伸部且該「側向擴散」區遠離溝道側向地延伸。側向擴散區增加LDFET之能力，藉由吸收原本將引起源極-汲極穿通的電場之部分來在切斷狀態下處置較高電壓之能力，以及藉由防止大電勢降在汲極-主體界面處積累來在接通狀態下處置較大電流之能力，該積累原本由於將熱載子注入器件之主體中而導致器件之降級。
諸如LDFET等側向功率器件通常具有前側源極及汲極接點，該等前側源極及汲極接點中每一個通常具有其自有的高電流、低電阻，及/或低電感前側電氣連接。對外部(例如，封裝)及晶塊內電氣連接之需要隨著整合於相同半導體晶粒上的側向功率器件之數目增加。然而，半導體晶粒之前側具有有限的空間來容納高效能連接之相對大的大小。此限制嚴重地約束了積體側向功率器件電路之電路設計靈活性、效能及可製造性。
在一些實例中，半導體器件包括半導體基板，該半導體基板支撐上覆主動層。該主動層中之第一側向擴散場效電晶體(LDFET)包括源極、汲極，及閘極。該主動層中之第二LDFET包括源極、汲極，及閘極。共同節點電氣地連接至該第一LDFET之該源極及該第二LDFET之該汲極。第一前側接點在該主動層上且電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之第一者。第二前側接點在該主動層上且電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之第二者。基板接點電氣地連接至該半導體基板及該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之第三者。該第一前側接點、該第二前側接點，及該基板接點中每一個電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之不同的各別一個。
在一些實例中，半導體器件包括半導體基板，該半導體基板支撐上覆主動層。該主動層中之第一側向擴散場效電晶體(LDFET)包括源極、汲極，及閘極。該主動層中之第二LDFET包括源極、汲極，及閘極，其中該第一LDFET之該汲極電氣地耦接至該第二LDFET之該源極。第一前側接點在該主動層上且電氣地連接至該第一LDFET之該汲極。第二前側接點在該主動層上且電氣地連接至該第二LDFET之該汲極及該第一LDFET之該源極。基板接點電氣地連接至該半導體基板及該第二LDFET之該源極。
在一些實例中，半導體器件包括半導體基板，該半導體基板支撐上覆主動層。該主動層中之第一側向擴散場效電晶體(LDFET)包括源極、汲極，及閘極。該主動層中之第二LDFET包括源極、汲極，及閘極，其中該第一LDFET之該汲極電氣地耦接至該第二LDFET之該源極。第一前側接點在該主動層上且電氣地連接至該第一LDFET之該源極。第二前側接點在該主動層上且電氣地連接至該第二LDFET之該汲極。基板接點電氣地連接至該半導體基板、該第一LDFET之該汲極，及該第二LDFET之該源極。
在一些實例中，製造半導體器件。在此製程中，包括源極、汲極，及閘極的第一側向擴散場效電晶體(LDFET)，及包括源極、汲極，及閘極的第二LDFET形成於半導體基板上之主動層中。該第一LDFET之該源極及該第二LDFET之該汲極電氣地連接至共同節點。第一前側接點及第二前側接點形成於該主動層上，且電氣地連接至該半導體基板的基板接點經形成。該第一前側接點、該第二前側接點，及該基板接點中每一個電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之不同的各別一個。
在一些實施例中，半導體器件包括電氣傳導性焊盤、電氣傳導性周邊封裝引線、電氣地連接至該等電氣傳導性周邊封裝引線之第一集合的第一電氣傳導性夾具、電氣地連接至該等電氣傳導性周邊封裝引線之第二集合的第二電氣傳導性夾具，及單一半導體晶粒。在一些實施例中，該單一半導體晶粒包括前側主動層，且該前側主動層包括積體功率結構，該積體功率結構具有兩個或更多個電晶體。該單一半導體晶粒亦包括後側部分，該後側部分具有後側接點，該後側接點電氣地耦接至該等兩個或更多個電晶體中之至少一個且電氣地耦接至該電氣傳導性焊盤。該單一半導體晶粒包括一或多個第一前側接點，該一或多個第一前側接點電氣地耦接至該等兩個或更多個電晶體中之至少一個且電氣地耦接至該第一電氣傳導性夾具。該單一半導體晶粒另外包括一或多個第二前側接點，該一或多個第二前側接點電氣地耦接至該等兩個或更多個電晶體中之至少一個且電氣地耦接至該第二電氣傳導性夾具。
在一些實施例中，半導體器件包括電氣傳導性焊盤、電氣傳導性周邊封裝引線、電氣地連接至該等電氣傳導性周邊封裝引線之第一集合的第一電氣傳導性夾具、電氣地連接至該等電氣傳導性周邊封裝引線之第二集合的第二電氣傳導性夾具，及單一半導體晶粒。在一些實施例中，該單一半導體晶粒包括前側主動層、具有電氣地連接至該前側主動層且電氣地連接至該電氣傳導性焊盤的後側接點之後側部分、電氣地連接至該前側主動層且電氣地連接至該第一電氣傳導性夾具的一或多個第一前側接點，及電氣地連接至該前側主動層且電氣地連接至該第二電氣傳導性夾具的一或多個第二前側接點。
在一些實施例中，用於將半導體器件封裝於具有引線框架結構之半導體封裝中之方法涉及提供引線框架結構，該引線框架結構具有電氣傳導性焊盤及電氣傳導性周邊封裝引線。第一電氣傳導性夾具經提供且電氣地連接至該等電氣傳導性周邊封裝引線之第一集合。第二電氣傳導性夾具經提供且電氣地連接至該等電氣傳導性周邊封裝引線之第二集合。半導體晶粒經形成。形成該半導體晶粒涉及形成該半導體晶粒之前側主動層、在該半導體晶粒之後側部分處形成後側接點、形成該半導體晶粒之一或多個第一前側接點，及形成該半導體晶粒之一或多個第二前側接點。該後側接點電氣地連接至該電氣傳導性焊盤。該第一電氣傳導性夾具電氣地連接至該一或多個第一前側接點。該第二電氣傳導性夾具電氣地連接至該一或多個第二前側接點。
在以下描述中，相同參考數字用來識別相同元件。此外，圖式意欲以圖解方式例示示例性實施例之主要特徵。圖式不欲描繪實際實施例之每一特徵，亦不描繪所描繪元件之相對尺寸，且未按比例繪製。
本文描述的實例提供用於將半導體晶粒上之半導體晶粒墊片電氣地連接至引線框架結構的傳導性夾具配置。本文所提供的半導體分割之實例包括形成於各別半導體分割上的積體側向擴散場效電晶體(LDFET)電路，該等積體側向擴散場效電晶體電路分別包括至後側電氣連接的至少一個基板接點，該後側電氣連接減少所需要的前側電氣連接之數目。以此方式，此等實例增加可利用於容納用於預成形電氣傳導性夾具之高效能電氣連接之相對大的大小之前側空間，藉此增加積體LDFET功率器件電路之電路設計靈活性、效能，及可製造性。在一些實例中，具有基板接點的LDFET與相同電路中之其他LDFET電氣地隔離，以藉由防止連接至基板的LDFET與未連接至基板的LDFET之間的共同節點的形成來進一步改良電路之效能。
僅出於例示性目的，本揭示案描述類似於圖1中所示之高功率半導體開關電路10的實施例之情境下的單一半導體晶粒、積體LDFET電路之特定實例。相同或類似教導可用來製造適合於功率及非功率應用的其他單一半導體晶粒積體LDFET電路。
圖1展示高功率半導體開關電路10之實例，該高功率半導體開關電路包括高側場效電晶體(FET) 12及低側FET 14。高側FET 12之源極在相位節點16 (V相位 )處耦接至低側FET 14之汲極。驅動器輸入端子18、20控制高側FET 12及低側FET 14之工作循環以將輸入節點22之輸入電壓(V輸入 )轉換至相位節點16處之特定輸出電壓(V相位 )。一般而言，FET 12、14可使用包括矽、鍺及化合物半導體技術之各種半導體材料系統及技術中的任何系統及技術加以製造。
圖2A展示根據一些實施例之包括用於半導體器件之引線框架結構220的積體電路(IC)封裝200之一部分之簡化實例的頂部正投影視圖。在所示之實例中，半導體器件實現積體負載上功率(POL)電壓轉換器。然而，半導體器件可為如此項技術中已知的另一半導體器件。
一般而言，引線框架結構220包括電氣傳導性焊盤(「焊盤」) 231 (包括矩形頂部表面235)；連桿252a-d、電氣傳導性周邊封裝引線(「周邊封裝引線」) 260a-d (包括封裝引線280及282)，及傳導性夾具配置270 (包括第一電氣傳導性夾具272及第二電氣傳導性夾具274)。IC封裝200亦包括控制器電路222及半導體晶粒230 (包括頂部表面236及半導體晶粒墊片238a-d)。
如所示，第一電氣傳導性夾具272電氣地連接至電氣傳導性周邊封裝引線260a之封裝引線280。第二電氣傳導性夾具274電氣地連接至電氣傳導性周邊封裝引線260b之封裝引線282。半導體晶粒230具有與頂部表面236相反的後側部分(展示於圖2C中)，該後側部分電氣地耦接至焊盤231。半導體晶粒墊片238a (半導體晶粒230之第一前側接點)電氣地耦接至第一電氣傳導性夾具272。另外，半導體晶粒墊片238b (半導體晶粒230之第二前側接點)電氣地耦接至第二電氣傳導性夾具274。
在所示之簡化實例中，半導體晶粒230實現圖1中所示之高功率半導體開關電路10之示例性實行方案。焊盤231具有藉由四個側定界的矩形頂部表面235。藉由任何適當的技術，諸如使用半導體晶粒附接黏合劑、焊錫膏或燒結銀，半導體晶粒230被接合至焊盤231。在一些實例中，半導體晶粒230之基板接點藉由焊盤231自身或藉由焊盤231上或延伸穿過焊盤231的電氣導體電氣地耦接至引線框架結構220之電氣端子(例如，周邊封裝引線260a-d之一)。半導體晶粒230包括頂部表面236，若干半導體晶粒墊片238a-d提供於該頂部表面上。在所例示實例中，半導體晶粒墊片238a及238b分別對應於圖1中所示之高功率半導體開關電路之V輸入 端子22及V相位 端子16，半導體晶粒墊片238c對應於驅動器輸入端子18、20，且半導體晶粒墊片238d對應於其他輸入/輸出端子。在一些實施例中，半導體晶粒墊片238c及/或半導體晶粒墊片238d中之全部或一部分酌情電氣地連接至控制器電路222 (以接收或發送用於以下所描述之半導體晶粒230中之高功率半導體開關電路之電子部件(例如電晶體)之控制的信號、命令及/或回饋)或藉由接合金屬線電氣地連接至周邊封裝引線260a-d之封裝引線。在一些實施例中，四個連桿252a-d將焊盤231之拐角附接至半導體封裝殼體(未示出)。控制器電路222亦例如藉由接合金屬線電氣地連接至周邊封裝引線260a-d之封裝引線中之一些。
示例性傳導性夾具配置270分別使用第一電氣傳導性夾具272及第二電氣傳導性夾具274將半導體晶粒230之半導體晶粒墊片238a及半導體晶粒墊片238b電氣地連接至引線框架結構220。諸如第一電氣傳導性夾具272及第二電氣傳導性夾具274之傳導性夾具通常使用銅(Cu)預成形(例如，而非沉積)，與半導體晶粒相比或與接合金屬線相比為機械上較大的，具有與接合金屬線相比的較大結構強度，具有相較於接合金屬線的較大電導率性能，且具有相較於接合金屬線的較大熱導率性能。例如，電氣傳導性夾具通常具有約100μm之最小特徵大小及實質的橫截面積。
如所示，第一電氣傳導性夾具272將半導體晶粒墊片238a (V輸入 )電氣地連接至(周邊封裝引線集合260a之)周邊封裝引線280，該周邊封裝引線對應於圖1中所示電路中之端子22。第二電氣傳導性夾具274將半導體晶粒墊片238b (V相位 )電氣地連接至(周邊封裝引線集合260b之)周邊封裝引線282，該周邊封裝引線對應於圖1中所示高功率半導體開關電路10中之節點16。有利地，兩個矩形電氣傳導性夾具272、274可以直接方式越過半導體晶粒墊片238a-b機械地連接至封裝引線280、282，同時維持實質的自由度以最佳化夾具之尺寸來滿足所要的載流容量、電阻及/或電感規範。然而，第三前側傳導性夾具之存在將對將傳導性夾具最佳地配置於半導體晶粒之前側上以用於可製造性的能力且對用來最佳化電氣傳導性夾具之載流容量、電阻及/或電感性質的自由度強加顯著約束。
圖2A為簡化實例且一些金屬層、連接、接合金屬線或其他特徵已經省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。
圖2B展示根據一些實施例之包括用於積體負載上功率(POL)電壓轉換器之引線框架結構220’的積體電路(IC)封裝200’之另一簡化實例的圖解頂部正投影視圖。引線框架結構220’大體上包括電氣傳導性焊盤231’、電氣傳導性周邊封裝引線260a’-f’(包括第一封裝引線連接部分281及第二封裝引線連接部分283)，及傳導性夾具配置270’(包括第一電氣傳導性夾具272’及第二電氣傳導性夾具274’)。IC封裝200’亦包括控制器電路222’及半導體晶粒230’(具有頂側部分236’及半導體晶粒墊片238a’-c’)。
圖2B中所示之引線框架結構220’之元件以與圖2A中所示之引線框架結構220之對應元件類似的方式起作用。在此方面，圖2B之引線框架結構220’之功能上類似的元件以圖2A之引線框架結構220之對應元件的具有上撇號(‘)指示之參考數字標記。例如，圖2B之電氣傳導性夾具274’對應於圖2A之功能上類似的電氣傳導性夾具274。
圖2B之傳導性夾具配置270’使用第一電氣傳導性夾具272’及第二電氣傳導性夾具274’將半導體晶粒230’之半導體晶粒墊片238a’及半導體晶粒墊片238b’電氣地連接至引線框架結構220’。如所示，第一電氣傳導性夾具272’電氣地連接至電氣傳導性周邊封裝引線260a’之第一封裝引線部分281且藉此電氣地連接至電氣傳導性周邊封裝引線260a’。第二電氣傳導性夾具274’電氣地連接至電氣傳導性周邊封裝引線260b’之第二封裝引線連接部分283且藉此電氣地連接至電氣傳導性周邊封裝引線260b’。半導體晶粒230’具有與頂部表面236’相反的後側部分(展示於圖2C中)，該後側部分電氣地耦接至電氣傳導性焊盤231’。半導體晶粒墊片238a’(頂部表面236’上之半導體晶粒230’之第一前側接點)電氣地耦接至第一電氣傳導性夾具272’。另外，半導體晶粒墊片238b’(頂部表面236’上之半導體晶粒230’之第二前側接點)電氣地耦接至第二電氣傳導性夾具274’。
在一些實施例中，半導體晶粒230’之後側部分之後側接點(在本文中亦被稱為“基板接點”)藉由半導體晶粒附接黏合劑或藉由另一材料諸如焊錫膏或燒結銀電氣地耦接至電氣傳導性焊盤231’。電氣傳導性焊盤231’為周邊封裝引線260e-f之部分或電氣地連接至周邊封裝引線260e-f。在一些實施例中，半導體晶粒230’之基板接點可藉由焊盤231’自身或藉由焊盤231’上或延伸穿過焊盤231’的電氣導體電氣地耦接至引線框架結構220’之電氣端子。
如將參考稍後諸圖所論述，在一些實施例中，半導體晶粒230’包括具有兩個或更多個電晶體之積體功率結構。在一些實施例中，積體功率結構為圖1中所示高功率半導體開關電路10且兩個或更多個電晶體包括高側FET 12及低側FET 14。半導體晶粒230’具有前側接點，該等前側接點包括半導體晶粒墊片238a’-c’。半導體晶粒墊片238a’-c’分別電氣地耦接至半導體晶粒230’之兩個或更多個電晶體中之至少一個。在所例示實例中，半導體晶粒墊片238a’及238b’分別對應於圖1中所示之高功率半導體開關電路之V輸入 端子22及V相位 端子16，且半導體晶粒墊片238c’(頂部表面236’上)對應於驅動器輸入端子18、20。在一些實施例中，半導體晶粒墊片238c’中之全部或一部分電氣地耦接至控制器電路222’或藉由接合金屬線電氣地耦接至周邊封裝引線260c’-d’之封裝引線。
一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。
圖2C展示根據一些實施例之包括用於積體負載上功率(POL)電壓轉換器之引線框架結構220’’的簡化示例性積體電路(IC)封裝200’’之一部分的圖解橫截面圖。所示之引線框架結構220’’之部分大體上包括電氣傳導性焊盤231’’、第一電氣傳導性夾具272’’、第二電氣傳導性夾具274’’、第一封裝引線連接部分281’’，及第二封裝引線連接部分283’’。IC封裝200’’亦包括半導體晶粒230’’。在所示之簡化實例中，半導體晶粒230"大體上包括具有高側FET 232及低側FET 234之前側主動層(例如，上覆主動層)、半導體晶粒墊片238a’’-b’’、基板接點240，及基板245。
第一電氣傳導性夾具272’’電氣地連接至第一封裝引線連接部分281’’，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260a’的電氣傳導性封裝引線之第一集合(如圖2B中所示)。第二電氣傳導性夾具274’’電氣地連接至第二封裝引線連接部分283’’，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260b’的電氣傳導性封裝引線之第二集合(如圖2B中所示)。
基板接點240電氣地耦接至高側FET 232及/或低側FET 234。半導體晶粒墊片238a’’電氣地耦接至高側FET 232且電氣地耦接至第一電氣傳導性夾具272’’。半導體晶粒墊片238b’’電氣地耦接至低側FET 234且電氣地耦接至第二電氣傳導性夾具274’’。基板接點240電氣地耦接至電氣傳導性焊盤231"。
半導體晶粒墊片238a’’-b’’大體上表示多個金屬層中之頂部金屬層。半導體晶粒墊片238a’’-b’’與FET 232及234之間的多個金屬層中之額外金屬層為簡單起見未示出。各種金屬層佈線如FET 232及234與半導體晶粒墊片238a’’-b’’之間及之中所需要，以及與未示出之額外半導體晶粒墊片之連接。一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。
圖3展示根據一些實施例之包括引線框架結構320的積體電路(IC)封裝300之一部分的簡化圖解橫截面側視圖。所示之引線框架結構320之部分大體上包括電氣傳導性焊盤331、第一電氣傳導性夾具372、第二電氣傳導性夾具374、第一封裝引線連接部分381，及第二封裝引線連接部分383。IC封裝300亦包括半導體晶粒30。引線框架結構320之部分類似於參考圖2A-C所論述之引線框架結構220/220’/220’’之部分。例如：電氣傳導性焊盤331類似於電氣傳導性焊盤231/231’/231’’；第一電氣傳導性夾具372類似於第一電氣傳導性夾具272/272’/272’’；第二電氣傳導性夾具374類似於第二電氣傳導性夾具274/274’/274’’；第一封裝引線連接部分381類似於第一封裝引線連接部分281/281’’；且第二封裝引線連接部分383類似於第二封裝引線連接部分283/283’’。
在所示之簡化示例性實施例中，半導體晶粒30實現圖1之高功率半導體開關電路10。在此實例中，LDFET 32實行開關電路10之高側FET 12，且LDFET 34實行開關電路10之低側FET 14。在一示例性組態中，高側LDFET 32之輸入接點36對應於開關電路10之輸入節點22，相位接點38對應於開關電路10之相位節點16，且基板接點40對應於開關電路10之接地節點。
在以上所描述及圖3中所示之高功率半導體開關電路10之示例性實行方案中，高側LDFET 32之汲極接點56連接至輸入節點22，高側LDFET 32之源極接點54及低側LDFET 34之汲極接點56’兩者連接至相位節點16，且低側LDFET 34之源極接點54’連接至接地節點。如以上所描述，其他節點連接配置係可能的。例如，此等其他連接配置包括第一LDFET與第二LDFET之間的任何連接配置，其包括(i)電氣地連接至第一LDFET之源極及第二LDFET之汲極的共同節點，(ii)第一LDFET之汲極、第二LDFET之源極中之至少一個，且共同節點電氣地連接至半導體基板，及(iii)分別連接至第一LDFET之汲極、第二LDFET之源極，及未電氣地連接至半導體基板的共同節點中之一個的第一前側接點及第二前側接點。
高側LDFET 32及低側LDFET 34實行於主動層42中。主動層42可為半導體晶圓之塊體之摻雜部分、形成於半導體晶圓之較大摻雜部分中的局部化阱、絕緣體上半導體(SOI)晶圓之主動層，及形成於SOI晶圓中的局部化阱中之任一者。在所例示實例中，主動層42為形成於SOI基板45之內埋介電質層44上的薄膜。在所例示實例中，介電質隔離障壁47在高側LDFET 32與低側LDFET 34之間自主動層42之頂部延伸至內埋介電質層44。在一些實例中，介電質隔離障壁47係使用淺溝槽隔離(STI)製程形成。
主動層42之高側LDFET 32部分包括形成於摻雜區48中的源極區46、具有形成於摻雜區51中的較重摻雜延伸區49之輕摻雜汲極(LDD)區50，及汲極區52。源極區46、摻雜區48、LDD區50、延伸區49，及汲極區52可包含藉由例如雜質至主動層42中之植入形成的摻雜半導體材料。每一區46-52之摻雜半導體材料具有類似傳導類型(例如，n型或p型)。因此，每一區46-52可藉由相同摻雜劑物種，諸如藉由一類摻雜劑原子之植入形成。LDD區50具有相較於汲極區52的較低摻雜劑濃度且可亦具有相較於源極區46的較低摻雜劑濃度。就LDFET在汲取大電流時推遲大電壓且不降級之能力而言，LDD區50為LDFET提供其優越效能作為功率器件。LDD區50之存在為LDFET提供其具有非對稱源極區及汲極區之特性。在一些方法中，LDD區50通常自汲極區52側向地延伸摻雜區48自源極區46延伸的至少兩倍遠。
主動層42之高側LDFET部分亦包括具有與源極區、摻雜區、LDD區、延伸區，及汲極區46-52之傳導性類型相反的傳導性類型的主體區60及深阱區62。深阱區62在源極區46及主體區60的形成溝道的一部分下方側向地延伸。深阱區62增強高側LDFET 32耐受大電壓之能力且用來自主體區60移除不希望的電荷載子以防止寄生雙極型接面電晶體在高側LDFET 32之接通狀態期間啟動。
在主動層42上方，高側LDFET 32包括閘極結構，該閘極結構包括閘極屏蔽66及閘極電極68。閘極電極68分別藉由介電質材料70、72與主動層42及閘極屏蔽66電氣地絕緣。源極區46電氣地耦接至源極接點54，該源極接點連接至相位接點38。汲極區52電氣地耦接至汲極接點56，該汲極接點連接至輸入接點36。汲極區52可為高摻雜汲極區且可形成汲極接點56與LDD區50之間的電氣傳導性路徑。電氣地絕緣材料74 (例如，層間介電質)電氣地隔離主動層42上方之電氣部件。一般而言，電氣絕緣材料74及介電質材料70、72可為相同或類似材料。另外，在某些方法中，絕緣材料74及介電質材料70、72之組合可經概念化為完成器件中之單個隔絕層而不考慮其何時及如何形成。
傳導性路徑回應於電壓至閘極電極68之施加而形成於源極接點54與汲極接點56之間。源極接點54與汲極接點56之間的傳導性路徑包括在施加至閘極電極68的上述電壓之影響下選擇性地形成於主體區60中的溝道。當溝道形成時，電晶體據稱為接通。當溝道未形成且在源極接點54與汲極接點56之間不存在傳導性路徑時，電晶體據稱為切斷。在此情形下不存在傳導性路徑，因為源極區46及汲極區50、52具有與主體區60相反的傳導性類型，使得在其界面處形成二極體接面。
閘極屏蔽66處於與源極接點54歐姆接觸中。閘極屏蔽66為使高側FET 32更經得起高功率應用檢驗的另一特徵。藉由將閘極屏蔽66偏壓至給定電壓，汲極接點56上之高功率信號經屏蔽以免對閘極區具有可感知效應。儘管閘極屏蔽66經例示為歐姆耦接至源極接點54，但閘極屏蔽66亦可經獨立地偏壓。在一些實例中，閘極屏蔽66及源極接點54可形成於兩個不同步驟中且可包含兩個不同種類的材料。然而，在此狀況下，此類特徵在大多數情形下對於器件之操作無關緊要，因為閘極屏蔽66及源極接點54為高傳導性材料與自介電質材料74上方一直到主動層42之表面的不間斷歐姆接觸之一個相連區。因而，閘極屏蔽66及源極接點54之組合可概念化為單個源極接點。
一般而言，源極接點54及汲極接點56賦能自可為或可並非與相同積體電路上之LDFET整合的其他電路至高側LDFET 32的電氣連接。源極區46可經由形成於源極區46之表面上的矽化物層電氣地耦接至源極接點54。更一般而言，源極區46可使用在結構之兩個區之間形成歐姆或非整流接觸的任何製程耦接至源極接點54。汲極接點56與汲極區52之間的連接可包含以上參考源極接點54及源極區46所描述之變化中之任何變化。源極接點54及汲極接點56可包含金屬、金屬合金、金屬矽化物，或電氣傳導性半導體材料諸如摻雜多晶矽。示例性金屬、金屬合金，及金屬矽化物可各自包含銅、鎢、鉬，及鋁。
在圖3中所示之實例中，主動層42之低側LDFET部分34之元件中之一些以與主動層42之高側LDFET部分32之對應元件類似的方式起作用。在此方面，低側LDFET 34之功能上類似的元件將以後面有撇號的高側LDFET之對應元件之參考數字標記。例如，對應於高側LDFET 32之功能上類似的汲極區52的低側LDFET 34之汲極區以參考數字52’標記。因此，低側LDFET 34包括以下元件：源極區46’、摻雜區48’、具有形成於摻雜區51'中的較重摻雜延伸區49’之LDD區50’、汲極區52’、源極接點54’、汲極接點56’、主體區60’、深阱區62’、閘極屏蔽66’、閘極電極68’，及介電質材料70’、72’。
在此實例中，低側LDFET 34之源極接點54’不僅自主動層42上方，穿過源極區46’及摻雜區48’，延伸至深阱區62’，而且該源極接點亦延伸穿過深阱區62’及內埋介電質層44且延伸至基板45中。以此方式，低側LDFET 34之源極接點54’提供至基板45，且藉此至基板接點40的源極向下(source-down)電氣連接，該源極向下電氣連接對應於用於高功率半導體開關電路10之接地節點。
相位節點接點38將高側LDFET之源極接點54與低側LDFET之汲極接點56’電氣地互連，且藉此形成用於高側LDFET 32之源極區46及低側LDFET 34之汲極區52’的共同節點。應注意，內埋介電質層44及介電質隔離障壁47將高側LDFET 32與基板45電氣地隔離，以防止與低側LDFET 34之源極接點54’之共同節點在功率開關電路10之操作期間之形成。
如所示，第一電氣傳導性夾具372電氣地耦接至輸入接點36且第二電氣傳導性夾具374電氣地耦接至相位節點接點38。基板接點40電氣地耦接至電氣傳導性焊盤331。第一電氣傳導性夾具372電氣地連接至第一封裝引線連接部分381，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260a'的電氣傳導性封裝引線之第一集合(未示出)。第二電氣傳導性夾具374電氣地連接至第二封裝引線連接部分383，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260b’的電氣傳導性封裝引線之第二集合(未示出)。
如以上所提到的，將功率開關電路10之習知實行方案中之三個前側源極、汲極，及相位節點接點中之一個重新組配為基板接點空出半導體晶粒之前側上之實體空間以用於至兩個剩餘前側接點的高效能電氣連接。此特徵增加積體側向功率器件電路之電路設計靈活性、效能，及可製造性。
圖3中所示之金屬層(例如，接點36及38)大體上表示根據需要佈線連接的多個金屬層，包括用於半導體晶粒墊片(例如，類似於238a-d、238a’-c’，及238a’’-b’’)的頂部金屬層及介於半導體晶粒墊片與絕緣材料(例如，74)之間的額外金屬層或主動層(例如，42)。一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。簡化圖解橫截面側視圖為簡單起見僅展示單個電晶體「指狀物」。在一些實施例中，如參考圖17所論述，多個電晶體指狀物經並聯連接以增加所實現電路之功率處置容量且藉由所實現電路之應用根據需要降低總電阻。
圖4展示包括引線框架結構420的積體電路(IC)封裝400之一部分的簡化圖解橫截面側視圖。所示之引線框架結構420之部分大體上包括電氣傳導性焊盤431、第一電氣傳導性夾具473、第二電氣傳導性夾具475、第一封裝引線連接部分481，及第二封裝引線連接部分483。IC封裝400亦包括半導體晶粒430。引線框架結構420之部分在結構上類似於參考圖2A-C所論述之引線框架結構220/220’/220’’之部分。例如：電氣傳導性焊盤431類似於電氣傳導性焊盤231/231’/231’’；第一電氣傳導性夾具473類似於第一電氣傳導性夾具272/272’/272’’；第二電氣傳導性夾具475類似於第二電氣傳導性夾具274/274’/274’’；第一封裝引線連接部分481類似於第一封裝引線連接部分281/281’’；且第二封裝引線連接部分483類似於第二封裝引線連接部分283/283’’。
在所示之示例性實施例中，半導體晶粒430實現圖1之高功率半導體開關電路10。在一示例性組態中，高側LDFET 432之第一前側接點480對應於開關電路10之輸入節點22 (參見圖1)，基板接點440對應於開關電路10之相位節點16，且第二前側接點484對應於開關電路10之接地節點。
圖3中所示之半導體晶粒30之高側LDFET 32之元件中之一些以與圖4中所示之高側LDFET 432之對應元件類似的方式起作用。在此方面，圖4之高側LDFET 432之功能上類似的元件以前面帶有數字「4」的圖3之高側LDFET之對應元件之參考數字標記。例如，對應於圖3之高側LDFET 32之功能上類似的汲極區52的圖4之高側LDFET 432之汲極區以參考數字「452」標記。因此，高側LDFET 432包括以下元件：源極區446、摻雜區448、具有形成於摻雜區451中的較重摻雜延伸區449之LDD區450、汲極區452、源極接點454、汲極接點456、主體區460、深阱區462、閘極屏蔽466、閘極電極468、介電質材料470、472及絕緣材料474。另外，低側LDFET 434之功能上類似的元件以後面有撇號的高側LDFET 432之對應元件之參考數字標記。因此，低側LDFET 434包括以下元件：源極區446’、摻雜區448’、具有形成於摻雜區451’中的較重摻雜延伸區449’之LDD區450’、汲極區452’、源極接點454’、汲極接點456’、主體區460’、深阱區462’、閘極屏蔽466’、閘極電極468’，及介電質材料470’、472’。
在此實例中，低側LDFET 434之汲極接點456’及高側LDFET 432之源極接點454藉由電氣導體482電氣地連接，該電氣導體包括平面外部分489。另外，高側LDFET 432之源極接點454不僅自主動層上方，穿過源極區446及摻雜區448延伸至深阱區462，而且該源極接點亦延伸穿過深阱區462及內埋介電質層444且延伸至晶圓基板445中。以此方式，高側LDFET 432之源極接點454提供至基板445且藉此至用於高功率半導體開關電路10之相位節點16之基板接點440的源極向下電氣連接。應注意，內埋介電質層444及介電質隔離障壁447將低側LDFET 434與基板445電氣地隔離，以防止與高側LDFET 432之源極接點454之共同節點在功率開關電路之操作期間之形成。
如所示，第一電氣傳導性夾具473電氣地耦接至第一前側接點480且第二電氣傳導性夾具475電氣地耦接至第二前側接點484。基板接點440電氣地耦接至電氣傳導性焊盤431。第一電氣傳導性夾具473電氣地連接至第一封裝引線連接部分481，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260a’的電氣傳導性封裝引線之第一集合(未示出)。第二電氣傳導性夾具475電氣地連接至第二封裝引線連接部分483且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260b’的電氣傳導性封裝引線之第二集合(未示出)。
圖4中所示之金屬層(例如，接點及電氣導體480、482及484)大體上表示根據需要佈線連接的多個金屬層，包括用於半導體晶粒墊片(例如，類似於238a-d、238a’-c’，及238a’’-b’’)之頂部金屬層及介於半導體晶粒墊片與絕緣材料之間的額外金屬層或如以上提到的在其他實施例中用於金屬層之主動層。一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。簡化圖解橫截面側視圖為簡單起見僅展示單個電晶體「指狀物」。在一些實施例中，如參考圖17所論述，多個電晶體指狀物經並聯連接以增加所實現電路之功率處置容量且藉由所實現電路之應用根據需要降低總電阻。
圖5展示根據一些實施例之包括引線框架結構520的積體電路(IC)封裝501之一部分之簡化圖解橫截面側視圖。所示之引線框架結構520之部分大體上包括電氣傳導性焊盤531、第一電氣傳導性夾具572，及第二電氣傳導性夾具574。IC封裝501亦包括半導體晶粒530。引線框架結構520之部分類似於參考圖2A-C所論述之引線框架結構220/220’/220’’之部分。例如：電氣傳導性焊盤531類似於電氣傳導性焊盤231/231’/231’’；第一電氣傳導性夾具572類似於第一電氣傳導性夾具272/272’/272’’；且第二電氣傳導性夾具574類似於第二電氣傳導性夾具274/274’/274’’。
為簡單起見，第一電氣傳導性夾具572及第二電氣傳導性夾具574之僅部分展示於圖5中。應理解，此等部分為類似於電氣傳導性夾具結構272’’及274’’的各別電氣傳導性夾具結構之每一部分。因此，第一電氣傳導性夾具572電氣地連接至類似於第一封裝引線連接部分281/281’’的第一封裝引線連接部分(未示出)。類似地，第二電氣傳導性夾具574電氣地連接至類似於第二封裝引線連接部分283/283’’的第二封裝引線連接部分(未示出)。
在所示之示例性實施例中，半導體晶粒530實現圖1之高功率半導體開關電路10。在一實例中，高側LDFET之第一前側接點580開關電路10 (參見圖1)之輸入節點(V輸入 )，基板接點540連接至開關電路10之相位節點16 (V相位 )，第二前側接點584連接至開關電路10之接地節點(GND)。基板接點540對應於開關電路10之相位節點。
在此實例，圖3中所示之半導體晶粒30之高側LDFET 32之元件中之一些以與圖5中所示之高側LDFET之對應元件類似的方式起作用。在此方面，圖5之高側LDFET之功能上類似的元件以前面帶有數字「5」的圖3之高側LDFET之對應元件之參考數字標記。例如，對應於圖3之高側LDFET 32之功能上類似的汲極區52的圖5之高側LDFET之汲極區以參考數字「552」標記。因此，高側LDFET包括以下元件：源極區546、汲極區552、源極接點554、汲極接點556，及閘極電極568。另外，低側LDFET之功能上類似的元件以後面有撇號的高側LDFET之對應元件之參考數字標記。因此，圖5中所示之低側LDFET包括以下元件：源極區546’、汲極區552’、源極接點554’、汲極接點556’，及閘極電極568’。
在此實例中，使用支援源極基板接點及汲極基板接點兩者之形成的製程，高側源極接點554及低側汲極接點556’兩者經製造為穿過內埋介電質層544延伸至基板545的基板接點。因此，代替如在圖4中所示之實例中使用前側接點來將高側源極區546連接至低側汲極區552’，高功率半導體開關電路10之此實行方案使用兩個基板接點554及556’來將高側源極區546及低側汲極區552’連接至相位節點(V相位 )。以此方式，前側連接之數目自三個減少至兩個。
如所示，第一電氣傳導性夾具572電氣地耦接至第一前側接點580且第二電氣傳導性夾具574電氣地耦接至第二前側接點584。基板接點540電氣地耦接至電氣傳導性焊盤531。第一電氣傳導性夾具572電氣地連接至第一封裝引線連接部分(未示出)，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260a'的電氣傳導性封裝引線之第一集合(未示出)。第二電氣傳導性夾具574電氣地連接至第二封裝引線連接部分(未示出)，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260b'的電氣傳導性封裝引線之第二集合(未示出)。
圖5中所示之金屬層(例如，接點580及584)大體上表示根據需要佈線連接的多個金屬層，包括用於半導體晶粒墊片(例如，類似於238a-d、238a’-c’，及238a’’-b’’)之頂部金屬層及介於半導體晶粒墊片與絕緣材料之間的額外金屬層或如以上提到的在其他實施例中用於金屬層之主動層。一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。簡化圖解橫截面側視圖為簡單起見僅展示單個電晶體「指狀物」。在一些實施例中，如參考圖17所論述，多個電晶體指狀物經並聯連接以增加所實現電路之功率處置容量且藉由所實現電路之應用根據需要降低總電阻。
圖6展示根據一些實施例之包括引線框架結構620的積體電路(IC)封裝601之一部分的簡化圖解橫截面側視圖。所示之引線框架結構620之部分大體上包括電氣傳導性焊盤631、第一電氣傳導性夾具672，及第二電氣傳導性夾具674。IC封裝601亦包括半導體晶粒630。引線框架結構620之部分類似於參考圖2A-C所論述之引線框架結構220/220’/220’’之部分。例如：電氣傳導性焊盤631類似於電氣傳導性焊盤231/231’/231’’；第一電氣傳導性夾具672類似於第一電氣傳導性夾具272/272’/272’’；且第二電氣傳導性夾具674類似於第二電氣傳導性夾具274/274’/274’’。
為簡單起見，第一電氣傳導性夾具672及第二電氣傳導性夾具674之僅部分展示於圖6中。應理解，此等部分為類似於電氣傳導性夾具結構272’’及274’’的各別電氣傳導性夾具結構之每一部分。因此，第一電氣傳導性夾具672電氣地連接至類似於第一封裝引線連接部分281/281’’的第一封裝引線連接部分(未示出)。類似地，第二電氣傳導性夾具674電氣地連接至類似於第二封裝引線連接部分283/283’’的第二封裝引線連接部分(未示出)。
在所示之示例性實施例中，半導體晶粒630實現圖1之高功率半導體開關電路10。在一示例性組態中，高側LDFET之第一前側接點680連接至開關電路10 (參見圖1)之輸入節點(V輸入 )，第二前側接點682連接至開關電路10之相位節點(V相位 )，且接觸基板645的源極接點654’藉由電氣傳導性焊盤631經由後側接點640連接至開關電路10之接地節點(GND)。
圖3中所示之半導體晶粒30之高側LDFET 32之元件中之一些以與圖6中所示之高側LDFET之對應元件類似的方式起作用。在此方面，圖6之高側LDFET之功能上類似的元件以前面帶有數字「6」的圖3之高側LDFET之對應元件之參考數字標記。例如，對應於圖3之高側LDFET 32之功能上類似的汲極區52的圖6之高側LDFET之汲極區以參考數字「652」標記。因此，高側LDFET包括以下元件：源極區646、汲極區652、源極接點654、汲極接點656，及閘極電極668。另外，低側LDFET之功能上類似的元件以後面有撇號的高側LDFET之對應元件之參考數字標記。因此，圖6中所示之低側LDFET包括以下元件：源極區646’、汲極區652’、源極接點654’、汲極接點656’，及閘極電極668’。
在此實例中，高側源極區646藉由第二前側連接682連接至低側汲極區652’，該第二前側連接在低側源極區646’上延伸，該低側源極區經由基板接點連接至開關電路10之接地節點。此實例例示基板接點之使用如何增加可利用的前側空間之量且藉此增加電路設計者可利用的互連選項。
圖6中所示之金屬層(例如，接點680及682)大體上表示根據需要佈線連接的多個金屬層，包括用於半導體晶粒墊片(例如，類似於238a-d、238a’-c’，及238a’’-b’’)之頂部金屬層及介於半導體晶粒墊片與絕緣材料之間的額外金屬層或如以上提到的在其他實施例中用於金屬層之主動層。一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。簡化圖解橫截面側視圖為簡單起見僅展示單個電晶體「指狀物」。在一些實施例中，如參考圖17所論述，多個電晶體指狀物經並聯連接以增加所實現電路之功率處置容量且藉由所實現電路之應用根據需要降低總電阻。
圖7A展示高功率半導體開關電路794之實例，該高功率半導體開關電路包括高側場效電晶體(FET) 780、第一低側FET 782，及第二低側FET 784。高側FET 780之源極在相位節點716處耦接至第一低側FET 782之汲極且耦接至第二低側FET 784之汲極。
圖7B展示根據一些實施例之實現圖7A之高功率開關電路794的包括引線框架結構720的積體電路(IC)封裝701之一部分的簡化圖解橫截面側視圖。所示之引線框架結構720之部分大體上包括電氣傳導性焊盤731、第一電氣傳導性夾具772，及第二電氣傳導性夾具774。IC封裝701亦包括半導體晶粒730。引線框架結構720之部分類似於參考圖2A-C所論述之引線框架結構220/220’/220’’之部分。例如：電氣傳導性焊盤731類似於電氣傳導性焊盤231/231’/231’’；第一電氣傳導性夾具772類似於第一電氣傳導性夾具272/272’/272’’；且第二電氣傳導性夾具774類似於第二電氣傳導性夾具274/274’/274’’。
為簡單起見，第一電氣傳導性夾具772及第二電氣傳導性夾具774之僅部分展示於圖7B中。應理解，此等部分為類似於電氣傳導性夾具結構272’’及274’’的各別電氣傳導性夾具結構之每一部分。因此，第一電氣傳導性夾具772電氣地連接至類似於第一封裝引線連接部分281/281’’的第一封裝引線連接部分(未示出)。類似地，第二電氣傳導性夾具774電氣地連接至類似於第二封裝引線連接部分283/283’’的第二封裝引線連接部分(未示出)。
在所示之示例性實施例中，半導體晶粒730實現包括一個高側LDFET 780及兩個低側LDFET 782及784的高功率半導體開關電路794。在一示例性組態中，第一前側接點786將高側LDFET 780之源極接點756及低側LDFET 784之汲極接點754’’連接至開關電路795 (參見圖7A)之相位節點716 (V相位 )，第二前側接點788將高側LDFET 780之汲極接點754連接至開關電路794之輸入節點722 (V輸入 )，第三前側接點790將汲極接點754’連接至相位節點(V相位 )，且第四前側接點792將任選的第四高側LDFET (未示出)之汲極接點連接至開關電路10之輸入節點(V輸入 )。第一前側接點786及第三前側接點790在圖7B中所示之橫截面的平面外彼此電氣地耦接。類似地，第二前側接點788及第四前側接點792在圖7B中所示之橫截面的平面外彼此電氣地耦接(若使用任選的第四高側LDFET)。
圖3中所示之半導體晶粒30之高側LDFET 32之元件中之一些以與圖7B中所示之高側LDFET 780之對應元件類似的方式起作用。在此方面，圖7B之高側LDFET 780之功能上類似的元件以前面帶有數字「7」的圖3之高側LDFET之對應元件之參考數字標記。例如，對應於圖3之高側LDFET 32之功能上類似的汲極區52的圖7B之高側LDFET 780之汲極區以參考數字「752」標記。因此，高側LDFET 780包括以下元件：源極區746、汲極區752、汲極接點754、源極接點756，及閘極電極768。另外，低側LDFET 782之功能上類似的元件以後面有撇號的高側LDFET之對應元件之參考數字標記。因此，圖7B中所示之低側LDFET 782包括以下元件：源極區746’、汲極區752’、汲極接點754’、源極接點756’，及閘極電極768’。類似地，低側LDFET 784之功能上類似的元件以後面有雙撇號的高側LDFET之對應元件之參考數字標記。因此，圖7B中所示之低側LDFET 784包括以下元件：源極區746’’、汲極區752’’、汲極接點754’’、源極接點756’’，及閘極電極768’’。
在此實例中，高側源極區746及相鄰低側汲極區752’’藉由第一前側接點786及高側源極接點756及低側汲極接點754’’互連。藉由將基板接點756’及756’’使用於分別將源極區746’及746’’連接至接地節點(GND)，較大金屬區域可利用於低側汲極區752’之前側相位節點接點790以使平面外電阻減小。
如所示，第一電氣傳導性夾具772電氣地耦接至第二前側接點788，且第二電氣傳導性夾具774電氣地耦接至第一前側接點786。基板接點740電氣地耦接至電氣傳導性焊盤731。第一電氣傳導性夾具772電氣地連接至第一封裝引線連接部分(未示出)，且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260a'的電氣傳導性封裝引線之第一集合(未示出)。第二電氣傳導性夾具774電氣地連接至第二封裝引線連接部分(未示出)且藉此電氣地連接至類似於圖2B之電氣傳導性周邊封裝引線260b'的電氣傳導性封裝引線之第二集合(未示出)。
圖7B中所示之金屬層(例如，接點786、788、790、792)大體上表示根據需要佈線連接的多個金屬層，包括用於半導體晶粒墊片(例如，類似於238a-d、238a’-c’，及238a’’-b’’)的頂部金屬層及介於半導體晶粒墊片與絕緣材料之間的額外金屬層或如以上提到的在其他實施例中用於金屬層之主動層。一些金屬層、連接、接合金屬線或其他特徵已為簡單起見省略。介入金屬層、傳導性黏合劑或其他金屬接合結構可存在。簡化圖解橫截面側視圖為簡單起見僅展示單個電晶體「指狀物」。在一些實施例中，如參考圖17所論述，多個電晶體指狀物經並聯連接以增加所實現電路之功率處置容量且藉由所實現電路之應用根據需要降低總電阻。
可用來實行積體LDFET器件的構成LDFET之結構及配置中之許多變化係可能的。以下揭示內容描述可替換圖2及4中所示之積體LDFET電路之構成LDFET中之一個或兩個以創造不同的積體LDFET電路實施例的單獨LDFET結構。另外，此等單獨LDFET結構中之兩個或更多個可彼此組合以創造額外的積體LDFET電路實施例。以下單獨LDFET結構中每一個包括功能上類似於圖3中所示之高側LDFET 32之元件的元件。出於理解之容易性，單獨LDFET結構之功能上類似的元件以後面有兩個撇號的高側LDFET 32之對應元件之相同參考數字標記。
圖8A展示源極向下組態中之LDFET 500之實例的圖解橫截面側視圖。LDFET 500包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，代替如以上結合圖3中所示之低側LDFET 34實例之源極接點54’所描述地延伸穿過深阱62”，圖8A中所示之源極接點54”包括前側接點502，該前側接點連接至基板接點504，該基板接點延伸穿過主動層中之開口506且進一步穿過內埋介電質層44”延伸至基板45”。在一些實例中，主動層中之開口506允許穿過內埋介電質層44”的基板接點使用氧化物蝕刻製程加以製作且不需要矽蝕刻製程。
圖8B展示汲極向下(drain-down)組態中之LDFET 510之實例的圖解橫截面側視圖。LDFET 510包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，代替延伸穿過汲極及LDD區52”、50”，汲極接點56”包括前側接點512，該前側接點連接至基板接點514，該基板接點延伸穿過主動層中之開口516且進一步穿過內埋介電質層44”延伸至基板45”。在一些實例中，主動層中之開口516允許穿過內埋介電質層44”的基板接點514使用氧化蝕刻製程加以製作且不需要矽蝕刻製程。
圖9A展示源極向下組態中之LDFET 600之實例的圖解橫截面側視圖。LDFET 600包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，代替如以上結合圖3中所示之低側LDFET 34實例之源極接點54’所描述地延伸穿過深阱62，源極接點54”包括前側接點602，該前側接點連接至基板接點604，該基板接點延伸穿過主動層且進一步穿過內埋介電質層44”延伸至基板45”。在一些實例中，穿過主動層蝕刻基板接點可消除接點-至-主動間隔設計規則，從而減少電晶體節距。
圖9B展示汲極向下組態中之LDFET 610之實例的圖解橫截面側視圖。LDFET 610包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，代替延伸穿過汲極及LDD區52”、50”，汲極接點56”包括前側接點612，該前側接點連接至基板接點614，該基板接點延伸穿過主動層且進一步穿過內埋介電質層44”延伸至基板45”。在一些實例中，穿過主動層蝕刻基板接點可消除接點-至-主動間隔設計規則，從而減少電晶體節距。
圖10A展示源極向下組態中之LDFET 700之實例的圖解橫截面側視圖。LDFET 700包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，除如以上結合圖3中所示之低側LDFET 34實例之源極接點54’所描述地自主動層上方延伸至基板45”之外，源極接點702亦穿過電氣絕緣材料74”向上延伸至前側接點704。
圖10B展示汲極向下組態中之LDFET 710之實例的圖解橫截面側視圖。LDFET 710包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，汲極接點712自基板45”，穿過摻雜區51”、LDD區50”、汲極區52”及電氣絕緣材料區74”，向上延伸至前側接點714。
圖11A展示源極向下組態中之LDFET 800之實例的圖解橫截面側視圖。LDFET 800包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，源極接點54”不需要任何金屬1連接，如以上關於圖3中所示之低側LDFET 34實例之源極接點54’所描述。出於此原因，前側接點802可經佈局而不考慮源極接點54”之位置。在此實例中，金屬1前側接點802可上覆源極接點54”或不上覆源極接點54”，取決於電路設計要求。
圖11B展示汲極向下組態中之LDFET 810之實例的圖解橫截面側視圖。LDFET 810包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。在此實例中，汲極接點56”不需要金屬1連接。出於此原因，前側接點812可經佈局而不考慮汲極接點56”之位置。例如，金屬1前側接點802可上覆汲極接點56”或不上覆汲極接點56”，取決於電路設計要求。
圖12A展示源極向下組態中之LDFET 900之實例的圖解橫截面側視圖。LDFET 900包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。此實例對應於圖11A中所示之LDFET 800，除該實例包括具有相對窄的底部部分904及較寬頂部擱板部分906的降低至源極區46”的接觸電阻的源極接點902之外。特定而言，源極接點902沿軸向尺寸908穿過主動層延伸至基板45”，頂部擱板部分906延伸至主動層中且特徵在於在正交於軸向尺寸908之側向尺寸上之第一寬度，且底部部分904穿過主動層延伸至基板45”且特徵在於小於第一寬度的在側向尺寸上之第二寬度。
在一些實例中，源極接點902係藉由執行淺寬接點蝕刻，接著為第二深窄接點蝕刻形成。
在一些實例中，源極接點902之電阻可藉由在第一淺寬接點蝕刻經執行之後植入源極46”進一步降低。
在一些實例中，源極接點902與主體之間的電阻可藉由在深阱區62”內之較深位置處形成擱板部分906進一步降低。在第二深窄接點蝕刻經執行之後，此方法可與至深阱區62”之重植入組合。
在所例示實例中，在第二深窄接點蝕刻經執行之後沉積閘極屏蔽66”。在其他實例中，在第一淺寬接點蝕刻經執行之後沉積閘極屏蔽66”。
在一些實例中，在深窄接點蝕刻經執行之後，基板45”經由藉由深窄接點蝕刻形成的開口以基板45”之相同摻雜劑類型的重植入物(例如，若基板為p型，則p+植入物)植入，以改良基板接點電阻。
圖12B展示汲極向下組態中之LDFET 910之實例的圖解橫截面側視圖。LDFET 910包括以下元件：基板接點40”、內埋介電質層44”、基板45”、源極區46”、摻雜區48”、具有形成於摻雜區51”中的較重摻雜延伸區49”之LDD區50”、汲極區52”、源極接點54”、汲極接點56”、主體區60”、深阱區62”、閘極屏蔽66”、閘極電極68”，及介電質材料70”、72”、74”。此實例對應於圖11B中所示之LDFET 810，除該實例包括具有相對窄的底部部分914及較寬頂部擱板部分916的降低至汲極區52”之接觸電阻的汲極接點912之外。特定而言，汲極接點912沿軸向尺寸918穿過主動層延伸至基板45”，頂部擱板部分916延伸至主動層中且特徵在於在正交於軸向尺寸918之側向尺寸上之第一寬度，且底部部分914穿過主動層延伸至基板45”且特徵在於小於第一寬度的在側向尺寸上之第二寬度。
在一些實例中，源極接點912藉由淺寬接點蝕刻，接著為第二深窄接點蝕刻形成。在其他實例中，首先執行深窄接點蝕刻，且隨後執行寬氧化物蝕刻以暴露主動層之表面處之汲極區52”。
在一些實例中，LDFET 900及910之源極向下及汲極向下組態可經組合以產生單個LDFET，其中源極區46”及汲極區52”兩者連接至基板45”。
以下揭示內容描述用於圖8A-12B中所示之單獨LDFET結構之佈局選項之實例。
圖13展示用於圖8A之源極向下LDFET結構500之示例性佈局的圖解自頂向下視圖，其中基板接點504自源極區46”側向地位移。在此實例中，前側接點502將源極接點54”電氣地連接至基板接點504，該基板接點穿過主動層及內埋介電質層延伸至基板。如圖13中所示，鄰近於源極接點54”增添基板接點504增加電晶體節距，藉此增加半導體晶粒區域及成本。圖13中所示之示例性佈局同樣地可適用於圖9A之源極向下LDFET結構600，例如，關於基板接點604及前側接點602。另外，圖13中所示之佈局之水平反射版本可分別用於圖8B及9B中所示之汲極向下LDFET結構510、610。
圖14展示用於圖10A之LDFET結構700之第一示例性佈局的圖解自頂向下視圖，其中源極接點702自基板45”、穿過源極46”，延伸至前側接點704。因此，在源極接點702連接源極區46”及基板45”兩者的狀況下，與圖13中所示之方法相比，可藉由單個接點之使用節省半導體晶粒區域及成本。在一些實例中，源極區46”可連接於源極接點702之側上。在一些實例中，擱板可創造於源極之頂部處以改良源極接點電阻(參見例如圖12A)。圖14中所示之佈局之水平反射版本可用於圖10B中所示之汲極向下LDFET結構710。
在一些實例中，基板接點包括平行基板子接點之第一集合，該平行基板子接點之第一集合與平行溝道子接點之第二集合交錯，該平行溝道子接點之第一集合連接至第一LDFET及第二LDFET之源極及汲極中之一個，其中第一集合及第二集合中之各別子接點延伸至主動層上方之表面，在該表面處，該等各別子接點交替地配置於一列中。例如，圖15展示用於圖10A之LDFET結構700之第二示例性佈局的圖解自頂向下視圖，其中源極接點藉由自源極46”延伸至前側接點704的平行垂直源極接點706之集合之平面陣列實行，且基板接點藉由與基板45”交錯且自基板45”延伸至前側接點704的平行垂直基板接點708之集合之平面陣列實行。以此方式使源極接點706及基板接點708交替與圖13中所示之實施例相比降低電晶體節距。圖15中所示之佈局之水平反射版本可用於圖10B中所示之汲極向下LDFET結構710。
圖16展示用於圖11A之LDFET結構800之示例性佈局的圖解自頂向下視圖，其中源極接點54”延伸至基板但不延伸至半導體晶粒之前側。如以上所解釋，此特徵允許汲極之前側接點802經佈局而不考慮源極接點54”之位置。在所例示實例中，前側汲極接點802在源極接點54”上延伸且超過源極接點54”，而未電氣地連接至源極接點54”。圖16中所示之示例性佈局同樣地可適用於圖12A之源極向下LDFET結構900。另外，圖16中所示之佈局之水平反射版本可用於圖11B及12B中所示之汲極向下LDFET結構810、910。
圖17展示用於圖3之LDFET電路之示例性佈局的圖解自頂向下視圖。在此實例中，高側LDFET 32及低側LDFET 34藉由多個交錯高側及低側LDFET「指狀物」之集合實行，該等多個交錯高側及低側LDFET「指狀物」藉由輸入節點金屬化(例如，V輸入 )及相位節點金屬化(例如，V相位 )之交替電氣傳導路徑之集合互連。在此方法中，構成高側及低側LDFET指狀物可緊密的地置放在一起，從而允許高側汲極與低側源極之間的互連金屬化路徑為短低阻抗連接，該等短低阻抗連接共同地具有相較於穿過高側及低側電晶體佈局在半導體晶粒之分離區段中的電路結構的阻抗的較低總體阻抗。因此，降低穿過自高側源極至低側汲極之LDFET電路的阻抗。在一些實例中，可需要額外金屬層以拔出自LDFET指狀物至封裝接腳之各別連接。在一些實例中，多個輸入節點指狀物金屬化路徑(例如，36a、36b，及36c)連接至第一電氣傳導輸出路徑，該第一電氣傳導輸出路徑連接至輸入節點(例如，V輸入 )，且多個相位節點指狀物金屬化路徑(例如，38a及38b)連接至第二電氣傳導輸出路徑，該第二電氣傳導輸出路徑連接至相位節點(例如，V相位 )。
圖18展示用於製造半導體器件之方法之實例。根據此方法，將包括源極、汲極，及閘極的第一側向擴散場效電晶體(LDFET)及包括源極、汲極，及閘極的第二LDFET形成於半導體基板(圖18，方塊950)上之主動層中。將第一LDFET之源極及第二LDFET之汲極電氣地連接至共同節點(圖18，方塊952)。將第一前側接點及第二前側接點形成於主動層上，且形成電氣地連接至半導體基板的基板接點，其中第一前側接點、第二前側接點，及基板接點中每一個電氣地連接至第一LDFET之汲極、第二LDFET之源極，及共同節點中之不同的各別一個(圖18，方塊954)。
在一些實例中，內埋介電質層形成於半導體基板與主動層之間，其中基板接點延伸穿過內埋介電質層。在此等實例中之一些中，穿過主動層延伸至內埋介電質層的介電質隔離障壁亦形成於第一LDFET與第二LDFET之間。
在一些實例中，第一前側接點電氣地連接至具有第一電氣傳導性夾具的半導體封裝之周邊封裝引線中之一或多個之第一集合。第二前側接點電氣地連接至具有第二電氣傳導性夾具的半導體封裝之周邊封裝引線中之一或多個之第二集合。基板接點電氣地連接至半導體封裝之焊盤。
其他實施例在申請專利範圍之範疇內。例如，本文所揭示之半導體器件在高功率條件下具有改良效能。然而，本文所揭示之教導可用來普遍地改良半導體器件且不限於高功率應用。本文所揭示之某些方法允許用來建造所揭示之器件的成本有效及高效方式。在半導體器件為電晶體之特定情形中，器件之主體有效率地經偏壓以防止器件免於進入諸如彼等由電晶體之主體之電位的增加所引起的特定擊穿條件。因此，此等半導體器件中之一些在器件以主動材料之薄層形成的情形中為有用的，因為在彼等情形中，半導體器件之主體對外生電荷之引入更加敏感，因為在薄主動層中存在較少的本質電荷來抵消其效應。
圖19展示根據一些實施例之用於將半導體器件封裝於具有引線框架結構之半導體封裝中之方法的簡化實例。根據此方法，提供具有引線框架結構之半導體器件封裝，該半導體器件封裝包括電氣傳導性焊盤及電氣傳導性周邊封裝引線(圖19，方塊1910)。形成半導體晶粒，該半導體晶粒包括前側主動層及後側接點(圖19，方塊1915)。所形成的半導體晶粒可為根據本文所揭示之半導體分割中之任何半導體分割之半導體晶粒。將半導體晶粒之後側接點電氣地連接至電氣傳導性焊盤(圖19，方塊1920)。將第一電氣傳導性夾具電氣地連接至電氣傳導性周邊封裝引線之第一集合且電氣地連接至半導體晶粒之第一前側接點(圖19，方塊1925)。將第二電氣傳導性夾具電氣地連接至電氣傳導性周邊封裝引線之第二集合且電氣地連接至半導體晶粒之第二前側接點(圖19，方塊1930)。
已詳細參考本發明所揭示的實施例，附圖中例示該等實施例之一或多個實例。每一實例均以解釋本技術而非限制本技術之方式提供。事實上，儘管已參照本發明之特定實施例詳細描述本說明書，但熟習此項技術者應理解的是，在獲得對前述內容之理解後，可容易構想出此等實施例之替代形式、變化及等效物。例如，作為一個實施例之部分所例示或描述的特徵可與另一實施例一起使用，以產生更進一步的實施例。因此，意欲本標的物涵蓋所附申請專利範圍及其等效物之範疇內的所有此類修改及變化。在不脫離隨附申請專利範圍中更特定闡述的本發明之範疇的情況下，一般技藝人士可實踐本發明之此等及其他修改及變化。此外，一般技藝人士將瞭解前述描述僅為舉例說明，且不意欲限制本發明。
10‧‧‧高功率半導體開關電路12、232、780‧‧‧高側場效電晶體(FET)14、234‧‧‧低側FET16、716‧‧‧相位節點18、20‧‧‧驅動器輸入端子22、722‧‧‧輸入節點30、230、230’、 230”、 430、530、630、730‧‧‧半導體晶粒32、34‧‧‧LDFET36、36”‧‧‧輸入接點36a、36b、36c‧‧‧輸入節點指狀物金屬化路徑38、38”‧‧‧相位接點38a、38b‧‧‧相位節點指狀物金屬化路徑40、40”、240、440、514、540、504、604、614、708、740‧‧‧基板接點42‧‧‧主動層44、44”、 444、544‧‧‧內埋介電質層45、45”、 245、545、645‧‧‧基板46、46'、46”、 446、446’、 546、546’、 646、646’、 746、746’、 746”‧‧‧源極區47‧‧‧介電質隔離障壁48、48'、48”、51、51'、51”、 448、448’、 451、451’‧‧‧摻雜區49‧‧‧延伸區49'、49”、 449、449’‧‧‧較重摻雜延伸區50‧‧‧輕摻雜汲極(LDD)區50'、50”、 450、450’‧‧‧LDD區52、52'、52”、 452、452’、 552、652、652’、 752、752’、 752”‧‧‧汲極區54、54'、54”、 454、454’、 554、554’、 654、654’、 702、706、756、756’、 756”、 902‧‧‧源極接點56、56'、56”、 456、456’、 556、556’、 656、656’、 712、754、754’、 754”、 912‧‧‧汲極接點60、60'、60”、 460、460’‧‧‧主體區62、62'、62”、 462、462’‧‧‧深阱區66、66'、66” 、466、466’‧‧‧閘極屏蔽68、68'、68”、 468、468’、 568、568’、 668、668’、 768、768’、 768”‧‧‧閘極電極70、70'、70”、72、72'、72”、 470、470’、 472、472’‧‧‧介電質材料74、74”、 474‧‧‧絕緣材料200、200’、 200”、300、400、501、601、701‧‧‧積體電路(IC)封裝220、220’、 220”、 320、420、520、620、720‧‧‧引線框架結構222、222’‧‧‧控制器電路231、231’、 231”、331、431、731、531、631‧‧‧電氣傳導性焊盤235‧‧‧矩形頂部表面236‧‧‧頂部表面236’‧‧‧頂側部分238a-d、238a’-c’、238a”-b”‧‧‧半導體晶粒墊片252a-d‧‧‧連桿260a-d、260a’-f’‧‧‧電氣傳導性周邊封裝引線(「周邊封裝引線」)270、270’‧‧‧傳導性夾具配置272、272’、 272”、 372、473、572、672、772‧‧‧第一電氣傳導性夾具274、274’、 274”、 374、475、574、674、774‧‧‧第二電氣傳導性夾具280、282‧‧‧封裝引線281、281”、 381、481‧‧‧第一封裝引線連接部分283、283”、 383、483‧‧‧第二封裝引線連接部分432‧‧‧高側LDFET434‧‧‧低側LDFET445‧‧‧晶圓基板447‧‧‧介電質隔離障壁480、580、680、786‧‧‧第一前側接點482‧‧‧電氣導體484、584、682、788‧‧‧第二前側接點489‧‧‧平面外部分500、510、600、610、700、710、800、810、900、910‧‧‧LDFET結構502、512、602、612、704、714、802、812‧‧‧前側接點506、516‧‧‧開口640‧‧‧後側接點782‧‧‧第一低側FET784‧‧‧第二低側FET790‧‧‧第三前側接點792‧‧‧第四前側接點794‧‧‧高功率開關電路904、914‧‧‧底部部分906、916‧‧‧頂部擱板部分908、918‧‧‧軸向尺寸950、952、954、1910、1915、1920、1925、1930‧‧‧方塊
圖1為併入一些實施例之高功率半導體開關之實例的電路圖。
圖2A為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解頂部正投影視圖。
圖2B為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解頂部正投影視圖。
圖2C為根據一些實施例之積體電路封裝之一部分之簡化實例的橫截面。
圖3為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解橫解面。
圖4為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解橫截面側視圖。
圖5為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解橫截面側視圖。
圖6為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解橫截面側視圖。
圖7A為併入一些實施例之高功率半導體開關之實例的電路圖。
圖7B為根據一些實施例之積體電路封裝之一部分之簡化實例的圖解橫截面側視圖。
圖8A為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖8B為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖9A為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖9B為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖10A為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖10B為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖11A為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖11B為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖12A為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖12B為根據一些實施例之LDFET結構之簡化實例的圖解橫截面側視圖。
圖13為根據一些實施例之用於圖8A及9A之LDFET結構之簡化示例性佈局的圖解自頂向下視圖。
圖14為根據一些實施例之用於圖10A之LDFET結構之簡化第一示例性佈局的圖解自頂向下視圖。
圖15為根據一些實施例之用於圖10A之LDFET結構之簡化第二示例性佈局的圖解自頂向下視圖。
圖16為根據一些實施例之用於圖11A及12A之LDFET結構之簡化示例性佈局的圖解自頂向下視圖。
圖17為根據一些實施例之圖3之LDFET電路之簡化示例性佈局的圖解自頂向下視圖。
圖18為根據一些實施例之製造半導體器件之方法之簡化實例的流程圖。
圖19為根據一些實施例之用於將半導體器件封裝於半導體封裝中之方法之簡化實例的流程圖。
30‧‧‧半導體晶粒
32、34‧‧‧LDFET
36‧‧‧輸入接點
38‧‧‧相位接點
40‧‧‧基板接點
42‧‧‧主動層
44‧‧‧內埋介電質層
45‧‧‧SOI基板
46、46'‧‧‧源極區
47‧‧‧介電質隔離障壁
48、48'、51、51'‧‧‧摻雜區
49‧‧‧延伸區
49'‧‧‧較重摻雜延伸區
50‧‧‧輕摻雜汲極(LDD)區
50'‧‧‧LDD區
52、52'‧‧‧汲極區
54、54'‧‧‧源極接點
56、56'‧‧‧汲極接點
60、60'‧‧‧主體區
62、62'‧‧‧深阱區
66、66'‧‧‧閘極屏蔽
68、68'‧‧‧閘極電極
70、70'、72、72'‧‧‧介電質材料
74‧‧‧電氣絕緣材料
300‧‧‧積體電路(IC)封裝
320‧‧‧引線框架結構
331‧‧‧電氣傳導性焊盤
372‧‧‧第一電氣傳導性夾具
374‧‧‧第二電氣傳導性夾具
381‧‧‧第一封裝引線連接部分
383‧‧‧第二封裝引線連接部分

Claims (23)

  1. 一種半導體器件，其包含：一半導體基板，其支撐一上覆主動層；一第一側向擴散場效電晶體(LDFET)，其在該主動層中且包含一源極、一汲極，及一閘極；一第二LDFET，其在該主動層中且包含一源極、一汲極，及一閘極；一共同節點，其電氣地連接至該第一LDFET之該源極及該第二LDFET之該汲極；一第一前側接點，其在該主動層上且電氣地連接至以下各項中之一第一者：該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點；一第二前側接點，其在該主動層上且電氣地連接至以下各項中之一第二者：該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點；一基板接點，其電氣地連接至該半導體基板及以下各項中之一第三者：該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點；以及一半導體封裝，該半導體封裝包含一電氣傳導性焊盤及周邊封裝引線，其中一第一電氣傳導性夾具電氣地連接至該第一前側接點及該等周邊封裝引線中之一或多者之一第一集合，一第二電氣傳導性夾具電氣地連接至該第二前側接點及該等周邊封裝引線中之一或多者之一第二集合，且該基板接點電氣地連接至該電氣傳導性焊盤；其中該第一前側接點、該第二前側接點，及該基板接點中之每一者電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之一不同的各別一者。
  2. 如申請專利範圍第1項之半導體器件，其進一步包含介於該半導體基板與該主動層之間的一內埋介電質層；其中該基板接點延伸穿過該內埋介電質層。
  3. 如申請專利範圍第2項之半導體器件，其進一步包含，在該第一LDFET與該第二LDFET之間，穿過該主動層延伸至該內埋介電質層的一介電質隔離障壁。
  4. 如申請專利範圍第2項之半導體器件，其中該基板接點延伸穿過該主動層。
  5. 如申請專利範圍第4項之半導體器件，其中該基板接點延伸穿過該第一LDFET及該第二LDFET之該等源極及該等汲極中之一者。
  6. 如申請專利範圍第5項之半導體器件，其中該基板接點電氣地連接至該共同節點。
  7. 如申請專利範圍第5項之半導體器件，其中該基板接點電氣地連接至該第一前側接點及該第二前側接點中之一者。
  8. 如申請專利範圍第4項之半導體器件，其中該基板接點在無該第一LDFET及該第二LDFET之該等源極及汲極中之任一者的一區中延伸穿過該主動層，且該基板接點藉由一電氣連接電氣地連接至該第一LDFET及該第二LDFET之該等源極及汲極中之一者，該電氣連接在該主動層上側向地延伸且在向下延伸穿過該第一LDFET及該第二LDFET之該等源極及汲極中之一者。
  9. 如申請專利範圍第8項之半導體器件，其中該基板接點延伸穿過該主動層中之一開口，該開口自該內埋介電質層延伸穿過該主動層。
  10. 如申請專利範圍第9項之半導體器件，其中該基板接點及該主動層中之該開口具有在正交於一軸向尺寸的一側向尺寸中之各別寬度，該基板 接點沿該軸向尺寸延伸，且該主動層中之該開口之該寬度大於該基板接點之該寬度。
  11. 如申請專利範圍第4項之半導體器件，其中該基板接點沿一軸向尺寸穿過該主動層延伸至該基板，該基板接點具有一頂部部分，該頂部部分延伸至該主動層中且特徵為在正交於該軸向尺寸的一側向尺寸中之一第一寬度，且該基板接點具有一底部部分，該底部部分延伸至該主動層中且特徵為在該側向尺寸中之一第二寬度，該第二寬度係小於該第一寬度。
  12. 一種半導體器件，其包含：一半導體基板，其支撐一上覆主動層；一第一側向擴散場效電晶體(LDFET)，其在該主動層中且包含一源極、一汲極，及一閘極；一第二LDFET，其在該主動層中且包含一源極、一汲極，及一閘極；一共同節點，其電氣地連接至該第一LDFET之該源極及該第二LDFET之該汲極；一第一前側接點，其在該主動層上且電氣地連接至以下各項中之一第一者：該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點；一第二前側接點，其在該主動層上且電氣地連接至以下各項中之一第二者：該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點；一基板接點，其電氣地連接至該半導體基板及以下各項中之一第三者：該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點；以及介於該半導體基板與該主動層之間的一內埋介電質層；其中該基板接點延伸穿過該內埋介電質層；其中該基板接點延伸穿過該主動層； 其中該第一前側接點、該第二前側接點，及該基板接點中之每一者電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之一不同的各別一者；以及其中該基板接點包含平行基板子接點之一第一集合，該等平行基板子接點與平行溝道子接點之一第二集合交錯，該等平行溝道子接點連接至該第一LDFET及該第二LDFET之該等源極及汲極中之一者，其中該第一集合及該第二集合之該等各別子接點延伸至該主動層上方之一表面，在該表面處，該等各別子接點交替地配置於一列中。
  13. 一種製造一半導體器件之方法，該方法包含：在一半導體基板上之一主動層中，形成包含一源極、一汲極，及一閘極之一第一側向擴散場效電晶體(LDFET)及包含一源極、一汲極，及一閘極之一第二LDFET；將該第一LDFET之該源極及該第二LDFET之該汲極電氣地連接至一共同節點；在該主動層上，形成一第一前側接點及一第二前側接點；形成電氣地連接至該半導體基板的一基板接點；將該第一前側接點電氣地連接至具有一第一電氣傳導性夾具之一半導體封裝之一或多個周邊封裝引線之一第一集合；將該第二前側接點電氣地連接至具有一第二電氣傳導性夾具之該半導體封裝之一或多個周邊封裝引線之一第二集合；以及將該基板接點電氣地連接至該半導體封裝之一焊盤；其中該第一前側接點、該第二前側接點，及該基板接點中之每一者電氣地連接至該第一LDFET之該汲極、該第二LDFET之該源極，及該共同節點中之一不同的各別一者。
  14. 如申請專利範圍第13項之方法，其進一步包含：在該半導體基板與該主動層之間形成一內埋介電質層，其中該基板接點延伸穿過該內埋介電質層；以及在該第一LDFET與該第二LDFET之間形成一介電質隔離障壁，該介電質隔離障壁穿過該主動層延伸至該內埋介電質層。
  15. 一種電子裝置，其包含：一電氣傳導性焊盤；複數個電氣傳導性周邊封裝引線；一第一電氣傳導性夾具，其電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第一集合；一第二電氣傳導性夾具，其電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第二集合；及一單一半導體晶粒，其包含：一前側主動層，該前側主動層包含一積體功率結構，該積體功率結構具有兩個或更多個電晶體；一後側部分，其具有一後側接點，該後側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者且電氣地耦接至該電氣傳導性焊盤；一或多個第一前側接點，其電氣地耦接至該等兩個或更多個電晶體中之至少一者且電氣地耦接至該第一電氣傳導性夾具；以及一或多個第二前側接點，其電氣地耦接至該等兩個或更多個電晶體中之至少一者且電氣地耦接至該第二電氣傳導性夾具；其中：該第一電氣傳導性夾具及該第二電氣傳導性夾具中之一者或兩者具有約100微米之一最小特徵大小。
  16. 如申請專利範圍第15項之電子裝置，其中：該等兩個或更多個電晶體包含一高側電晶體及一低側電晶體；該高側電晶體包含一高側源極、一高側汲極，及一高側閘極；該低側電晶體包含一低側源極、一低側汲極，及一低側閘極；該一或多個第二前側接點電氣地耦接至該低側源極；該低側汲極電氣地耦接至該高側源極；該後側接點電氣地耦接至該高側源極；且該一或多個第一前側接點電氣地耦接至該高側汲極。
  17. 如申請專利範圍第15項之電子裝置，其中：該等兩個或更多個電晶體包含一高側電晶體及一低側電晶體；該高側電晶體包含一高側源極、一高側汲極，及一高側閘極；該低側電晶體包含一低側源極、一低側汲極，及一低側閘極；該一或多個第一前側接點電氣地耦接至該高側汲極；該後側接點將該高側源極及該低側汲極電氣地耦接在一起；且該一或多個第二前側接點電氣地耦接至該低側源極。
  18. 如申請專利範圍第15項之電子裝置，其中：該等兩個或更多個電晶體包含一高側電晶體、一低側電晶體，及一第二低側電晶體；該高側電晶體包含一高側源極、一高側汲極，及一高側閘極；該低側電晶體包含一低側源極、一低側汲極，及一低側閘極；該第二低側電晶體包含一第二低側源極、一第二低側汲極，及一第二低側閘極；該單一半導體晶粒包含一或多個第三前側接點，該一或多個第三前側接點電氣地耦接至該第二電氣傳導性夾具； 該一或多個第一前側接點將該高側源極及該第二低側汲極電氣地耦接在一起；該一或多個第二前側接點電氣地耦接至該高側汲極；該一或多個第三前側接點電氣地耦接至該低側汲極；且該後側接點將該低側源極及該第二低側源極電氣地耦接在一起。
  19. 一種電子裝置，其包含：一電氣傳導性焊盤；複數個電氣傳導性周邊封裝引線；一第一電氣傳導性夾具，其電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第一集合；一第二電氣傳導性夾具，其電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第二集合；及一單一半導體晶粒，其包含：一前側主動層，該前側主動層包含一積體功率結構，該積體功率結構具有兩個或更多個電晶體；一後側部分，其具有一後側接點，該後側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者且電氣地耦接至該電氣傳導性焊盤；一或多個第一前側接點，其電氣地耦接至該等兩個或更多個電晶體中之至少一者且電氣地耦接至該第一電氣傳導性夾具；以及一或多個第二前側接點，其電氣地耦接至該等兩個或更多個電晶體中之至少一者且電氣地耦接至該第二電氣傳導性夾具；其中：該等兩個或更多個電晶體包含一高側電晶體及一低側電晶體；該高側電晶體包含一高側源極、一高側汲極，及一高側閘極； 該低側電晶體包含一低側源極、一低側汲極，及一低側閘極；該一或多個第一前側接點電氣地耦接至該高側汲極；該一或多個第二前側接點將該高側源極及該低側汲極電氣地耦接在一起；且該後側接點電氣地耦接至該低側源極。
  20. 一種電子裝置，其包含：一電氣傳導性焊盤；複數個電氣傳導性周邊封裝引線；一第一電氣傳導性夾具，其電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第一集合；一第二電氣傳導性夾具，其電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第二集合；及一單一半導體晶粒，其包含：一前側主動層；一後側部分，其具有一後側接點，該後側接點電氣地連接至該前側主動層且電氣地連接至該電氣傳導性焊盤；一或多個第一前側接點，其電氣地連接至該前側主動層且電氣地連接至該第一電氣傳導性夾具；以及一或多個第二前側接點，其電氣地連接至該前側主動層且電氣地連接至該第二電氣傳導性夾具；其中：該前側主動層包含兩個或更多個電晶體；該後側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者； 該一或多個第一前側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者；該一或多個第二前側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者；該等兩個或更多個電晶體包含一高側電晶體及一低側電晶體；該高側電晶體包含一高側源極、一高側汲極，及一高側閘極；該低側電晶體包含一低側源極、一低側汲極，及一低側閘極；該一或多個第一前側接點電氣地耦接至該高側汲極；該一或多個第二前側接點將該高側源極及該低側汲極電氣地耦接在一起；且該後側接點電氣地耦接至該低側源極。
  21. 如申請專利範圍第20項之電子裝置，其中：該等兩個或更多個電晶體進一步包含一第二低側電晶體；該第二低側電晶體包含一第二低側源極、一第二低側汲極，及一第二低側閘極；該單一半導體晶粒包含一或多個第三前側接點，該一或多個第三前側接點電氣地耦接至該第二電氣傳導性夾具；該一或多個第二前側接點將該高側源極及該第二低側汲極電氣地耦接在一起；該一或多個第三前側接點電氣地耦接至該低側汲極；且該後側接點將該低側源極及該第二低側源極電氣地耦接在一起。
  22. 一種用於將半導體器件封裝之方法，其包含：提供一電氣傳導性焊盤；提供複數個電氣傳導性周邊封裝引線； 提供一第一電氣傳導性夾具；將該第一電氣傳導性夾具電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第一集合；提供一第二電氣傳導性夾具；將該第二電氣傳導性夾具電氣地連接至該等複數個電氣傳導性周邊封裝引線之一第二集合；形成一半導體晶粒，該形成包含：形成該半導體晶粒之一前側主動層；在該半導體晶粒之一後側部分處形成一後側接點；形成該半導體晶粒之一或多個第一前側接點；形成該半導體晶粒之一或多個第二前側接點；在該半導體晶粒之該前側主動層中形成兩個或更多個電晶體，該前側主動層包含一積體功率結構，該形成兩個或更多個電晶體包含：在該半導體晶粒之該前側主動層中形成該等兩個或更多個電晶體中之一高側電晶體，該高側電晶體具有一高側源極、一高側汲極，及一高側閘極；及在該半導體晶粒之該前側主動層中形成該等兩個或更多個電晶體中之一低側電晶體，該低側電晶體具有一低側源極、一低側汲極，及一低側閘極；將該半導體晶粒之該後側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者，其中該後側接點電氣地耦接至該低側源極；將該半導體晶粒之該一或多個第一前側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者，其中該一或多個第一前側接點電氣地耦接至該高側汲極；以及 將該半導體晶粒之該一或多個第二前側接點電氣地耦接至該等兩個或更多個電晶體中之至少一者，其中該高側源極及該低側汲極藉由該一或多個第二前側接點電氣地耦接在一起；將該第一電氣傳導性夾具電氣地連接至該一或多個第一前側接點；將該第二電氣傳導性夾具電氣地連接至該一或多個第二前側接點；以及將該後側接點電氣地連接至該電氣傳導性焊盤。
  23. 如申請專利範圍第22項之方法，其進一步包含：在該半導體晶粒之該前側主動層中形成該等兩個或更多個電晶體中之一第二低側電晶體，該第二低側電晶體具有一第二低側源極、一第二低側汲極，及一第二低側閘極；形成該半導體晶粒之一或多個第三前側接點；將該第二電氣傳導性夾具電氣地連接至該一或多個第三前側接點；藉由該一或多個第二前側接點將該高側源極及該第二低側汲極電氣地耦接在一起；將該一或多個第三前側接點電氣地耦接至該低側汲極；以及藉由該後側接點將該低側源極及該第二低側源極電氣地耦接在一起。
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