KR20190008464A - 실리콘-전도층-실리콘 스택 구조의 반도체 소자 - Google Patents

실리콘-전도층-실리콘 스택 구조의 반도체 소자 Download PDF

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KR20190008464A
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trench gate
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서을규
서영호
최재식
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Abstract

본 발명은 실리콘-전도층-실리콘 스택 구조의 반도체 소자에 관한 것으로서, 본 발명의 실시 예에 따른 반도체 소자는 제1 기판-전도층-제2 기판의 스택 구조;를 포함하고, 상기 제1 기판에 형성된 제1 및 제2 전력 반도체 소자; 상기 제1 전력 반도체 소자는, 제1 소스 범프 및 제1 게이트 범프; 상기 제1 소스 범프 하부에 형성된 복수의 제1 트렌치 게이트 전극; 및 상기 복수의 제1 트렌치 게이트 전극 사이에 형성된 제1 채널;을 포함하고, 상기 제2 전력 반도체 소자는, 제2 소스 범프 및 제2 게이트 범프; 상기 제2 소스 범프 하부에 형성된 복수의 제2 트렌치 게이트 전극; 및 상기 복수의 제2 트렌치 게이트 전극 사이에 형성된 제2 채널;을 포함하고, 상기 전도층은 금속층을 포함한다.

Description

실리콘-전도층-실리콘 스택 구조의 반도체 소자{Semiconductor Device with Stacking Structure of Silicon-Conductor layer-Silicon}
본 발명은 실리콘-전도층-실리콘 스택 구조의 반도체 소자에 관한 것으로서, 더욱 상세하게는 두 개의 기판을 사용하고 그 기판 사이에 존재하는 전도층을 통해 양방향 전류 경로를 형성하며, 웨이퍼의 휨 현상을 방지할 수 있는 실리콘-전도층-실리콘 스택 구조의 반도체 소자에 관한 것이다.
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히 반도체 소자 패키지 산업에 있어서 두드러진다. 패키지(package)란 미세회로가 설계된 집적회로 칩을 실제 전자기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다. 종래의 전형적인 패키지는 그 안에 내장되는 집적회로 칩에 비하여 훨씬 큰 크기를 갖는다. 따라서, 패키지의 크기를 칩 크기 수준으로 축소시키는 것이 패키지 기술자들의 관심사 중의 하나였다. 이와 같은 배경에 의하여 최근에 개발된 새로운 패키지 유형이 바로 칩 스케일 패키지(또는 칩 사이즈 패키지라고도 함)이다.
그 중에서 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package: WLCSP)는 반도체 소자가 형성되어 있는 웨이퍼(또는 기판) 상태에서 조립 및 제조한다는 점에 특징이 있다. WLCSP는 가장 작은 크기를 구현할 수 있는 칩 크기의 패키지로 전기적 특성이 좋고 저렴하게 생산할 수 있는 장점이 있다.
일반적인 전력 반도체 소자용 WLCSP에 사용되는 기판의 두께가 매우 얇다. 이러한 전력 반도체 소자용 웨이퍼 레벨 칩 스케일 패키지에는 기판의 하면에 백 메탈층(back metal)이 형성되어 있다.
기존에 전력 반도체 소자 제조 공정에서는, 기판에 전력 반도체 소자가 형성된 후, 기판의 하면을 그라인딩 공정이 수행되어 기판의 두께(<200um)가 매우 얇게 형성된다. 그리고 백 메탈층이 형성된다. 200um 이하로 기판이 매우 얇기 때문에 휨 현상이 쉽게 발생한다. 그럴 경우, 반도체 소자에 스트레스를 준다. 또한 기판의 두께가 얇아져서 후속 패키징 공정이 어려워질 수 있다.
미국 등록특허공보 US 8,487,371(2013.07.16 등록) 미국 등록특허공보 US 8,018,008(2011.09.13 등록)
본 발명의 실시 예들은 기판의 하면을 그라인딩(grinding) 하는 공정이 필요 없는 반도체 소자를 제공하고자 한다.
본 발명의 실시 예들은 백 사이드 그라인딩(grinding)에 의해 발생되는 스트레스 및 기판 휨 현상을 방지하는 반도체 소자를 제공하고자 한다.
본 발명의 실시 예들은 실리콘1-전도층-실리콘2의 구조를 갖는 전력 반도체 소자를 제공하고자 한다. 그래서 본 발명의 실시 예들은 후속 공정을 용이하게 반도체 소자를 제공한다.
본 발명의 실시 예들은 웨이퍼 레벨 칩 스케일 패키지와 다른 칩이 함께 이용되는 애플리케이션의 경우, 다른 칩과의 조합에 따라 소스 범프 및 드레인 범프의 위치를 서로 변경함으로써, 다양한 애플리케이션을 쉽게 구현할 수 있는, 반도체 소자를 제공하고자 한다.
본 발명의 일 실시 예에 따르면, 제1 기판-전도층-제2 기판의 스택 구조; 및 상기 제1 기판에 형성된 제1 및 제2 전력 반도체 소자;를 포함하고, 상기 제1 전력 반도체 소자는, 제1 소스 범프 및 제1 게이트 범프; 상기 제1 소스 범프 하부에 형성된 복수의 제1 트렌치 게이트 전극; 및 상기 복수의 제1 트렌치 게이트 전극 사이에 형성된 제1 채널;을 포함하고, 상기 제2 전력 반도체 소자는, 제2 소스 범프 및 제2 게이트 범프; 상기 제2 소스 범프 하부에 형성된 복수의 제2 트렌치 게이트 전극; 및 상기 복수의 제2 트렌치 게이트 전극 사이에 형성된 제2 채널;을 포함하고, 상기 전도층은 금속층을 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자가 제공될 수 있다.
상기 전도층은, 상기 금속층의 상면에 형성된 제1 베리어 메탈; 및 상기 금속층의 하면에 형성된 제2 베리어 메탈;을 더 포함할 수 있다.
상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작고, 200㎛ 이하일 수 있다.
상기 전도층을 통해 양방향의 전류 경로가 형성될 수 있다.
상기 제1 및 제2 소스 범프는 상기 트렌치 게이트 전극의 측면에 형성되는 소스 영역과 전기적으로 연결될 수 있다.
상기 제1 및 제2 게이트 범프는 상기 제1 및 제2 트렌치 게이트 전극과 각각 전기적으로 연결될 수 있다.
상기 반도체 소자는, 상기 트렌치 게이트 전극과 인접하여 형성되는 더미 트렌치 게이트 전극을 더 포함할 수 있다.
상기 전력 반도체 소자는, 상기 제1 기판의 상면에 형성된 제3 및 제4 소스 범프;를 더 포함할 수 있다.
상기 반도체 소자는, 상기 제1 소스 범프와 연결된 제1 소스 전극; 및 상기 제2 소스 범프와 연결된 제2 소스 전극;을 더 포함할 수 있다.
상기 반도체 소자는, 상기 제1 소스 범프와 연결된 제1 솔더볼; 및 상기 제2 소스 범프와 연결된 제2 솔더볼;을 더 포함할 수 있다.
상기 전도층은 그라핀 물질을 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
본 발명의 다른 실시 예에 따르면, 제1 기판-전도층-제2 기판의 스택 구조; 및 상기 제1 기판에 형성된 전력 반도체 소자;를 포함하고, 상기 전력 반도체 소자는, 상기 제1 기판의 상면에 형성된 게이트 범프, 소스 범프 및 드레인 범프; 상기 소스 범프 하부에 형성된 소스 전극 및 복수의 트렌치 게이트 전극; 상기 복수의 트렌치 게이트 전극 사이에 형성된 채널; 및 상기 드레인 범프 하부에 형성된 드레인 커넥션 영역;을 포함하고, 상기 전도층은 금속층을 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자가 제공될 수 있다.
상기 전도층은 제1 베리어 메탈-금속층-제2 베리어 메탈일 수 있다.
상기 반도체 소자는, 상기 트렌치 게이트 전극 옆에 배치된 더미 트렌치 게이트 전극;을 더 포함할 수 있다.
상기 전도층은 그라핀 물질일 수 있다.
상기 제1 및 제2 더미 트렌치 게이트 전극은 상기 소스 전극과 중첩되도록 형성될 수 있다.
본 발명의 실시 예들은 실리콘-전도층-실리콘 구조의 반도체 소자를 통해 온 상태의 저항을 낮게 구현할 수 있다.
본 발명의 실시 예들에서는 실리콘-전도층-실리콘의 구조를 갖는 반도체 소자를 통해 백 사이드 그라인딩 공정이 필요 없다. 이로 인해, 본 발명의 실시 예들은 반도체 소자에 가해지는 스트레스를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 회로도를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 사시도를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면 및 양방향 전류 경로를 나타낸 도면이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면을 나타낸 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 사시도를 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면을 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 도 3a 또는 도 3b에서 소스 전극 주변을 확대한 반도체 소자의 단면을 나타낸 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1은 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 회로도를 나타낸 도면이다.
본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자(200)는 제1 전력 반도체 소자(210)와 제2 전력 반도체 소자(220)를 포함한다. 제1 전력 반도체 소자(210)와 제2 전력 반도체 소자(220)는 공통 드레인 전극(120)으로 묶은 형태이다.
제1 전력 반도체 소자(210)는 n형의 제1 채널을 가진다. 제1 전력 반도체 소자(210)에는 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제1 게이트 전극(G1)이 존재한다. 제2 전력 반도체 소자(220)도 n형의 제2 채널을 가진다.
제2 전력 반도체 소자(220)에는 제2 소스 전극(S2), 제2 드레인 전극(D2) 및 제2 게이트 전극(G2)이 존재한다. 제1 전력 반도체 소자(210)의 제1 소스 전극(S1)과 제2 전력 반도체 소자(220)의 제2 소스 전극(S2)은 전기적으로 분리되어 있다. 대신, 제1 드레인 전극(D1)과 제2 드레인 전극(D2)은 공통 드레인 전극(120)을 통해서 전기적으로 서로 연결되어 있다.
제1 및 제2 전력 반도체 소자(210, 220)는 전력용 반도체(Power semiconductor) 또는 전력 관리용 집적회로(Power management integrated circuit, PMIC)로 사용되는 반도체를 사용할 수 있다. 예를 들어, 제1 및 제2 전력 반도체 소자(210, 220)는 수직형(vertical type)의 트렌치 MOSFET 소자 또는 IGBT(Insulated gate bipolar transistor) 소자가 사용될 수 있다. 또는 전력용 CMOS, LDMOS 소자가 사용될 수 있다.
중요한 것은 낮은 저항을 필요로 한다는 것이다. 두 개의 반도체를 묶어 놓았기 때문에 공통 드레인 전극(120)의 저항을 낮추는 것이 중요하다. 그래서 제1 소스 전극(S1)과 제2 소스 전극(S2) 사이의 저항이 스위칭 온(on) 상태일 때 10 mΩ 이하로 나올 수 있는 것이다.
점선의 화살표 (X <-> X')는 반도체 소자(200)가 턴온 상태일 때, 그 전류 경로를 표시한 것이다. 제1 및 제2 전력 반도체 소자(210, 220)가 턴온(turn-on) 되면, 제1 전력 반도체 소자(210)의 제1 소스 전극(S1)에서 제1 드레인 전극(D1), 공통 드레인 전극(120), 제2 전력 반도체 소자(220)의 제2 드레인 전극(D2), 제2 소스 전극(S2) 방향으로 전류 경로가 형성된다.
필요에 따라, 반대 방향으로도 전류 경로가 유도될 수도 있다. 제2 전력 반도체 소자(220)의 제2 소스 전극(S2)에서 제2 드레인 전극(D2), 공통 드레인 전극(120), 제1 전력 반도체 소자(210)의 제1 드레인 전극(D1), 제1 소스 전극(S1) 방향으로 전류 흐름이 발생한다. 이와 같이 양방향으로 전류 흐름을 생성할 수 있는 장점이 있다. 이러한 듀얼 N-채널을 갖는 전력(Power) MOSET 소자 또는 전력 반도체는 소형기기의 배터리 수명을 연장해주는 장점이 있다.
그러므로 전류는 전류 경로에서 가장 긴 경로를 갖는 공통 드레인 전극(120)을 항상 통과하게 되어 있다. 그래서 공통 드레인 전극(120)의 저항을 낮추는 것이 중요하다. 그래서 제1 소스 전극(S1)과 제2 소스 전극(S2) 사이의 저항이 스위칭 온(on) 상태일 때 10 mΩ 이하로, 더 적게는 5 mΩ 이하로 나올 수 있는 것이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조를 갖는 반도체 소자의 사시도를 나타낸 도면이다.
먼저, 도 2a에 도시된 바와 같이, 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자(200)는 제1 기판(101) 및 제2 기판(102)과 기판 사이에 형성된 전도층(120)을 포함한다. 여기서, 전도층(120)은 공통 드레인 전극(120)이다. 그리고 상기 제1 기판(101)에 형성된 제1 전력 반도체 소자(210)와 제2 전력 반도체 소자(220)를 포함한다. 제1 기판(101)에 2개의 전력 반도체 소자가 나란히 형성되고, 2개의 트렌치 반도체 소자가 가상의 기준면(160)에 의해 서로 물리적으로 분리되어 있다.
상기 제1 전력 반도체 소자(210)는, 제1 소스 범프(71) 및 제1 게이트 범프(75)를 포함한다. 제1 전력 반도체 소자(210)는 제1 소스 범프(71) 하부에 형성된 복수의 제1 트렌치 게이트 전극 및 복수의 제1 트렌치 게이트 전극 사이에 형성된 제1 채널을 포함한다.
상기 제2 전력 반도체 소자(220)는, 제2 소스 범프(72) 및 제2 게이트 범프(76)를 포함한다. 제2 전력 반도체 소자(220)는 제2 소스 범프(72) 하부에 형성된 복수의 제2 트렌치 게이트 전극 및 복수의 제2 트렌치 게이트 전극 사이에 형성된 제2 채널을 포함한다.
그리고 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자(200)에 사용되는 전도층(120)은 반도체 소자(200) 내에 터널 형태로 삽입되어 있다.
그래서 제1 소스 범프(71)으로부터 전도층(120)을 통해 제2 소스 범프(72)로 전류 경로가 형성된다. 반대로, 제2 소스 범프(72)으로부터 전도층(120)을 통해 제1 소스 범프(71)로 전류 경로가 형성될 수 있다.
도 2b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조를 갖는 반도체 소자의 사시도를 나타낸 도면이다.
도 2b에 도시된 바와 같이, 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자(200)는 제1 기판(101) 및 제2 기판(102)과 기판 사이에 형성된 전도층(120)을 포함한다. 전도층(120)은 터널 형태로 삽입되어 있다. 그리고 상기 제1 기판(101)에 형성된 제1 전력 반도체 소자(210)와 제2 전력 반도체 소자(220)를 포함한다. 제1 기판(101)에 2개의 전력 반도체 소자가 나란히 형성되고, 2개의 트렌치 반도체 소자가 가상의 기준면(160)에 의해 서로 물리적으로 분리되어 있다.
상기 제1 전력 반도체 소자(210)는, 제1 및 제3 소스 솔더볼(81, 83) 및 제1 게이트 솔더볼(85)을 포함한다. 제1 전력 반도체 소자(210)는 제1 및 제3 소스 솔더볼(81, 83) 하부에 형성된 복수의 제1 트렌치 게이트 전극 및 상기 복수의 제1 트렌치 게이트 전극 사이에 형성된 제1 채널을 포함한다.
상기 제2 전력 반도체 소자(220)는, 제2 및 제4 소스 솔더볼(82, 84) 및 제2 게이트 솔더볼(86)을 포함한다. 제2 전력 반도체 소자(220)는 제2 및 제4 소스 솔더볼(82, 84) 하부에 형성된 복수의 제2 트렌치 게이트 전극 및 상기 복수의 제2 트렌치 게이트 전극 사이에 형성된 제2 채널을 포함한다.
제1 및 제2 전력 반도체 소자(210, 220)는 앞의 도 2a의 실시예와 다르게 1개의 소스 솔더볼이 더 추가로 배치된다. 이는 소스 저항을 더 낮게 가져가기 위함이다. 솔더볼의 수가 많을수록 더 많은 면적을 커버할 수 있다.
반도체 소자(200)에는 제1 및 제2 소스 솔더볼(81, 82) 및 제3 및 제4 소스 솔더볼(83, 84), 제1 및 제2 게이트 솔더볼(85, 86)이 형성되어 있다. 각각의 게이트 솔더볼(85, 86), 소스 솔더볼(81-84)은 제1 기판(101)의 상면에 형성된다. 상면에 형성된 제1 및 제3 소스 솔더볼(81, 83)과 제2 및 제4 소스 솔더볼(82, 84) 사이에 양방향의 전류 경로가 형성된다. 다시 말해, 제1 소스 솔더볼(81)과 제2 솔더볼(82) 사이에 양방향의 전류 경로가 형성된다. 마찬가지로 제3 소스 솔더볼(83)과 제4 솔더볼(84) 사이에 양방향의 전류 경로가 형성된다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면 및 양방향 전류 경로를 나타낸 도면이다.
도 3a는 도 2a에서 3A-3A'의 단면도이다. 반도체 소자(200)는 제1 기판(101) 및 제2 기판(102)을 포함하고, 제1 기판(101)과 제2 기판(102) 사이에 전도층(120)이 형성된다. 반도체 소자(200)는 반도체 칩 또는 반도체 다이(die)로 부를 수 있다. 그리고 제 1 기판(101) 상에 2개의 제1 및 제2 전력 반도체 소자(210, 220)가 형성되는데, 복수의 제1 및 제2 트렌치 게이트 전극(51, 52) 및 제1 소스 전극(11) 및 제2 소스 전극(12)이 형성된다. 여기서 제1 소스 전극(11) 및 제2 소스 전극(12)은 모두 금속 물질로 형성되어, 금속 패드로 부를 수 있다. 각 소스 전극과 각 트렌치 게이트 전극은 층간 절연막(10)으로 절연되어 있다. 그리고 반도체 소자(200)는 보호막(20), 폴리이미드층(30), 제1 소스 범프(71), 제2 소스 범프(72) 및 솔더볼을 더 포함 수 있다.
이하, 도 3a의 반도체 소자(200)의 각 구성요소들의 구체적인 구성을 설명한다.
반도체 소자(200)는 제1 기판(101) 및 제2 기판(102)을 포함한다. 그리고 제1 기판(101)과 제2 기판(101) 사이에 전도층(120)이 형성된다. 전도층(120)은 제1 기판(101) 및 제2 기판(102) 사이에 전도성 필름(Conductive Film) 형태로 형성된다. 제1 기판(101)에 트렌치 모스펫(Trench MOSFET) 또는 IGBT 또는 수직형 모스펫(Vertical MOSFET) 등의 제1 및 제2 전력 반도체 소자(210, 220)가 형성된다. 아래에 제1 및 제2 전력 반도체 소자(210, 220)를 이루는 트렌치 게이트 전극, 게이트/드레인/소스 범프에 대해 자세히 설명한다.
제1 기판(101)의 두께는 제2 기판(102)의 두께 미만이고, 200㎛ 이하일 수 있다. 제1 기판(101)은 더욱 좁게 20㎛ 이하의 두께를 가질 수도 있다. 제1 기판(101)의 두께는 얇으면 얇을수록 좋다. 왜냐하면 전자 또는 홀(Hole) 캐리어가 이동하는 드리프트 저항이 낮아지기 때문이다. 제1 기판(101)은 액티브 영역(Active region)으로서, 기설정된 농도 값 이상을 가지는 기판이다. 제2 기판(102)은 기설정된 저항 이상을 가지는 더미 반도체 소자(200)(Dummy wafer)이다. 제2 기판(102)은 전도층(120)의 전류 경로에서 전류가 누설되지 않는 저항값을 가진다. 제1 기판(101)인 에피 반도체 소자는 액티브 영역으로서 농도 관리가 필요하며, 0.05~0.5Ωcm 저항률을 가진다. 제1 기판(101)의 실리콘 두께가 얇으면 저항이 감소될 수 있다. 제1 기판(101)의 두께가 얇으면 제1 트렌치 게이트 전극(51) 사이에 형성되는 전류 경로의 저항이 감소된다. 본 발명의 실시 예는 경로가 짧아지고도 동일한 특성을 낼 수 있다. 제2 기판(102)의 두께는 특정 두께로 한정되지 않는다. 제2 기판(102)은 제1 기판(101)의 보강재로서, 농도 관리가 불필요하다. 제2 기판(102)은 일종의 지지 더미 반도체 소자 (Support Dummy wafer)이다.
전도층(120)은 반도체 소자(200) 내에 터널 형태로 삽입되어 전류 경로를 형성한다. 제1 소스 범프(71) 및 제2 소스 범프(72) 중에서 어느 하나의 소스 범프로부터 전도층(120)을 통해 다른 소스 범프로 양방향의 전류 경로가 형성된다. 예를 들어, 제1 소스 범프(71)에서 시작되어, 제1 소스 전극(11), 제1 채널 영역(41), 전도층(120), 제2 채널 영역(42), 제2 소스 전극(12), 제2 소스 범프(72)로 전류 경로가 형성될 수 있다. 반대로, 제2 소스 범프(72)에서 시작되어, 제2 소스 전극(12), 제2 채널 영역(42), 전도층(120), 제1 채널 영역(41), 제1 소스 전극(11), 제1 소스 범프(71)로 전류 경로가 형성될 수 있다.
전도층(120)은 기설정된 온도 이상인 녹는점을 가지는 금속 재질이다. 또는, 전도층(120)은 그래핀(Graphene) 재질의 전도성 필름으로 구현될 수 있다. 전도층(120)은 제조 공정의 최고 온도 범위(예컨대, 1000~1151)를 견딜 수 있는 물질이어야 한다. 즉, 제조 공정시 온도는 1000가 넘는다. 트렌치 공정 후, 산화(Oxidation) 공정이 수행될 때 1000를 초과하는 온도에서 공정이 수행된다. 에피 반도체 소자의 도펀트 확산을 위해 약 1100에서 공정이 진행된다.
그리고 전도층(120)의 상면, 하면에 각각 베리어 메탈을 포함할 수 있다. 왜냐하면 전도층(120)이 주변 실리콘 기판과 반응하는 것을 방지하기 위해 베리어 메탈이 필요하다. 그래서 전도층(120)은 제1 베리어 메탈-금속층-제2 베리어 메탈(metal) 구조로 형성될 수 있다. 베리어 금속 메탈로는 TiN, TaN, Ta, Ti, TiSi, TaSi, WN, WSi, PtSi, PdSi, CoSi2, TiSi, NiSi 등이 사용될 수 있다. 금속층으로는 고온에서 견딜 수 있는, Pt, Pd, Co, Ni, Au, Ru, Mo, Ag 또는 이들 간의 함금 물질, 그리고 Cu, Al, Al-Cu 합금 등의 금속 물질 중에 어느 하나가 사용될 수 있다.
본 발명의 실시 예에서는 제1 소스 범프(71) 및 제2 소스 범프(72)가 제1 소스 전극(11) 및 제2 소스 전극(12)의 상부에 각각 형성될 수 있다. 제1 소스 범프(71) 및 제2 소스 범프(71)는 솔더러블 메탈 층(solderable metal layer)을 포함할 수 있다. 솔더러블 메탈 층은 구리(Cu), 니켈(Ni), 금(Au) 순서로 적층될 수 있다. 다만, 구리(Cu)는 선택 사항으로, 적층되지 않을 수도 있다. 또는, 구리 대신 전기 도전성이 양호한 다른 금속이 사용될 수 있다. 또한, 솔더볼(미도시)은 제1 소스 범프(71) 및 제2 소스 범프(72)의 상부에 각각 형성될 수 있다. 다만, 솔더볼도 선택 사항으로 적층되지 않을 수 있다.
제1 소스 전극(11) 및 제2 소스 전극(12)은 제1 기판(101)에 서로 이격되어 형성된다. 복수의 제1 및 제2 트렌치 게이트 전극(51, 52)은 제1 소스 전극(11) 및 제2 소스 전극(12)의 하부에 형성된다. 제1 및 제2 트렌치 게이트 전극(51, 52)은 채널 형성을 위해 필요하다. 예를 들어, 제1 소스 전극(11) 아래에는 복수의 제1 트렌치 게이트 전극(51)이 형성되고, 복수의 제1 트렌치 게이트 전극(51) 사이로 복수의 제1 채널 영역(41)이 형성된다. 복수의 제1 채널 영역(41)은 층간 절연막(10)에 형성된 제1 소스 컨택 플러그(21)를 통해 제1 소스 전극(11)과 전기적으로 서로 연결되어 있다.
마찬가지로 제2 소스 전극(12) 아래에는 복수의 제2 트렌치 게이트 전극(52)이 형성되고, 복수의 제2 트렌치 게이트 전극(52) 사이로 복수의 제2 채널 영역(42)이 형성된다. 그래서 각각의 채널 영역이 전류 패스 경로로 이용된다. 복수의 제2 채널 영역(42)은 층간 절연막(10)에 형성된 제2 소스 컨택 플러그(22)를 통해 제2 소스 전극(12)과 전기적으로 서로 연결되어 있다. 층간 절연막(10)은 소스 전극(11, 12)과 게이트 전극(51, 52)을 서로 분리하기 위해 필요하다. 여기서, 여기서 소스 전극(11,12)은 에미터(Emitter) 전극으로 부를 수 있다. 소스 전극(11, 12)은 Al, Cu, Al-Cu 등의 물질로 형성된다. 반면에 게이트 전극(51, 52)은 폴리실리콘 물질을 이용하여 형성된다.
그리고 제1 및 제2 더미 트렌치 게이트 전극(61, 62)이 각각 제1 및 제2 트렌치 게이트 전극(51, 52) 옆에 배치된다. 제1 및 제2 더미 트렌치 게이트 전극(61, 62)은 소스 전극(11, 12)과 중첩되도록 형성될 수 있다. 그러나 제1 및 제2 더미 트렌치 게이트 전극(61, 62) 옆에는 채널이 형성되지 않는다. 도 7에 도시되었듯이, 제1 및 제2 더미 트렌치 게이트 전극(61, 62) 옆에는 N+ 소스 영역(35)을 형성하지 않기 때문이다. 여기서 도 7은 도 3a에서 제1 소스 전극(11)과 채널 영역 주변을 확대한 그림이다. 그리고 소스 전극(11, 12)은 N+ 소스 영역(35)과 전기적으로 연결되어 있는 전극이다. N+ 소스 영역(35)은 트렌치 게이트 전극의 측면에 형성된다. 결국, 소스 범프는 상기 트렌치 게이트 전극의 측면에 형성되는 소스 영역(35)과 전기적으로 연결되는 것이다. 게이트 전극(51)과 소스 영역(35) 사이에는 게이트 절연막(31)이 형성되어 있다.
그리고 도 3a에 도시되었듯이, 반도체 기판에 형성된 집적회로들(미도시)을 외부 공기 또는 수분으로부터 보호하기 위한 보호막 또는 패시베이션 막(passivation layer, 20)이 형성될 수 있다. 보호막(20)으로 실리콘 질화막이 사용될 수 있다. 보호막(20)은 각 전극 위에 오버랩되어 형성된다. 또한, 제1 및 제2 소스 범프(71, 72)의 형성을 용이하게 하기 위하여 보호막(20) 위에 폴리이미드 층(polyimide layer, 30)이 형성된다.
이와 같이, 본 발명의 실시 예는 실리콘-전도층-실리콘 스택 구조의 반도체 소자(200) 타입이다. 보통 SOI(Silicon On Insulator) 웨이퍼는 기판과 기판 사이에 절연막이 형성된다. 하지만, 본 발명의 실시 예에서는, 절연막 대신 전도층(120)이 삽입된 구조를 가진다. 전도층(120)을 통해 양방향의 전류 경로가 형성될 수 있다. 백 사이드 그라인딩 및 백 메탈층을 형성하는 공정이 없기 때문에, 후속 공정시 반도체 소자(200)에 가해지는 스트레스가 줄어들 수 있다. 전도층(120)이 삽입되어, 낮은 온저항(Low Ron) 및 소스간 온저항(Rsson)이 구현될 수 있다.
도 3a에 도시된 바와 같이, 제1 소스 전극(11)을 통해서 입력된 전자들이 제1 채널 영역(41)을 통과한 후, 전도층(120)에 도달한다. 그리고 전도층(120)에 있는 전자들이 전압 차에 의해 제1 기판(101)으로 이동된다. 다시 제2 채널 영역(42)을 통해, 제2 소스 전극(12), 제2 소스 범프(72)를 통해 전자들이 이동된다.
반대로 제2 소스 전극(12)을 통해 전자들이 입력되면, 반대의 경로를 따라 전자들이 이동된다. 즉, 전자들이 제2 채널 영역(42)을 통과한 후, 전도층(120)에 도달한다. 그리고 전도층(120)에 있는 전자들이 전압 차에 의해 제1 기판(101)으로 이동된다. 다시 제1 채널 영역(41)을 통해, 제1 소스 전극(11), 제1 소스 범프(71)를 통해 전자들이 이동된다. 제1 기판(101)은 드리프트 영역으로 부를 수 있다. 왜냐하면, 전자 또는 홀 들이 이동하는 경로가 되기 때문이다. 이렇게 해서 양방향의 전류 경로가 가능하다. 홀 캐리어의 이동도 전자 캐리어의 이동 경로와 반대로 움직인다고 보면 된다.
도 3b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면을 나타낸 도면이다. 도 3b는 도 2b에서 3B-3B'의 단면도이다.
본 발명의 실시 예에 따른 반도체 소자(200)는 복수의 게이트 범프와, 복수의 소스 범프가 제1 기판(101) 위에 형성된 구조이다. 앞의 도 3a와 다른 점은 제1 및 제2 소스 솔더볼(81, 82)이 제1 및 제2 소스 범프(71, 72) 상에 추가로 형성된다는 것이다. 나머지는 앞의 도 3a와 유사하여, 나머지 구성 요소에 대한 설명은 생략한다.
도 4a 및 4b는 본 발명의 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면을 나타낸 도면이다.
먼저 도 4a는 도 2a에서 4A-4A'의 단면도이다. 도 4a에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자(200)는 서로 전기적으로 연결된 제1 소스 전극(11) 및 제1 소스 범프(71)를 포함한다. 또한 반도체 소자(200)는 전기적으로 서로 연결된 제1 트렌치 게이트 전극(51), 제1 게이트 패드(15), 제1 게이트 범프(75)를 포함한다. 제1 트렌치 게이트 전극(51)은 게이트 컨택 플러그(25)를 통해 제1 게이트 패드(15) 및 제1 게이트 범프(75)와 서로 전기적으로 연결되어 있다. 여기서 제1 트렌치 게이트 전극(51)이 제1 소스 전극(11) 또는 제1 게이트 패드(15) 아래 영역까지 형성되어 있다. 즉, 가로 방향으로 매우 길게 형성되어 있는데, 그 이유는 트렌치 게이트 구조가 스트라이프(strip) 모양으로 형성되기 때문이다. 제1 트렌치 게이트 전극(51) 위에 층간 절연막(10)이 형성된다. 그래서 제1 트렌치 게이트 전극(51)은 층간 절연막(10)에 의해 제1 소스 전극(11)과 서로 절연되어 있다.
도 7에 도시된 바와 같이, 여기서 제1 소스 전극(11)은 N+ 소스 영역(35)과 전기적으로 연결되어 있는 전극이다. N+ 소스 영역(35)은 제1 트렌치 게이트 전극(51)의 측면에 형성된다. 게이트 전극(51)과 N+ 소스 영역(35) 사이에는 게이트 절연막(31)이 형성되어 있다. 제1 소스 전극(11)은 제1 소스 범프(71)와 전기적으로 연결되어 있다.
도 4b는 본 발명의 실시 예에 따른 반도체 소자의 단면을 나타낸 도면이다. 도 4b는 도 2b에서 4B-4B'의 단면도이다.
도 4b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자(200)는 서로 전기적으로 연결된 제1 소스 전극(11), 제1 소스 범프(71), 제1 소스 솔더볼(81)을 포함한다. 또한 반도체 소자(200)는 서로 전기적으로 연결된 제3 소스 전극(13), 제3 소스 범프(73) 및 제3 소스 솔더볼(83)을 포함한다. 또한 반도체 소자(200)는 서로 전기적으로 연결된 제1 게이트 전극(51), 제1 게이트 패드(15), 제1 게이트 범프(75), 제1 게이트 솔더볼(85)을 포함한다. 또한 트렌치 구조의 측면에는 게이트 절연막(31)이 형성된다. 앞의 도 4a와 다른 점은 복수의 솔더볼(81, 83, 85)이 추가된 점이다. 패키징 종류에 따라 솔더볼이 필요한 경우, 사용할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 사시도를 나타낸 도면이다.
앞서 설명한 실시 예들은 양방향 전류 경로가 가능한 경우의 실시예인 반면에, 도 5는 한 방향의 전류 경로만 가능한 경우이다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자(400)는 제1 기판(101), 전도층(120), 제2 기판(102)을 포함한다. 또한 반도체 소자(400)는 상기 제1 기판(101)에 형성된 전력 반도체 소자(410)를 포함한다. 제1 기판(101)의 상면에 제1 게이트 솔더볼(85), 제1 소스 솔더볼(81) 및 드레인 솔더볼(88)이 형성돼 있다.
도 6은 본 발명의 다른 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자의 단면을 나타낸 도면이다. 도 6은 도 5에서 6-6'의 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 실리콘-전도층-실리콘 스택 구조의 반도체 소자(400)는 제1 기판(101), 전도층(120), 제2 기판(102)을 포함한다. 또한 상기 제1 기판(101)에 형성된 전력 반도체 소자(410)를 포함한다.
전력 반도체 소자(410)는 서로 전기적으로 연결된 제1 게이트 전극(51), 제1 게이트 패드(15), 제1 게이트 범프(75), 제1 게이트 솔더볼(85)을 포함한다. 또한 트렌치 구조의 측면에는 게이트 절연막(31)이 형성된다. 또한 전력 반도체 소자(410)는 서로 전기적으로 연결된 제1 소스 전극(11), 제1 소스 범프(71) 및 제1 소스 솔더볼(81)을 포함한다. 또한 전력 반도체 소자(410)는 서로 전기적으로 연결된 드레인 컨택 영역(68), 드레인 전극(18), 드레인 범프(78) 및 드레인 솔더볼(88)을 포함한다. 드레인 컨택 영역(68)은 고농도로 도핑된 웰 영역(68)을 이용하여 형성할 수 있다.
제1 게이트, 제1 소스 및 드레인 솔더볼(85, 81, 88)은 제1 기판(101) 위에 서로 이격되어 형성된다. 복수의 제1 트렌치 게이트 전극(51)은 제1 게이트 솔더볼(85) 및 제1 소스 솔더볼(81)의 하부에 형성된다. 여기서 게이트, 소스 및 드레인 솔더볼(85, 81, 88)는 모두 금속 물질로 형성되어, 금속 솔더볼로 부를 수 있다.
복수의 제1 트렌치 게이트 전극(51)은 채널 형성을 위해 필요하다. 예를 들어, 제1 소스 전극(11) 아래에는 복수의 제1 트렌치 게이트 전극(51)이 배치된다. 그리고 복수의 제1 트렌치 게이트 전극(51) 사이로 복수의 제1 채널 영역(41)이 형성된다. 마찬가지로 제1 게이트 패드(15) 아래에도 복수의 제1 트렌치 게이트 전극(51)이 형성되고, 복수의 트렌치 게이트 전극(57) 사이로 복수의 제1 채널 영역(41)이 형성된다. 그래서 각각의 채널 영역이 전류 패스 경로로 이용된다. 여기서 제1 트렌치 게이트 전극(51)은 제1 게이트 패드(15)와 전기적으로 연결되어 있다. 층간 절연막(10)에 형성된 게이트 컨택 플러그(25)를 사용해서 연결 가능하다.
그리고 제1 소스 전극(11)은 N+ 소스 영역(도 7, 35)과 전기적으로 연결되어 있는 전극이다. N+ 소스 영역(35)은 트렌치 게이트 전극의 측면에 형성된다. 결국, 제1 소스 전극(11)은 상기 제1 트렌치 게이트 전극(51)의 측면에 형성되는 N+ 소스 영역(35)과 전기적으로 연결되는 것이다. 게이트 전극(51)과 N+ 소스 영역(35) 사이에는 게이트 절연막(31)이 형성되어 있다.
제1 소스 전극(11)을 통해서 입력된 전자들이 제1 채널 영역(41)을 통과한 후, 전도층(120)에 도달한다. 그리고 전도층(120)은 드레인 컨택 영역(68)과 연결되어 있기 때문에, 드레인 전극(18), 드레인 범프(78), 드레인 솔더볼(88)을 통해 전자들이 이동한다.
도 7은 본 발명의 실시예에 따른 앞의 도 3a 또는 도 3b에서 제1 소스 전극 주변을 확대한 도면이다. 도 7에 도시된 바와 같이, 제1 소스 전극(11)은 N+ 소스 영역(35)과 전기적으로 연결되어 있는 전극이다. N+ 소스 영역(35)은 트렌치 게이트 전극(51)의 측면에 형성된다. 결국, 제1 소스 전극(11)은 소스 컨택 플러그(21)를 통해서, 상기 제1 트렌치 게이트 전극(51)의 측면에 형성되는 N+ 소스 영역(35)과 전기적으로 연결되는 것이다. 게이트 전극(51)과 N+ 소스 영역(35) 사이에는 게이트 절연막(31)이 형성되어 있다. 또한 채널 영역(41)은 복수의 제1 트렌치 게이트 전극(51) 사이에 형성되는데, P형 바디 영역(41)을 말한다. P형 바디 영역(41)은 채널 영역(41)이 되는데, P형 도펀트로 도핑된 영역이다. 그리고 복수의 제1 채널 영역(41)은 층간 절연막(10)에 형성된 복수의 제1 소스 컨택 플러그(21)를 통해 제1 소스 전극(11)과 전기적으로 서로 연결되어 있다. 층간 절연막(10)은 두 개의 절연막으로 형성될 수 있다. 층간 절연막(10)은 게이트 전극과 소스 전극을 전기적으로 분리하기 위하여 CVD 산화막과 BPSG(또는 PSG) 산화막의 두 개의 층으로 형성될 수 있다. 또한 앞에서 언급했듯이, 제1 더미 트렌치 게이트 전극(61) 옆에는 N+ 소스 영역(35)을 형성하지 않는다. 단락 회로(Short-circuit)의 면역력이 높아질 수 있다. 이와 같은 더미 트렌치 전극 주변으로 단락 회로(short-circuit) 상태에서 전공 전류가 빨리 빠져 나갈 수 있는 통로 역할을 한다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 층간 절연막
11 내지 12: 제1 내지 제3 소스 전극
15: 제1 게이트 패드
18: 드레인 전극
20: 보호막
21 및 22: 제1 및 제2 소스 컨택 플러그
25: 게이트 컨택 플러그
30: 폴리이미드층
31: 게이트 절연막
35: 소스 영역
41 및 42: 제1 및 제2 채널 영역
51 및 52: 제1 및 제2 트렌치 게이트 전극
61 및 62: 제1 및 제2 더미 트렌치 게이트 전극
68: 드레인 컨택 영역
71 내지 74: 제1 내지 제4 소스 범프
75 및 76: 제1 및 제2 게이트 범프
78: 드레인 범프
81 내지 84: 제1 내지 제4 소스 솔더볼
85 및 86: 제1 및 제2 게이트 솔더볼
88: 드레인 솔더볼
101 및 102: 제1 및 제2 기판
120: 전도층
160: 기준면
200: 반도체 소자, 반도체 다이, 반도체 칩
210 및 220: 제1 및 제2 전력 반도체 소자
400: 반도체 소자, 반도체 다이, 반도체 칩
410: 전력 반도체 소자

Claims (16)

  1. 제1 기판-전도층-제2 기판의 스택 구조; 및
    상기 제1 기판에 형성된 제1 및 제2 전력 반도체 소자;를 포함하고,
    상기 제1 전력 반도체 소자는,
    제1 소스 범프 및 제1 게이트 범프;
    상기 제1 소스 범프 하부에 형성된 복수의 제1 트렌치 게이트 전극;및
    상기 복수의 제1 트렌치 게이트 전극 사이에 형성된 제1 채널;을 포함하고,
    상기 제2 전력 반도체 소자는,
    제2 소스 범프 및 제2 게이트 범프;
    상기 제2 소스 범프 하부에 형성된 복수의 제2 트렌치 게이트 전극; 및
    상기 복수의 제2 트렌치 게이트 전극 사이에 형성된 제2 채널;을 포함하고,
    상기 전도층은 금속층을 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  2. 제1항에 있어서, 상기 전도층은,
    상기 금속층의 상면에 형성된 제1 베리어 메탈; 및
    상기 금속층의 하면에 형성된 제2 베리어 메탈;을 더 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 기판의 두께는 상기 제2 기판의 두께보다 작고, 200㎛ 이하인 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  4. 제1항에 있어서,
    상기 전도층을 통해 양방향의 전류 경로가 형성되는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 소스 범프는 상기 트렌치 게이트 전극의 측면에 형성되는 소스 영역과 전기적으로 연결되는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 및 제2 게이트 범프는 상기 제1 및 제2 트렌치 게이트 전극과 각각 전기적으로 연결되는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  7. 제1항에 있어서,
    상기 트렌치 게이트 전극과 인접하여 형성되는 더미 트렌치 게이트 전극을 더 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 전력 반도체 소자는,
    상기 제1 기판의 상면에 형성된 제3 및 제4 소스 범프;를 더 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 소스 범프와 연결된 제1 소스 전극; 및
    상기 제2 소스 범프와 연결된 제2 소스 전극;을 더 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 소스 범프와 연결된 제1 솔더볼; 및
    상기 제2 소스 범프와 연결된 제2 솔더볼;을 더 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  11. 제1항에 있어서, 상기 전도층은 그라핀 물질을 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  12. 제1 기판-전도층-제2 기판의 스택 구조; 및
    상기 제1 기판에 형성된 전력 반도체 소자;를 포함하고,
    상기 전력 반도체 소자는,
    상기 제1 기판의 상면에 형성된 게이트 범프, 소스 범프 및 드레인 범프;
    상기 소스 범프 하부에 형성된 소스 전극 및 복수의 트렌치 게이트 전극;
    상기 복수의 트렌치 게이트 전극 사이에 형성된 채널; 및
    상기 드레인 범프 하부에 형성된 드레인 커넥션 영역;을 포함하고,
    상기 전도층은 금속층을 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  13. 제12항에 있어서,
    상기 전도층은 제1 베리어 메탈-금속층-제2 베리어 메탈인 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  14. 제12항에 있어서,
    상기 트렌치 게이트 전극 옆에 배치된 더미 트렌치 게이트 전극;을 더 포함하는 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  15. 제12항에 있어서,
    상기 전도층은 그라핀 물질인 것을 특징으로 하는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
  16. 제14항에 있어서,
    상기 제1 및 제2 더미 트렌치 게이트 전극은 상기 소스 전극과 중첩되도록 형성되는 실리콘-전도층-실리콘 스택 구조의 반도체 소자.
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