KR20090118811A - 반도체 장치 - Google Patents

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KR20090118811A
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요시후미 토모마쓰
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미쓰비시덴키 가부시키가이샤
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Abstract

출력 용량이나 귀환 용량의 변동량을 저감할 수 있는 반도체 장치를 제공한다. 트렌치형 절연 게이트 반도체 장치(100)는, 게이트 전극(120) 및 더미 게이트(121)의 배열 방향에 있어서의 전하 축적층(113)의 폭은 1.4㎛이하로 했다.
출력 용량, 귀환 용량, 반도체 장치, 게이트 전극, 더미 게이트

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
종래부터 IGBT(Insulated Gate Bipolar Transistor)등의 각종 반도체 장치가 제안되고 있다.
예를 들면, 일본국 공개특허공보 특개 2002-016252호에 기재된 절연 게이트형 반도체 소자는, 트렌치 게이트와 이 트렌치 게이트의 양측에 배치된 더미 게이트를 구비하고 있다. 또한, 이 반도체 장치는, 트렌치 게이트와 더미 게이트간에 형성된 P형 베이스층과, 이 P형 베이스층의 표면에, 트렌치 게이트의 측면에 형성된 이미터 전극을 구비하고 있다.
그리고, 트렌치 게이트의 양측에 콘택부를 설치하고, 이미터 전극을 P형 베이스층 및 N형 소스층에 오믹 콘택시키고 있다.
이에 따라 채널 밀도를 저하시키지 않고, 게이트 용량을 저감할 수 있고, 또한 애벌란시 전류(avalanche current)의 집중을 완화시킬 수 있다.
또한 일본국 공개특허공보 특개 2001-308327호에 기재된 절연 게이트형 반도 체 장치는, 실리콘 기판과, 이 실리콘 기판 위에 형성된 저불순물 농도의 N형 드리프트층과, 이 N형 드리프트층 위에 형성되어, N형 드리프트층보다도 높은 불순물 농도의 P형 베이스 영역과, 이 P형 베이스 영역 위에 형성된 n+소스 영역을 구비하고 있다.
또한, 이 절연 게이트형 반도체 장치는, n+소스 영역의 표면으로부터 P형 베이스 영역을 관통하여 N형 드리프트층에 달하는 홈과, 홈의 내측에 설치된 게이트 산화막과, 게이트 산화막을 사이에 두고 홈 안에 배치된 게이트 전극과, P형 베이스 영역과 n+소스 영역의 표면에 배치된 이미터 전극과, 실리콘 기판의 다른 면에 배치된 콜렉터 전극을 구비하고 있다.
이 절연 게이트형 반도체 장치에 있어서는, 트렌치형 IGBT의 온 전압을 IEGT(Injection Enhanced Gate Transistor) 만큼 낮게 유지하면서, 스위칭 손실도 저감하고, 총 발생 손실을 저감할 수 있다.
일본국 공개특허공보 특개 2003-188382호에 기재된 반도체 장치는, n형 베이스층과, 이 n형 베이스층 아래에 형성된 이미터층과, 이미터층 아래에 형성된 콜렉터 전극과, 콜렉터 전극과 반대측에 위치하는 표면에 형성된 p형 베이스층과, p형 베이스층에 형성된 n형 소스층을 구비하고 있다.
n형 소스층과 p형 베이스층은 이미터 전극에 접속되어 있다. 그리고, n형 소스층의 표면으로부터 p형 베이스층을 관통하여 n형 베이스층의 중간 깊이까지 제1트렌치 및 제2트렌치가 형성되어 있다. 이 제1트렌치 내에 게이트 절연막을 사이에 두고 게이트 전극이 형성되고, 제2트렌치 내에 절연막을 사이에 두고 매립 전극이 형성되어 있다. 매립 전극과 이미터 전극은 전기적으로 접속되어 실질적으로 동 전위에 있다.
이와 같이, 매립 전극의 전위를 실질적으로 동 전위에 유지하는 것으로, 고전류시에도 게이트 전압을 안정시키고, 전류 불균일이나 발진 등을 억제할 수 있다.
일본국 공개특허공보 특개 2004-153112호 및 일본국 공개특허공보 특개 2007-013224호 공보에 기재된 전력용 반도체 장치는, 제2도전형의 콜렉터층과, 이 콜렉터층 위에 형성된 제1도전형의 제1 베이스층과, 콜렉터층으로부터 떨어진 위치에 메인 셀과 더미 셀을 구획하도록 간격을 두고 제1베이스층 내에 배치된 복수의 트렌치를 구비하고 있다.
또한, 이 전력용 반도체 장치 중, 메인 셀 내에는, 제2도전형의 제2베이스층과, 제1도전형의 이미터층이 설치되고, 더미 셀 내에는, 제2도전형의 버퍼층이 설치된다. 그리고, 메인 셀에 인접하는 트렌치 내에 게이트 절연막을 통해, 게이트 전극이 배치되어 있다. 버퍼층과 이미터 전극 사이에는, 버퍼 저항이 삽입되어 있다.
이 전력 반도체 장치에 있어서는, 낮은 온 전압을 유지하면서, 스위칭 특성을 향상시킬 수 있다.
일본국 특허공개공보 특개 2005-032941호 공보에 기재된 절연 게이트형 반도체 장치는, 폴리실리콘 막과, 이 폴리실리콘 막 위에 형성된 트렌치 게이트 구조의 게이트 전극과, 폴리실리콘 막 위에 형성된 부유 p영역과, 부유 p영역 위에 형성된 절연막과, 이 절연막 위에 형성되어 이미터 전위가 인가되는 이미터 전극을 구비하고 있다.
부유 p영역 위에 형성된 절연막은, 게이트 전극의 게이트 절연막보다도 두껍고, 게이트 전극을 피복하는 층간 절연막보다도 얇게 형성되어 있다. 이에 따라 부유 p영역과 이미터 전극 사이에 큰 커패시터가 형성되어 있다.
이 커패시터로 게이트-콜렉터간 용량의 대부분을 콜렉터-이미터간 용량 및 게이트-이미터간 용량으로 변환하여, 효과적으로 게이트-콜렉터간 용량을 저감할 수 있다.
일본국 공개특허공보 특개 2002-353456호에 기재된 반도체 장치는, P+기판과, 이 P+기판 위에 형성된 N+버퍼층과, 이 N+버퍼층 위에 형성된 N-층과, N-층을 관통하여 N-층의 상층부에 도달하도록 형성된 제1 및 제2홈부를 구비하고 있다.
그리고, 제1 홈 사이에 소정수의 제2 홈이 형성되고, 제1 홈은 N+이미터 영역에 인접하고, 내부에 게이트 전극이 형성되어 있다. 제2의 홈은 내부에 폴리 실리콘 영역이 형성되고, 제2의 홈은, 근방 영역에 N+이미터 영역이 형성되지 않은 점, 내부에 게이트 전극이 형성되지 않은 점이 제1의 홈과 다르다.
서로 인접하는 제1의 홈 및 제2의 홈 간의 트렌치 간격은, 내압이 저하하지 않는 범위의 거리로 설정된다. 그리고, 베이스 영역의 표면의 대략 전체면 위에 이 미터 전극이 직접 형성된다. 이와 같이, 이미터 전극을 접속하는 것으로, 반도체 장치의 구동시에 있어서, 동작 특성을 향상시킬 수 있다.
일본국 특개평 08-316479호에 기재된 절연 게이트형 반도체 소자는, 실리콘 기판 위에 형성된 저농도 불순물의 n형 드리프트층과, 이 n형 드리프트층 위에 형성되어, n형 드리프트층보다도 높은 p형 베이스 영역과, 이 p형 베이스 영역 바로 아래에 형성된 n형 드리프트층보다도 고농도의 n형 캐리어 축적층과, 이 p형 베이스 영역 내에 형성된 n형 소스 영역을 구비하고 있다. 또한, 이 절연 게이트형 반도체 장치는, n형 소스 영역의 표면으로부터 p형 베이스 영역과, n형 캐리어 축적층을 관통하여, n형 드리프트층에 달하는 홈과, 이 내측에 배치된 게이트 산화막과, 게이트 산화막을 사이에 두고 홈 내에 배치된 게이트 전극과, p베이스 영역과 n형 소스 영역에 형성된 이미터 전극과, 실리콘 기판의 다른 면에 형성된 콜렉터 전극을 구비하고 있다.
이 구조는, 캐리어 축적형 IGBT로 부르는 구조로, p형 베이스 영역 아래에 형성된 n형 캐리어 축적층에 의해, 온 전압을 대폭 저감 할 수 있고, 트레이드오프를 향상시킬 수 있다.
상기한 바와 같이 구성된 일부의 반도체 장치 및 전력반도체 장치에 있어서는, 콜렉터 전극과 이미터 전극 사이의 전압을 점차 크게 해 가면, 출력 용량(콜렉터 전극과 이미터 전극간의 용량)과, 귀환 용량(콜렉터 전극과 게이트 전극 사이의 용량)이 급격히 감소할 때가 있다.
이와 같이, 출력 용량이나 귀환 용량이 급격히 변동하면, 전자 노이즈가 생기기 쉬워서, 어플리케이션상 문제가 있다.
본 발명은 상기와 같은 과제를 해결하기 위한 것으로 그 목적은, 출력 용량이나 귀환 용량의 변동량의 저감을 도모한 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 제1주표면과 제2주표면 사이에 형성된 제1도전형의 제1불순물 영역과, 제2주표면에 형성된 제2도전형의 제2불순물 영역과, 제1주표면에 형성되어, 제1불순물 영역에 달하는 제1홈부와, 제1홈부 내에 제1절연막을 사이에 두고 형성된 제1전극과, 제1홈부에 대하여 간격을 두고 형성되어, 제1주표면에서 제1불순물 영역에 달하는 제2홈부와 제2홈부 내에 제2절연막을 사이에 두고 형성된 제2전극을 구비한다. 또한, 이 반도체 장치는, 제1전극에 접속되어, 상기 제1전극에 게이트 전압을 인가가능한 게이트 배선과, 제1주표면 중, 제1전극에 대하여 제2전극측에 인접하는 위치에 형성된 제1도전형의 제3불순물 영역과, 제1전극 및 제2전극 사이에 위치하는 제1주표면에 형성되는 동시에, 제3불순물 영역을 둘러싸도록 형성된 제2도전형의 제4불순물 영역과, 제1주표면 위에 형성되어, 제3불순물 영역 및 제4불순물 영역에 접속된 주전극을 구비한다. 또한 이 반도체 장치는, 제1전극 위에 형성되어, 주전극과 제1전극을 절연가능한 층간 절연막과, 제1 및 제2전극 사이에서, 제4불순물 영역 및 제1불순물 영역 사이에 형성되어, 제1불순물 영역보다도 불순물 농도가 높은 제1도전형의 제5불순물 영역을 구비한다. 그리고, 상기 제1전극 및 제2전극의 배열 방향에 있어서의 제5불순물 영역의 폭이 1.4㎛이하가 된다.
본 발명에 따른 반도체 장치에 의하면, 콜렉터-이미터간 전압이 점차 커졌다고 해도, 출력 용량이나 귀환 용량의 변동을 억제할 수 있고, 전자 노이즈 등의 발생을 억제할 수 있다.
(실시예 1)
본 발명의 실시예에 관련되는 반도체 장치에 대해, 도 1부터 도 4를 사용하여 설명한다. 도 1은, 본 발명의 실시예 1에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 단면도다. 이 도 1에 나타내는 바와 같이, 트렌치형 절연 게이트 반도체 장치(100)는, 주표면 141 및 주표면 141에 대하여 반대측에 위치하는 주표면 142를 갖는 반도체 기판(140)과, 주표면 141과 주표면 142 사이에 형성된 n형(제1도전형)의 n-반도체 지지대(제1불순물 영역)(114)와, 주표면 142에 형성되어, p 형(제2도전형)의 P콜렉터층(제2불순물 영역)(116)을 구비하고 있다.
주표면(142) 위에는, 콜렉터 전극(117)이 형성되어 있고, P콜렉터층(116)에 접속되어 있다. 또한, 반도체 기판(140) 안 중, P콜렉터층(116)에 대하여, 콜렉터 전극(제2주전극)(117)과 반대측에 인접하는 부분에는, n형(제1도전형)의 n+버퍼층(115)이 형성되어 있다.
주표면(141)에는, 주표면(141)으로부터 n-반도체 지지체(114)에 달하도록 연장하는 트렌치 홈 130과, 트렌치 홈 130에 대하여 간격을 두고 위치하여, 트렌치 홈 130의 양측에 형성된 트렌치 홈 131이 형성되어 있다. 트렌치 홈 130의 내표면에는, 실리콘 산화막 등의 게이트 절연막 119가 형성되어 있고, 트렌치 홈 131의 내표면에도 마찬가지로, 실리콘 산화막 등의 게이트 절연막 129가 형성되어 있다.
그리고, 트렌치 홈 130안에는, 게이트 절연막(제1절연막) 119를 사이에 두고 폴리실리콘 막 등의 도전막이 충전되어, 게이트 전극(제1전극)(120)이 트렌치 홈 130안에 형성되어 있다. 트렌치 홈 131안에도, 게이트 절연막(제2절연막) 129를 사이에 두고, 트렌치 홈 131안에 폴리실리콘 막등의 도전막이 충전되어, 더미 게이트(제2전극)(121)가 형성되어 있다.
게이트 전극(120)에는, 게이트 배선(135)이 접속되어 있고, 소정 전위의 게이트 전위가 인가가능하도록 되어 있다. 더미 게이트(121)에는, 이미터 전극(110)이 접속되어 있고, 게이트 전극(120)과는 다른 전위가 인가가능하도록 되어 있다.
이미터 전극(제1주전극)(110)은, 주표면 141 위에 형성되어 있고, 게이트 전 극(120) 및 더미 게이트(121)의 배열 방향을 향해 연장하고 있다.
여기에서, 게이트 전극(120)의 윗면 위에는, 실리콘 산화막 등의 층간 절연막(111)이 형성되어 있어, 게이트 전극(120)은, 층간 절연막(111)에 의해, 이미터 전극(110)으로부터 절연되어 있다.
주표면(141) 중, 게이트 전극(120)에 대하여, 더미 게이트(121)측에 인접하는 부분에는, 고농도의 n형의 불순물을 선택적으로 확산함으로써 형성된 n+이미터층(제3불순물 영역)(118)이 형성되어 있다. 또한, 본 발명의 실시예에 있어서는, 더미 게이트(121)가 게이트 전극(120)의 양측에 형성되어 있기 때문에, 이미터층(118)은, 게이트 전극(120)의 양측에 형성되어 있다.
그리고, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 주표면(141)에는, p형의 불순물을 확산함으로써 형성된 P베이스 영역(제4불순물 영역)(122)이 위치하고 있고, 이 P베이스 영역(122)은, 이미터층(118)의 주위를 둘러싸도록 형성되어 있다.
이들, 이미터층(118) 및 P베이스 영역(122)은, 주표면(141) 위에 형성된 이미터 전극(110)에 접속되어 있다. 이미터층(118) 윗면의 적어도 일부와, P베이스 영역(122) 윗면의 적어도 일부와, 더미 게이트(121) 윗면의 적어도 일부는, 층간 절연막(111)에 의해 피복되지 않고, 이미터 전극(110)과 접촉하고 있다.
반도체 기판(140) 안 중, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 부분에는, n형의 n-전하 축적층(제5불순물 영역)(113)이 형성되어 있다. 이 전 하 축적층(113)의 불순물 농도는, n-반도체 지지체(114)의 불순물 농도보다도 높아지고 있다. 또한, 각 트렌치 홈 130, 131은, 주표면(141)으로부터 n-반도체 지지체(114)에 도달하도록 형성되어, P베이스 영역(122) 및 전하 축적층(113)을 관통하도록 형성되어 있다.
여기에서, 전하 축적층(113) 중, 더미 게이트(121)와 게이트 전극(120) 사이에 위치하는 전하 축적층(113)의 폭 W은, 1.4㎛이하로 하고 있다. 또한, 본 명세서에 있어서, 폭은, 게이트 전극(120)과, 더미 게이트(121)와의 배열 방향에 있어서의 전하 축적층(113)의 폭을 의미하고, 도 1에 있어서, 지면의 좌우 방향을 가리킨다.
그리고, P베이스 영역(122) 중, 게이트 전극(120)과 대향하는 동시에, 이미터층(118)과 전하 축적층(113) 사이에 위치하는 부분이 채널 영역으로서 기능하고, 이미터층(118) 및 전하 축적층(113)이 소스/드레인 영역으로서 기능한다.
이와 같이, 트렌치형 절연 게이트 반도체 장치(100)는, 게이트 전극(120)과, 이미터층(118)과, P베이스 영역(122)과, 전하 축적층(113)을 구비한 전계효과 트랜지스터를 구비하고 있다.
또한, 트렌치형 절연 게이트 반도체 장치(100)는, P베이스 영역(122)과, 전하 축적층(113)과, n-반도체 지지체(114)와, n버퍼층(115)과, P콜렉터층(116)에 의해 구성되는 pnp트랜지스터 구조를 구비하고 있다. 이 pnp트랜지스터는, 상기 전계효과 트랜지스터에 의해 제어된다.
상기한 바와 같이 구성된 트렌치형 절연 게이트 반도체 장치(100)의 동작에 대하여 설명한다.
이미터 전극(110)과, 콜렉터 전극(117) 사이에 콜렉터 전압 VCE이 인가된다. 이 상태에서, 게이트 전극(120)과 이미터 전극(110) 사이에 소정의 양의 게이트 전압 VGE이 인가되어, 상기 전계효과 트랜지스터가 ON 상태가 된다. 이 때, P베이스 영역(122)의 채널 영역이 p형에서 n형으로 반전하여, 채널이 형성된다. 이 채널을 통해, 전자가 이미터 전극(110)으로부터 전하 축적층(113) 및 n-반도체 지지체(114)안으로 주입된다.
이 주입된 전자에 의해, P콜렉터층(116)과 n-반도체 지지체(114)가 순바이어스 상태가 되고, P콜렉터층(116)으로부터 정공이 n-반도체 지지체(114)안으로 주입된다. 이에 따라 n-반도체 지지체(114)의 저항이 대폭 내려가고(도전율 변조), 트렌치형 절연 게이트 반도체 장치(100)의 저항이 대폭 내려가 전류용량이 증대한다.
또한, P베이스 영역(122) 아래에는, 전하 축적층(113)이 형성되어 있기 때문에, P콜렉터층(116)으로부터 n-반도체 지지체(114)안으로 들어간 정공이, 이미터 전극(110)에 달하는 것을 억제할 수 있고, P베이스 영역(122) 아래에 정공이 축적되어, 게이트 이미터간 용량을 저감 할 수 있다. 이에 따라 스위칭 손실 및 게이트 구동 에너지를 저감할 수 있다.
또한, 게이트 전극(120)의 양측에 이미터 전극(110)에 접속되고, 전위가 고정된 더미 게이트(121)가 형성되어 있기 때문에, 더미 게이트(121)에 대하여 게이트 전극(120)과 반대측에 위치하는 P베이스 영역(122)의 전위가 변동했다고 해도, 더미 게이트(121)에 의해 차단된다. 이에 따라 게이트 전극(120)의 전위에 주어지는 영향을 저감할 수 있다.
이와 같이, 게이트 전극(120)의 주위에 이미터 전위의 더미 게이트(121)를 배치하는 것으로, 게이트 전극(120)의 전위변동이 없어져 귀환 용량의 영향을 저감할 수 있다. 이에 따라, 턴오프 시에 있어서의 손실을 저감 할 수 있다.
다음에 트렌치형 절연 게이트 반도체 장치(100)의 오프 동작에 대하여 설명한다. 온 상태에 있어서는, 이미터 전극(110)과 게이트 전극(120) 사이에 양의 게이트 전압 VGE이 인가된 상태인 데 대하여, 게이트 전압 VGE이 0 또는 음이 된다.
이에 따라 P베이스 영역(122)안에 있어서, n형으로 반전한 채널 영역이 p형으로 되돌아가고, 이미터 전극(110)으로부터 n-반도체 지지체(114)로의 전자의 주입이 정지한다. 이에 따라, P콜렉터층(116)으로부터 n-반도체 지지체(114) 안으로의 정공의 주입도 정지한다.
그 후, n-반도체 지지체(114)안에 축적되어 있었던 전자와 정공은, 각각 이미터 전극(110) 또는 콜렉터 전극(117)으로 회수되거나 또는 서로 재결합하여 소멸한다.
도 2는, 도 1에 나타내는 트렌치형 절연 게이트 반도체 장치(100)에 있어서, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(캐리어 축적층)(113)의 폭을 변화시켰을 때에 있어서의 출력 용량 Coes(이미터 전극과 콜렉터 전극간의 용량)의 변동을 나타낸 그래프다.
이 도 2에 나타내는 바와 같이, 전하 축적층(113)의 폭 W을 1.4㎛이하로 하는 것으로, 출력 용량 Coes을 저감 할 수 있는 것을 알 수 있다.
특히, 전하 축적층(113)의 폭 W을 1.2㎛이하로 하는 것으로, 출력 용량 Coes을 크게 저감 할 수 있는 것을 알 수 있다. 또한, 이 도 2에 나타내는 그래프에 있어서는, 출력 용량에 대해 기재하고 있지만, 귀환 용량(콜렉터 전극과 게이트 전극 사이의 용량)도 같은 특성을 나타낸다.
도 3은, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 P베이스 영역(122)의 폭 W을 1.4㎛이하로 하고, 콜렉터 전극과 이미터 전극 사이의 전압을 저전압으로부터 고전압에 걸쳐서 변화시켰을 때에 있어서의 입력 용량 Cies(게이트 전극과 이미터 전극 사이의 용량)과, 출력 용량 Coes(콜렉터 전극과 이미터 전극 사이의 용량)과, 귀환 용량 Cres(콜렉터 전극과 게이트 전극 사이의 용량)의 변화를 나타낸 그래프다. 또한, 도 3에 나타내는 그래프에 있어서, 세로축은, 입력 용량과, 출력 용량과, 귀환 용량을 나타내고, 가로축은, 콜렉터 전극-이미터 전극간의 전압을 로그적 표시한 것이다.
이 도 3에 나타내는 바와 같이, 전압을 변동시켰을 때에, 입력 용량이 거의 변동하지 않는 것을 알 수 있다. 그리고, 콜렉터 전극과 이미터 전극 사이의 전압 의 로그값에 대하여, 출력 용량 및 귀환 용량은, 단조 감소한다.
도 4는, 도 1에 나타내는 트렌치형 절연 게이트 반도체 장치(100)에 있어서, P베이스 영역(122)의 폭을 1.4㎛보다 크게 했을 때의 입력 용량 Cies(게이트 전극과 이미터 전극 사이의 용량)과, 출력 용량 Coes(콜렉터 전극과 이미터 전극 사이의 용량)과, 귀환 용량 Cres(콜렉터 전극과 게이트 전극 사이의 용량)과 변화를 나타낸 그래프다.
그리고, 도 4에 나타내는 그래프에 있어서, 가로축에 콜렉터 전극-이미터 전극간의 전압을 로그적 표시하고, 세로축에, 입력 용량과, 출력 용량과, 귀환 용량을 나타낸다.
이 도 4의 그래프에 나타내는 바와 같이, 비교예의 축적형 IGBT에 있어서는, 콜렉터 전극-이미터 전극간의 전압이 소정의 전압이 되면, 출력 용량과 귀환 용량이 크게 변동하는 것을 알 수 있다. 이 도 4에 나타내는 바와 같이 출력 용량 및 귀환 용량이 변동하는 것으로, 전자 노이즈가 발생하여, 어플리케이션 대응시에, 문제가 발생하는 경우가 있다.
한편, 상기한 바와 같이, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서는, 도 3에 나타내는 바와 같이, 콜렉터 전극과 이미터 전극간의 전압을 변동시켰을 때에 있어서도, 출력 용량 및 귀환 용량이 크게 변동하는 것을 억제 할 수 있고, 전자 노이즈의 발생을 억제 할 수 있다.
(실시예 2)
도 5 내지 도 11을 사용하여, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100) 및 그 제조 방법에 대하여 설명한다.
또한, 도 5 내지 도 11에 있어서, 상기 도 1 내지 도 4에 나타내는 구성과 동일 또는 상당하는 구성에 대해서는, 동일한 부호를 붙여 그 설명을 생략한다.
도 5는, 본 발명의 실시예 2에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 단면도다. 이 도 5에 나타내는 바와 같이 트렌치형 절연 게이트 반도체 장치(100)의 셀(300)은, 게이트 배선(135)에 접속된 게이트 전극(120)과, 이 게이트 전극(120)의 양측에 간격을 두고 설치된 더미 게이트(121)와, 게이트 전극(120) 및 더미 게이트(121) 사이에 설치되어, 이미터 전극(110)에 접속된 P베이스 영역(122)과, P베이스 영역(122) 위에, 게이트 전극(120)의 양 옆에 위치하는 이미터층(118)을 구비하고 있다.
또한, 더미 게이트(121)에 대하여, P베이스 영역(122)과 반대측에 위치하는 주표면(141)에는, 플로팅 영역(112)이 형성되어 있다. 이 플로팅 영역(112)의 윗면 위에는, 층간 절연막(111)이 형성되어 있고, 이 층간 절연막(111)에 의해, 플로팅 영역(112)과 이미터 전극(110)은, 서로 절연되어 있다.
이에 따라 트렌치형 절연 게이트 반도체 장치(100)의 ON동작시에 있어서, n-반도체 지지체(114)안으로 들어간 정공은, 플로팅 영역(112)안으로 들어가지 않고, P베이스 영역(122)을 지나, 이미터 전극(110)안으로 들어간다. 이 때문에, P베이스 영역(122) 근방의 정공 밀도가 상승하고, 전자의 주입이 촉진되는 것(IE:injection enhancement)에 의해, 온 전압을 낮게 할 수 있다.
또한, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113)의 폭 W을 1.4㎛이하, 바람직하게는, 1.2㎛이하로 하고 있다. 이에 따라 상기 실시예 1에 관련되는 트렌치형 절연 게이트 반도체 장치(100)와 마찬가지로, 전자 노이즈의 발생을 억제하고 있다.
도 6 내지 도 11을 사용하여, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 제조 방법에 대하여 설명한다.
도 6은, 트렌치형 절연 게이트 반도체 장치(100)의 제조 공정의 제1공정을 나타내는 단면도다. 이 도 6에 나타내는 바와 같이, P형 실리콘 기판 등의 P+기판(P콜렉터층(116))을 준비한다. 그리고, 도 6에 나타내는 바와 같이 선택 에피택시얼법 등에 의해, P+기판의 주표면(윗면)에, n버퍼층(115) 및 n-반도체 지지체(114)를 순차 형성한다.
도 7은, 트렌치형 절연 게이트 반도체 장치(100)의 제조 공정의 제2제조 공정을 나타내는 단면도다. 이 도 7에 나타내는 바와 같이, n-반도체 지지체(114)의 윗면으로부터 N형의 불순물을 전체면에 주입한 후, 열확산 시키는 것으로, n-반도체 지지체(114)의 상부에 전하 축적층(113)을 형성한다.
그리고, 전하 축적층(113)을 형성한 후에, 전하 축적층(113)의 윗면 위에서 P형의 불순물을 주입하고, 열확산하는 것으로, P층(152)을 형성한다.
도 8은, 트렌치형 절연 게이트 반도체 장치(100)의 제조 공정의 제3공정을 나타내는 단면도다. 이 도 8에 나타내는 바와 같이, P층(152)의 윗면 위에 선택적으로 N형의 불순물을 주입한 후, 열확산하는 것으로, 이미터층(118)을 형성한다.
도 9는, 트렌치형 절연 게이트 반도체 장치(100)의 제조 공정의 제4공정을 나타내는 단면도다. 이 도 9에 나타내는 바와 같이, 주표면(141)에 에칭을 실시하여, 트렌치 홈(130)과, 이 트렌치 홈(130)에 대하여 간격을 두고 위치하는 트렌치 홈(131)을 형성한다. 여기에서, 트렌치 홈(130)은, 이미터층(118), P층(152) 및 전하 축적층(113)을 관통하여, n-반도체 지지체(114)에 도달하도록 형성되고, 이미터층(118)은, 트렌치 홈(130)에 의해 2분할된다. 한편, 트렌치 홈(131)은, P층(152) 및 전하 축적층(113)을 관통하여, n-반도체 지지체(114)에 도달하도록 형성된다.
또한, 트렌치 홈 130과 트렌치 홈 131이 등간격으로 위치하도록 에칭하는 것으로, 트렌치 홈 130 및 트렌치 홈 131의 깊이를 대략 같게 할 수 있다.
도 10은, 트렌치형 절연 게이트 반도체 장치(100)의 제조 공정의 제5공정을 나타내는 단면도다. 이 도 10에 나타내는 바와 같이 예를 들면, 열산화 처리를 행하는 것으로, 주표면(141) 위와, 트렌치 홈 131의 내표면과, 트렌치 홈 130의 내표면에 산화 실리콘 막 등의 절연막(153)을 형성한다.
그 후에 주표면(141) 위에 폴리실리콘 막 등의 도전막(170)을 퇴적하고, 트렌치 홈 130, 트렌치 홈 131안에 도전막(170)을 충전한다. 그리고, 이 도전막(170)을 에칭하여, 트렌치 홈(130)안에 충전된 게이트 전극(120)을 형성하는 동시에, 트 렌치 홈 131안에 충전된 더미 게이트(121)를 형성한다.
도 11은, 트렌치형 절연 게이트 반도체 장치(100)의 제조 공정의 제6공정을 나타내는 단면도다. 이 도 11에 나타내는 바와 같이, 우선, 주표면(142) 위에 실리콘 산화막 등의 절연막을 퇴적한다. 그리고, 이 절연막에 패터닝을 실시하여, 적어도 이미터층(118)의 윗면의 적어도 일부와, 게이트 전극(120) 및 더미 게이트(121) 사이에 위치하는 P층(152)의 윗면과, 더미 게이트(121)의 윗면의 적어도 일부를 노출시킨다.
한편, 더미 게이트(121)에 대하여, 게이트 전극(120)과 반대측에 인접하는 P층(152)의 윗면의 전체면을 덮음과 동시에, 게이트 전극(120)의 윗면의 전체면을 덮도록, 절연막을 잔류시켜서, 층간 절연막(111)을 형성한다.
이에 따라, 플로팅 영역(112)이 형성되는 동시에, P베이스 영역(122)이 게이트 전극(120)의 양측에 형성된다.
그리고, 도 5에 나타내는 바와 같이, 스퍼터링 등에 의해, 이미터 전극(110)이나 콜렉터 전극(117)을 형성한다. 이 때, 이미터층(118)의 윗면의 적어도 일부와, P베이스 영역(122)의 윗면은 노출하고 있다. 이 때문에, 이미터층(118)과 P베이스 영역(122)은, 이미터 전극(110)에 접속된다. 또한, 더미 게이트(121)와, 이미터 전극(110)이 접속된다.
그리고, 예를 들면, 이미터 전극(110)의 윗면 위에 실리콘 산화막이나 실리콘 질화막 등의 절연막을 퇴적하고, 층간 절연막을 형성한다. 그리고, 이 층간 절연막의 윗면으로부터 게이트 전극(120)에 도달하는 콘택홀을 형성하고, 알루미 늄(Al) 또는 알루미늄합금 등의 금속막을 충전한다. 그리고, 층간 절연막 위에 게이트 배선(135)을 형성한다. 이와 같이 하여, 상기 도 5에 나타내는 트렌치형 절연 게이트 반도체 장치(100)를 형성한다.
(실시예 3)
도 12를 사용하여, 본 발명의 실시예 3에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 12에 있어서, 상기 도 1 내지 도 11에 도시된 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
이 도 12에 나타내는 바와 같이, 트렌치형 절연 게이트 반도체 장치(100)는, 서로 간격을 두고 배치된 셀(300)을 복수 구비하고 있다.
셀(300)은, 게이트 배선(135)에 접속된 게이트 전극(120)과, 이 게이트 전극(120)의 양측에 간격을 두고 배치된 더미 게이트(121)와, 게이트 전극(120) 및 더미 게이트(121) 사이에 위치하는 P베이스 영역(122)과, P베이스 영역(122) 위에, 게이트 전극(120)의 양측에 형성된 이미터층(118)을 구비하고 있다. 그리고, 더미 게이트(121)에 대하여 P베이스 영역(122)과 반대측에 형성된 플로팅 영역(제6불순물 영역)(112)이 형성되어 있다.
여기에서, 인접하는 셀(300) 사이에는, 플로팅 영역(112)이 형성되어 있고, 이 플로팅 영역(112)의 양측에는, 더미 게이트(121)가 배치되어 있다. 플로팅 영역(112)의 중앙부에는, 분할 더미 게이트(분할 전극)(123)가 형성되어 있다. 분할 더미 게이트(123)는, 더미 게이트(121)와 마찬가지로 이미터 전극(110)에 접속되어 있다.
그리고, 플로팅 영역(112)은, 이 분할 더미 게이트(121)에 의해 분할되어 있다. 또 도 12에 나타내는 예에 있어서는, 플로팅 영역(112)은, 분할 더미 게이트(123)에 의해 2개로 분할되어 있지만, 복수의 분할 더미 게이트(123)를 플로팅 영역(112) 안에 배치하여, 플로팅 영역(112)을 더 세세하게 분할하도록 해도 된다.
여기에서, 분할 더미 게이트(123)를 형성하지 않고, 폭 넓은 플로팅 영역(112)을 형성하고자 하면, 게이트 전극(120) 및 더미 게이트(121)의 트렌치 홈의 분포에 불균일이 발생한다. 이에 따라, 트렌치 홈을 형성하는 공정에 있어서, 더미 게이트(121)의 트렌치 홈이, 게이트 전극(120)의 트렌치 홈보다도 커지거나, 깊어지기 쉬워진다. 이에 따라, 더미 게이트(121)의 트렌치 홈의 왜곡 등이 발생하기 쉬워진다. 그리고, 더미 게이트(121)에 의해 규정되는 플로팅 영역(112)의 형상에 왜곡 등이 발생하고, 플로팅 영역(112)에 전계집중 등이 일어나기 쉽다.
이에 대하여 본 발명의 실시예에 있어서는, 더미 게이트(121) 사이에 적어도 하나의 분할 더미 게이트(123)를 형성하는 것으로, 트렌치 홈을 형성하는 공정에 있어서, 트렌치 홈의 분포의 편차를 억제할 수 있다.
이에 따라, 게이트 전극(120), 더미 게이트(121) 및 분할 더미 게이트(123)의 트렌치 홈을 각각 대략 균일하게 형성할 수 있고, 각 트렌치 홈에 왜곡 등이 생기는 것을 억제할 수 있다.
이에 따라 분할 더미 게이트(123)와 더미 게이트(121) 사이나, 분할 더미 게이트(123)를 복수 형성했을 때에는, 분할 더미 게이트(123)들 사이에 위치하는 플 로팅 영역(112)의 형상에 왜곡 등이 발생하는 것을 억제할 수 있다.
이와 같이, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100) 및 그 제조 방법에 의하면, 각 플로팅 영역(112)에 왜곡 등이 생기는 것을 억제 할 수 있고, 플로팅 영역(112)에 전계 집중 등이 생기는 것을 억제할 수 있다.
또한 바람직하게는, 게이트 전극(120)과 더미 게이트(121) 사이의 거리와, 더미 게이트(121)와 분할 더미 게이트(123) 사이의 거리가 대략 같아지도록, 분할 더미 게이트(123)를 배치한다. 이에 따라 트렌치 홈의 분포가 대략 균등하게 되고, 양호하게 각 트렌치 홈을 형성할 수 있다.
각 분할 더미 게이트(123)는, 주표면(141)으로부터 n-반도체 지지체(114)안에 도달하는 동시에, n-반도체 지지체(114)안으로 들어가도록 형성되어 있다.
이에 따라 n-반도체 지지체(114)의 용적은, 분할 더미 게이트(123)가 형성되지 않은 경우와 비교하여, 작게 억제할 수 있다.
이에 따라, ON상태일 때, n-반도체 지지체(114)안에 축적되는 정공량 및 전하량을 저감 할 수 있다. 그리고, 트렌치형 절연 게이트 반도체 장치(100)가 ON상태에서 OFF상태로 전환되었을 때, n-반도체 지지체(114)안에 축적된 정공 및 전하가 이미터 전극(110) 또는 콜렉터 전극(117)에 배출될 때까지의 시간을 단축할 수 있다. 이에 따라 턴오프 시간을 단축할 수 있다.
또한, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113)의 폭 W은, 1.4㎛이하(바람직하게는, 1.2㎛이하)로 하고 있다. 이에 따라 본 발명의 실시예 3에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 상기 실시예 1에 관련되는 트렌치형 절연 게이트 반도체 장치(100)와 마찬가지로, 출력 용량 및 귀환 용량의 변동을 억제할 수 있고, 전자 노이즈 등의 폐해의 발생을 억제할 수 있다.
(실시예 4)
도 13을 사용하여, 본 발명의 실시예 4에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 이 도 13에 있어서, 상기 도 1 내지 도 12에 나타낸 구성과 동일 또는 해당하는 구성에 대해서는, 동일한 부호를 붙여, 그 설명을 생략한다.
이 도 13에 나타내는 트렌치형 절연 게이트 반도체 장치(100)의 셀(300)은, 간격을 두고 형성된 2개(복수)의 게이트 전극(120)과, 게이트 전극(120)에 대하여 인접하는 게이트 전극(120)과 반대측에 설치된 더미 게이트(121)를 구비하고 있다.
또한, 셀(300)은, 게이트 전극(120)사이와, 게이트 전극(120) 및 더미 게이트(121) 사이에 형성된 P베이스 영역(122)을 구비하고 있다. 셀(300)은, 게이트 전극(120)사이와, 게이트 전극(120) 및 더미 게이트(121) 사이에 위치하고, P베이스 영역(122)과 n-반도체 지지체(114) 사이에 위치하는 부분에 형성된 전하 축적 층(113)을 구비하고 있다.
이미터층(118)은, P베이스 영역(122) 위에, 각 게이트 전극(120)의 양 옆에 위치하는 부분에 형성되어 있다.
복수의 게이트 전극(120)과, 각 게이트 전극(120) 마다 이미터층(118)을 설치하는 것으로, 트렌치형 절연 게이트 반도체 장치(100)의 포화 전류의 향상을 도모할 수 있다.
또한, 본 발명의 실시예 4에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)들 끼리와, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113)의 폭을 1.4㎛이하(바람직하게는, 1.2㎛이하)로 하여, 출력 용량, 귀환 용량의 변동을 억제할 수 있고, 전자 노이즈의 발생이 억제되고 있다.
(실시예 5)
도 14를 사용하여, 본 발명의 실시예 5에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 관하여 설명한다. 또한, 도 14에 나타내는 구성 중, 상기 도 1 내지 도 13에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여, 그 설명을 생략하는 경우가 있다. 도 14는, 본 발명의 실시예 5에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 단면도이다.
이 도 14에 나타내는 바와 같이 셀(300)은, 서로 간격을 두고 형성된 2개(복수)의 게이트 전극(120)과, 주표면(141) 중, 게이트 전극(120) 사이에 위치하는 부분에 형성된 P베이스 영역(122)과, 주표면(141) 중, 게이트 전극(120)에 대하여 다 른 쪽의 게이트 전극(12O)측에 인접하는 부분에 형성된 이미터층(118)을 구비하고 있다.
그리고 게이트 전극(120)에 대하여, 인접하는 게이트 전극(120)과 반대측에 서로 인접하는 부분에는 더미 전극(121)이 형성되어 있다.
더미 게이트(121)와 게이트 전극(120) 사이에 위치하는 주표면(141) 위에는, 플로팅 영역(112)이 형성되어 있다.
여기에서, 더미 게이트(121)와, 게이트 전극(120) 사이의 폭 W1은, 게이트 전극(120)들 사이의 폭 W2보다도 좁아지도록 형성되어 있다. 이 때문에, 게이트 전극(120) 사이에 위치하는 전하 축적층(113) 및 P베이스 영역(122)의 폭보다도, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113) 및 플로팅 영역(112)의 폭 쪽이 작아지고 있다.
이와 같이, 플로팅 영역(112)의 폭을 작게 할 수 있기 때문에, 게이트 전극(120)과 플로팅 영역(112) 사이에 위치하는 플로팅 영역(112)의 전위가 변동했다고 해도, 게이트 전극(120)의 전위에 주는 영향을 작게 억제할 수 있다. 이에 따라 트렌치형 절연 게이트 반도체 장치(100)의 오작동 등을 억제할 수 있다.
또한, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 폭 W2는, 1.4㎛이하, 바람직하게는, 1.2㎛이하로 하고 있다. 이에 따라 출력 용량, 입력 용량 및 구동 용량의 변동이 저감되고 있으며, 전자 노이즈의 발생이 억제되고 있다.
(실시예 6)
도 15를 사용하여, 본 발명의 실시예 6에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 15에 나타내는 구성에 있어서, 상기 도 1 내지 도 14에 나타낸 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
도 15는, 본 발명의 실시예 6에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 단면도다. 이 도 15에 나타내는 바와 같이, 셀(300)은, 서로 간격을 두고 설치된 게이트 전극(120)과, 이 게이트 전극(120) 사이에 위치하는 주표면(141)에 형성된 P베이스 영역(122)과, 게이트 전극(120)에 대하여 간격을 두고 설치된 더미 게이트(121)를 구비하고 있다.
더미 게이트(121)에 대하여, 게이트 전극(120)과 반대측에는, 간격을 두고 분할 더미 게이트(123)가 형성되어 있다. 게이트 전극(120)과 더미 게이트(121) 사이와, 더미 게이트(121)와 분할 더미 게이트(123) 사이와, 분할 더미 게이트(123)에 대하여, 더미 게이트(121)와 반대측에 위치하는 부분에는, 플로팅 영역(112)이 형성되어 있다.
여기에서, 게이트 전극(120)과 더미 게이트(121) 사이의 폭 W3은, 더미 게이트(121)와 분할 더미 게이트(123) 사이의 폭 W5보다도 좁아지고 있다.
이에 따라 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 플로팅 영역(112)의 폭도 작아지고 있고, 게이트 전극(120)과 더미 게이트(121) 사이의 플로팅 영역(112)의 전위가 변동했다고 해도, 게이트 전극(120)의 전위에 주는 영향을 작게 억제할 수 있다.
또한, 더미 게이트(121)와 분할 더미 게이트(123) 사이의 플로팅 영역(112)의 전위가 변동했다고 해도, 더미 게이트(121)에 의해, 해당 플로팅 영역(112)의 전위의 변동이 게이트 전극(120)에 주는 영향을 저감하고 있다.
또한, 분할 더미 게이트(123)가 복수 형성되어 있고, 각 트렌치 홈을 양호하게 형성할 수 있다. 그리고, 플로팅 영역(112)을 분할 더미 게이트(123)에 의해 분할하는 것으로, 세분화되는 플로팅 영역(112)을 양호하게 미세화할 수 있고, 각 플로팅 영역(112)에 전계집중이 생기는 것을 억제할 수 있다.
또한 본 발명의 실시예 6에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)들 사이에 위치하는 전하 축적층(113)의 폭 W4는, 1.4㎛이하(바람직하게는 1.2㎛이하)로 되어 있어, 출력 용량 및 귀환 용량의 변동을 작게 유지할 수 있다. 이에 따라 전자 노이즈의 발생이 억제되고 있다.
(실시예 7)
도 16을 사용하여, 본 발명의 실시예 7에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 16에 도시된 구성 중, 상기 도 1 내지 도 15에 도시된 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
도 16에 있어서, 셀(300)은, 서로 간격을 두고 설치된 3개(복수)의 게이트 전극(120)과, 각 게이트 전극(120) 사이에 위치하는 주표면(141) 위에 형성된 P베이스 영역(122)과, 게이트 전극(120)에 대하여 인접하는 게이트 전극(120) 측에 위치하는 주표면(141) 위에 형성된 이미터층(118)을 구비하고 있다. 또한, 셀(300) 은, 각 P베이스 영역(122) 아래에 형성된 전하 축적층(113)을 구비하고 있다.
여기에서, 각 P베이스 영역(122)은, 이미터 전극(110)에 접속되어 있기 때문에, P베이스 영역(122)과 이미터 전극(110)의 접촉 면적이 확보되고, 트렌치형 절연 게이트 반도체 장치(100)의 포화 전류를 크게 확보할 수 있다.
복수의 게이트 전극(120) 중, 게이트 전극(120)의 배열 방향의 가장 바깥쪽에 위치하는 게이트 전극(124)에 대하여, 간격을 두고 더미 게이트(121)가 형성되어 있다.
환언하면, 간격을 두고 형성된 더미 게이트(121)가 배치되고, 이 더미 게이트(121) 사이에 위치하는 주표면(141) 위에 복수의 게이트 전극(120)이 간격을 두고 형성되어 있다.
그리고, 게이트 전극(120)과 더미 게이트(121) 사이에는, 플로팅 영역(112)이 형성되어 있다.
더미 게이트(121)에 대하여, 게이트 전극(124)과 반대측에는, 간격을 사이에 두고 복수의 분할 더미 게이트(123)가 형성되어 있고, 더미 게이트(121)와 분할 더미 게이트(123) 사이에 위치하는 주표면(141) 위에는, 플로팅 영역(112)이 형성되어 있다.
여기에서, 게이트 전극(120)(124)과 더미 게이트(121) 사이의 폭 W1은, 더미 게이트(121)와 분할 더미 게이트(123) 사이의 폭 W3보다도 좁아지고 있다.
이와 같이, 게이트 전극(120)(124)과 더미 게이트(121) 사이의 폭 W1을 작게 하는 것으로, 게이트 전극(120)(124)과 더미 게이트(121) 사이에 위치하는 플로팅 영역(112)의 전위가 변동했다고 해도, 게이트 전극(120)(124)에 주는 영향을 작게 할 수 있다.
또한, 분할 더미 게이트(123)를 설치하는 것으로, 상기 도 9에 나타내는 바와 같이, 트렌치 홈을 형성하는 공정에 있어서, 주표면(141) 위에 형성하는 레지스트 패턴 위에 조밀(粗密))이 생기는 것을 피할 수 있어, 양호하게 트렌치 홈을 형성할 수 있다.
이에 따라, 플로팅 영역(112)을 양호하게 구성할 수 있고, 플로팅 영역(112)내에 있어서, 전계 집중 등의 폐해가 생기는 것을 억제할 수 있다.
게이트 전극(120), 더미 게이트(121) 및 분할 더미 게이트(123)는, 주표면(141)으로부터 n-반도체 지지체(114)에 도달하도록 형성되어 있고, n-반도체 지지체(114)의 용적이 저감되어 있다.
이에 따라 n-반도체 지지체(114)안에 축적되는 정공의 축적량을 저감 할 수 있고, OFF로의 전환시에 있어서의 턴오프 시간의 단축화를 도모할 수 있다.
특히, 복수의 더미 게이트(121) 및 분할 더미 게이트(123)를 형성하는 것으로, 더욱 턴오프의 단축화를 도모할 수 있다.
또한, 본 발명의 실시예에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120) 사이에 위치하는 전하 축적층(113)의 폭 W2도, 1.4㎛이하로 하고 있기 때문에, 상기 실시예 1에 관련되는 트렌치형 절연 게이트 반도체 장치(100)와 동일한 작용·효과를 얻을 수 있다.
(실시예 8)
도 17을 사용하여, 본 발명의 실시예 8에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 17에 나타내는 구성에 있어서, 상기 도 1 내지 도 16에 나타내는 구성과 동일 또는 대응하는 구성에 대해서는, 동일한 부호를 붙여 그 설명을 생략한다.
도 17은, 본 발명의 실시예 8에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 단면도이다. 이 도 17에 나타내는 트렌치형 절연 게이트 반도체 장치(100)의 셀(300)은, 간격을 두고 형성된 게이트 전극(120)과, 게이트 전극(120) 사이에 위치하는 주표면(141) 위에 형성된 P베이스 영역(122)과, 이미터층(118)과, P베이스 영역(122) 아래에 형성된 전하 축적층(113)을 구비하고 있다.
또한 이미터층(118)은, 주표면(141) 위 중, 게이트 전극(120)에 대하여 인접하는 게이트 전극(120)측에 위치하는 부분에 형성되어 있다.
그리고, 트렌치형 절연 게이트 반도체 장치(100)는, 각 게이트 전극(120)에 대하여, 인접하는 게이트 전극(120)과 반대측에 간격을 두고 형성된 더미 게이트(121)를 구비하고 있다.
그리고, 주표면(141) 중, 게이트 전극(120) 및 플로팅 영역(112) 사이에 위치하는 부분과, 더미 게이트(121)에 대하여, 게이트 전극(120)과 반대측에 위치하는 부분에는, 플로팅 영역(112)이 형성되어 있다.
여기에서, 주표면(141)에 대하여, 수직인 방향의 더미 게이트(121)의 깊이 D1는, 게이트 전극(120)의 깊이 D1보다도 깊어지도록 형성되어 있다. 이와 같이, 더미 게이트(121)를 깊게 형성하는 것으로, 더미 게이트(121)를 게이트 전극(120)과 같은 정도의 깊이로 형성한 경우와 비교하여 n-반도체 지지체(114)의 용적을 저감할 수 있다.
이에 따라, n-반도체 지지체(114)안에 축적되는 정공량을 저감할 수 있고, OFF로의 전환시에, 턴 오프 시간을 단축할 수 있다.
또한, 더미 게이트(121)의 깊이 D2를 게이트 전극(120)보다 깊게 형성하는 것으로, 더미 게이트(121)에 대하여 게이트 전극(120)과 반대측에 위치하는 플로팅 영역(112)의 전위의 변동에 의해 게이트 전극(120)에 주는 영향을, 더욱 저감 할 수 있다.
여기에서, 본 발명의 실시예 8에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)들 사이에 위치하는 P베이스 영역(122)의 폭 W을 1.4㎛이하(바람직하게는, 1.2㎛이하)로 하는 것으로, 입력 용량 및 귀환 용량의 변동을 저감 할 수 있다.
(실시예 9)
도 18을 사용하여, 본 발명의 실시예 9에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 18에 나타내는 구성에 있어서, 상기의 도 1 내지 도 17에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
도 18은, 본 발명의 실시예 9에 관련되는 트렌치형 절연 게이트 반도체 장 치(100)의 단면도다. 이 도 18에 나타내는 예에 있어서는, 셀(300)은, 게이트 전극(120)과, 이 게이트 전극(120)의 양측에 간격을 두고 형성된 더미 게이트(121)와, 더미 게이트(121) 및 게이트 전극(120) 사이에 위치하는 주표면(141)에 형성된 P베이스 영역(122)과, P베이스 영역(122)안에 형성된 이미터층(118)과, P베이스 영역(122) 아래에 형성된 전하 축적층(113)을 구비하고 있다.
이미터층(118)은, 게이트 전극(120)의 양측에 인접하는 주표면(141)에 형성되어 있다.
그리고, 더미 게이트(121)에 대하여, P베이스 영역(122)과 반대측에 위치하는 주표면(141) 위에는, 플로팅 영역(112)이 형성되어 있다. 여기에서, 게이트 전극(120)과, 플로팅 영역(112) 사이에는, 더미 게이트(121)가 위치하고 있기 때문에, 플로팅 영역(112)의 전위가 변동했다고 해도, 게이트 전극(120)에 주는 영향을 저감 할 수 있다.
특히, 게이트 전극(120)의 주위를 둘러싸도록, 게이트 전극(120)의 양측에, 더미 게이트(122)가 형성되어 있고, 그 외측에, 플로팅 영역(112)이 형성되어 있기 때문에, 플로팅 영역(112)의 전위변동으로 의한 게이트 전극(120)에 대한 영향을 줄일 수 있다.
각 더미 게이트(121)에 대하여, 게이트 전극(120)과 반대측에는, 간격을 사이에 두고 분할 더미 게이트(123)가 형성되어 있다. 이 분할 더미 게이트(123)에 의해, 플로팅 영역(122)을 세분화할 수 있고, 넓은 플로팅 영역(112)이 형성된 경우와 비교하여, 플로팅 영역(112)에 전계집중이 생기는 것을 억제할 수 있다.
또한 분할 더미 게이트(123)는, 분할 더미 게이트(123)의 깊이 D4가, 더미 게이트(121) 및 게이트 전극(120)의 깊이 D3보다도 깊어지도록 형성되어 있다. 이에 따라 n-반도체 지지체(114)안에 있어서의 정공의 축적량을 저감 할 수 있고, OFF로의 전환시에 있어서의 턴오프 시간을 줄일 수 있다.
또한, 본 발명의 실시예 9에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)과 더미 게이트(121) 사이에 형성된 전하 축적층(113)의 폭 W을 1.4㎛이하로 하고 있어, 입력 용량이나 귀환 용량을 안정화시킬 수 있다.
(실시예 10)
도 19를 사용하여, 본 발명의 실시예 10에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 관하여 설명한다. 또한, 도 19에 나타내는 구성에 있어서, 상기 도 1 내지 도 18에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
도 19에 있어서, 셀(300)은, 간격을 두고 형성된 게이트 전극(120)과, 이 게이트 전극(120) 사이에 위치하는 주표면(141) 위에 형성된 P베이스 영역(122)과, P베이스 영역(122) 안에 형성된 이미터층(118)과, P베이스 영역(122) 아래에 형성된 전하 축적층(113)을 구비하고 있다.
이미터층(118)은, 주표면(141) 위 중, 게이트 전극(120)에 대하여 대향하는 게이트 전극(120) 측에 인접하는 부분에 형성되어 있다.
또한, 트렌치형 절연 게이트 반도체 장치(100)는, 게이트 전극(120)에 대하여 간격을 두고 형성된 더미 게이트(121)와, 게이트 전극(120)과 더미 게이트(121) 사이에 형성된 플로팅 영역(112)과, 더미 게이트(121)에 대하여, 게이트 전극(120)과 반대측에 형성된 플로팅 영역(112)을 구비하고 있다.
여기에서, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 플로팅 영역(112)의 폭은 작게 억제할 수 있기 때문에, 이 플로팅 영역(112)의 전위변동은, 작게 억제할 수 있다.
이에 따라 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 플로팅 영역(112)의 전위가 변동했다고 해도, 게이트 전극(120)의 전위에 주는 영향을 저감할 수 있다.
더미 게이트(121)에 대하여, 셀(300)과 반대측에 위치하는 주표면(141) 위에는, 플로팅 영역(112)이 형성되어 있다. 이와 같이, 더미 게이트(121)에 대하여, 외측에 위치하는 플로팅 영역(112)과, 게이트 전극(120) 사이에는, 전위가 고정된 더미 게이트(121)가 설치된다.
이에 따라 더미 게이트(121)에 대하여 외측에 위치하는 플로팅 영역(112)의 전위가 변동했다고 해도, 게이트 전극(120)에 가해지는 영향을 저감 할 수 있다.
여기에서, 주표면(141)을 따른 방향에 있어서의 더미 게이트(121)의 폭 W6은, 게이트 전극(120)의 폭 W5보다도 커지도록, 더미 게이트(121)는 형성되어 있다.
또한 더미 게이트(121)는, 주표면(141)으로부터 n-반도체 지지체(114)에 도달하도록 연장되어 있고, 게이트 전극(120)의 깊이 D1보다도, 더미 게이트(121)의 깊이 D2쪽이 깊어지도록 형성되어 있다.
이와 같이, 폭이 넓고, 또한 깊게 형성된 더미 게이트(121)에 의해 n-반도체 지지체(114)의 용적이 저감되고 있고, n-반도체 지지체(114) 안에 축적되는 정공의 축적량을 저감 할 수 있다. 이에 따라, OFF전환시에 있어서 n-반도체 지지체(114) 안의 정공이 이미터 전극(110)에 배출되는 시간을 저감 할 수 있다.
더미 게이트(121)의 트렌치 홈은, 게이트 전극(120)의 트렌치 홈보다도 깊고, 또한, 폭이 넓어지도록 형성되어 있다.
여기에서, 일반적으로, 폭이 넓은 트렌치 홈과, 폭이 좁은 트렌치 홈을 패터닝으로 형성하면, 폭이 넓은 트렌치 홈 쪽이 깊게 형성된다((마이크로 로딩 효과). 이 때문에, 도 19에 나타내는 예에 있어서는, 게이트 전극(120) 및 더미 게이트(121)의 트렌치 홈을 형성하는 공정에 있어서, 별도 공정을 추가하지 않고, 폭이 넓고 깊은 더미 게이트(121)의 트렌치 홈과, 폭이 좁고 얕은 게이트 전극(120)의 트렌치 홈을 형성할 수 있다. 또한 본 발명의 실시예 10에 있어서는, 더미 게이트(121)는, 인접하는 셀(300) 사이에 위치하는 주표면(141) 위에 간격을 두고 복수 형성되어 있고, 인접하는 셀(300)의 게이트 전극(120) 사이에 위치하고 있다. 더미 게이트(121)는, 인접하는 셀(300) 사이에 형성된 플로팅 영역(112)을 복수로 분할 하고 있고, 플로팅 영역(112)은, 더미 게이트(121) 사이와, 더미 게이트(121) 및 게이트 전극(120) 사이에 형성되어 있다.
또한, 이 도 19에 나타내는 예에 있어서도, 게이트 전극(120) 사이에 위치하는 전하 축적층(113)의 폭을 1.4㎛이하로 하는 것으로, 입력 용량과 귀환 용량의 변동을 저감 할 수 있고, 전자 노이즈의 발생을 억제할 수 있다.
(실시예 11)
도 20을 사용하여, 본 발명의 실시예 11에 관련되는 발명에 따른 트렌치형 절연 게이트 반도체 장치(100)를 설명한다. 또한, 도 20에 나타내는 구성에 있어서, 상기 도 1 내지 도 19에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략할 수 있다.
도 20은, 본 발명의 실시예 11에 관련되는 트렌치형 절연 게이트 반도체 장치(100)의 단면도다.
이 도 20에 나타내는 바와 같이, 셀(300)은, 게이트 전극(120)과, 게이트 전극(120)의 양측에 위치하는 주표면(141)에 형성된 P베이스 영역(122)과, 이 P베이스 영역(122) 위에, 게이트 전극(120)의 양측에 위치하는 이미터층(118)과, P베이스 영역(122) 아래에 형성된 전하 축적층(113)과, 게이트 전극(120)의 양측에 간격을 두고 형성된 더미 게이트(121)를 구비하고 있다.
이와 같이, 게이트 전극(120)의 양측에 P베이스 영역(122)이 형성되어 있기 때문에, 포화 전류의 향상을 도모할 수 있다.
그리고, P베이스 영역(122)에 대하여, 게이트 전극(120)과 반대측에 위치하 고, P베이스 영역(122)의 외측에는, 이미터 전극(110)에 접속된 더미 게이트(121)가 설치된다.
이 더미 게이트(121)에 대하여, P베이스 영역(122)과 반대측에 위치하는 주표면(141) 위에는, 플로팅 영역(112)이 형성되어 있다. 그리고, 이 실시예 11에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 더미 게이트(121)에 의해, 플로팅 영역(112)의 전위변동이, 게이트 전극(120)의 전위에 주는 영향을 저감 할 수 있다.
또한, 트렌치형 절연 게이트 반도체 장치(100)는, 플로팅 영역(112)을 복수로 분할하는 분할 더미 게이트(123)를 구비하고 있다. 분할 더미 게이트(123)에 의해, 플로팅 영역(112)을 세분화함으로써, 플로팅 영역(112)을 양호하게 형성할 수 있고, 전계집중 등의 폐해가 플로팅 영역(112)에 생기는 것을 저감 할 수 있다. 또한, 본 발명의 실시예 11에 있어서는, 분할 더미 게이트(123)에 대하여, 더미 게이트(121)와 반대측에는, 다른 셀(300)의 더미 게이트(121)가 형성되어 있고, 분할 더미 게이트(123)는, 인접하는 셀(300) 사이에 형성되어 있다. 또한, 분할 더미 게이트(123)를 인접하는 셀(300) 사이(더미 게이트(121) 사이)에 복수 형성해도 좋다.
분할 더미 게이트(123)의 깊이 D2는, 더미 게이트(121)(게이트 전극(120))깊이 D1보다도 깊어지고 있다.
여기에서, 분할 더미 게이트(123)의 깊이 D2는, 주표면(141)으로부터 분할 더미 게이트(123)의 저부까지의 거리를 의미한다. 또한, 더미 게이트(121) 및 게이 트 전극(120)의 깊이도, 주표면(141)부터 더미 게이트(121) 및 게이트 전극(120)의 저부 까지의 사이의 거리를 의미한다.
또한, 분할 더미 게이트(123)의 폭 W6은, 더미 게이트(121)의 폭 W7 및 게이트 전극(120)의 폭 W8보다도 커지도록 형성되어 있다. 이와 같이, 분할 더미 게이트(123)를 폭이 넓고 또한 깊게 형성하는 것으로, n-반도체 지지체(114)의 용적을 저감 할 수 있고, n-반도체 지지체(114)안에 있어서의 정공의 축적량을 저감 할 수 있다. 그리고, n-반도체 지지체(114)안에 있어서의 정공 축적량을 저감하는 것으로, OFF로 전환시 턴오프 시간을 저감 할 수 있다.
여기에서, 반도체 기판의 주표면(141) 위에 트렌치 홈을 패터닝 하는 공정에 있어서, 홈 폭이 클 수록, 트렌치 홈의 깊이가 깊어진다.
이 때문에, 각 트렌치 홈을 형성할 때, 특별한 공정을 사용하지 않아도, 분할 더미 게이트(123)의 트렌치 홈을 다른 트렌치 홈보다도 깊고, 폭 넓게 형성할 수 있다.
또한, 본 발명의 실시예 11에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 상기 실시예 1에 관련되는 트렌치형 절연 게이트 반도체 장치(100)와 마찬가지로, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113)의 폭 W이, 1.4㎛이하(바람직하게는, 1.2㎛이하)가 되도록 형성되어 있다.
이것에 의해 트렌치형 절연 게이트 반도체 장치(100)의 출력 용량이나 귀환 용량의 변동을 억제할 수 있고, 전자 노이즈의 발생 등의 폐해의 발생을 억제할 수 있다.
(실시예 12)
도 21을 사용하여, 본 발명의 실시예 12에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 21에 나타내는 구성에 있어서, 상기 도 1 내지 도 20에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략한다.
도 21에 나타내는 바와 같이, 셀(300)은, 간격을 두고 형성된 게이트 전극(120)과, 이 게이트 전극(120) 사이에 위치하는 주표면(141)에 형성된 P베이스 영역(122)과, 이 P베이스 영역(122) 위에, 게이트 전극(120)과 인접하는 부분에 형성되어 이미터층(118)을 구비하고 있다.
여기에서, 인접하는 셀(300) 사이에는, 분할 더미 게이트(123)와, 이 분할 더미 게이트(123)의 양측에 형성된 플로팅 영역(112)을 구비하고 있다.
그리고, 분할 더미 게이트(123)는, 플로팅 영역(112)보다도 폭 넓게 형성되어 있고, 인접하는 셀(300) 사이에 위치하는 주표면(141)의 대부분은, 분할 더미 게이트(123)로 점유되고 있다.
인접하는 셀(300) 사이에 분할 더미 게이트(123)를 형성하는 것으로, 한쪽의 셀(300)의 게이트 전극(120)의 전위변동이 다른 쪽의 셀(300)의 게이트 전극(120)의 전위에 주는 영향을 저감 할 수 있다.
여기에서, 분할 더미 게이트(123)는, 폭 넓게 형성되는 동시에, 주표면(141) 으로부터 n-반도체 지지체(114)에 도달하도록 형성되어 있다. 그리고, 분할 더미 게이트(123)에 의해, 주표면(141)의 용적이 저감되고 있고, 주표면(141)안에 축적되는 정공량의 저감을 도모할 수 있다. 이에 따라 트렌치형 절연 게이트 반도체 장치(100)의 OFF전환시에 있어서의 턴오프 시간의 단축화를 도모할 수 있다.
또한, 플로팅 영역(112)의 폭이, 분할 더미 게이트(123)보다도 작기 때문에, 플로팅 영역(112)에 있어서의 전위변동을 작게 억제할 수 있고, 플로팅 영역(112)의 전위변동에 의한 게이트 전극(120)의 전위변동을 저감 할 수 있다.
또한, 본 발명의 실시예 12에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120) 사이에 위치하는 전하 축적층(113)의 폭을 1.4㎛이하(바람직하게는, 1.2㎛ 이하)로 하고 있어, 출력 용량 및 귀환 용량의 변동을 저감할 수 있다.
(실시예 13)
도 22를 사용하여, 본 발명의 실시예 13에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 22에 도시된 구성 중, 상기 도 1 내지 도 21에 도시된 구성과 동일 또는 해당하는 구성에 대해서는, 동일한 부호를 붙여 그 설명을 생략하는 경우가 있다.
이 트렌치형 절연 게이트 반도체 장치(100)의 셀(300)은, 게이트 전극(120)과, 이 게이트 전극(120)의 양측에 위치하는 주표면(141) 위에 형성된 P베이스 영역(122)과, 이 P베이스 영역(122) 위에, 게이트 전극(120)의 양측에 위치하는 부분 에 형성된 이미터층(118)과, P베이스 영역(122)에 대하여 게이트 전극(120)과 반대측에 설치된 더미 게이트(121)와, P베이스 영역(122) 아래에 형성된 전하 축적층(113)을 구비하고 있다.
인접하는 셀(300) 사이에는, 폭이 넓은 분할 더미 게이트(123)와, 이 분할 더미 게이트(123)의 양측에 형성된 플로팅 영역(112)이 형성되어 있다. 이와 같이, 인접하는 셀(300) 사이에는, 분할 더미 게이트(123)가 설치되고 있기 때문에, 한쪽의 셀(300)의 게이트 전극(120)의 전위가 변동했다고 해도, 다른 쪽의 셀(300)의 게이트 전극(120)의 전위변동을 억제할 수 있다.
또한 게이트 전극(120)과 플로팅 영역(112) 사이에는, 더미 게이트(121)가 설치되어 있고, 플로팅 영역(112)의 전위변동에 의한 게이트 전극(120)의 전위의 변동을 억제할 수 있다.
분할 더미 게이트(123)의 폭은, 플로팅 영역(112)의 폭보다도 크고, 셀(300) 사이에 위치하는 주표면(141)의 대부분을 분할 더미 게이트(123)에 의해 차지하고 있다.
이 분할 더미 게이트(123)는, 주표면(141)으로부터 n-반도체 지지체(114)에 도달하도록 형성되어 있고, n-반도체 지지체(114)의 용적이 저감되어 있다. 이에 따라 n-반도체 지지체(114)안의 정공 축적량을 저감 할 수 있고, 턴오프 시간을 단축화 할 수 있다.
또한, 본 발명의 실시예 13에 관련되는 반도체 장치에 있어서도, 게이트 전 극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113)의 폭 W은, 1.4㎛이하(바람직하게는, 1.2㎛이하)로 하고 있다. 이에 따라 상기 실시예 1과 마찬가지로, 출력 용량 및 귀환 용량의 변동을 억제할 수 있고, 전자 노이즈의 발생을 억제할 수 있다.
(실시예 14)
도 23을 사용하여, 본 발명의 실시예 14에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 대하여 설명한다. 또한, 도 23에 나타내는 구성 중, 상기 도 1 내지 도 22에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
도 23에 나타내는 바와 같이 트렌치형 절연 게이트 반도체 장치(100)의 셀(300)은, 서로 간격을 두고 형성된 게이트 전극(120)과, 게이트 전극(120) 사이에 위치하는 주표면(141)에 형성된 P베이스 영역(122)과, P베이스 영역(122) 중, 게이트 전극(120)에 인접하는 부분에 형성된 이미터층(118)을 구비하고 있다.
또한, 셀(300)은, 반도체 기판 내에 형성되고, 게이트 전극(120) 사이에, P베이스 영역(122)과 n-반도체 지지체(114) 사이에 형성된 전하 축적층(113)을 구비하고 있다.
그리고, 게이트 전극(120)에 대하여, 인접하는 게이트 전극(120)에 대하여 반대측에 더미 게이트(121)가 형성되어 있다. 그리고, 더미 게이트(121)에 대하여 게이트 전극(120)과 반대측에 위치하는 주표면(141) 위에는, 분할 더미 게이 트(123)가 간격을 두고 복수형성되어 있다.
여기에서, 주표면(141) 위 중, 게이트 전극(120)과 더미 게이트(121) 사이와, 더미 게이트(121)와 분할 더미 게이트(123) 사이와, 분할 더미 게이트(123)와 분할 더미 게이트(123) 사이에는, 플로팅 영역(112)이 형성되어 있다.
이와 같이, 게이트 전극(120)에 대하여, P베이스 영역(122)과 반대측에 위치하는 주표면(141)에는 플로팅 영역(112)이 형성되어 있고, 이 플로팅 영역(112)은, 간격을 두고 설치된 더미 게이트(121) 및 분할 더미 게이트(123)에 의해 복수로 분할되어 있다.
여기에서, 게이트 전극(120)의 트렌치 홈의 폭과, 더미 게이트(121)의 트렌치 홈의 폭과, 분할 더미 게이트(123)의 트렌치 홈의 폭은, 모두, 대략 같아지고 있다. 또한, 각 트렌치 홈의 깊이도, 각각 같아지도록 형성되어 있다.
여기에서, 주표면(141)에 트렌치 홈을 형성하는 공정에 있어서, 폭 및 깊이가 대략 같은 트렌치 홈을 등간격으로 복수형성하도록 패터닝을 행하는 것은, 용이하게 행할 수 있음과 동시에, 각 트렌치 홈을 정확하게 형성할 수 있다.
이와 같이 폭 및 깊이가 균일하게 형성된 더미 게이트(121) 및 분할 더미 게이트(123)가 플로팅 영역(112)을 구분하는 것으로, 구분된 플로팅 영역(112)에 왜곡 등이 생기는 것을 억제할 수 있다.
이에 따라 플로팅 영역(112)에 전계집중 등의 폐해가 생기는 것을 억제할 수 있다.
또한, 본 발명의 실시예 14에 관련되는 트렌치형 절연 게이트 반도체 장 치(100)에 있어서도, 게이트 전극(120)과 게이트 전극(120) 사이에 위치하는 전하 축적층(113)의 폭을 1.4㎛이하(바람직하게는, 1.2㎛이하)로 한다.
이에 따라 트렌치형 절연 게이트 반도체 장치(100)의 출력 용량 및 귀환 용량이 변동하는 것을 억제할 수 있고, 전자 노이즈의 발생을 억제할 수 있다.
(실시예 15)
도 24를 사용하여 본 발명의 실시예 15에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 관하여 설명한다.
또한, 도 24에 나타내는 구성 중, 상기 도 1 내지 도 23에 나타내는 구성과 동일 또는 해당하는 구성에 대해서는, 동일 부호를 붙여 그 설명을 생략하는 경우가 있다.
도 24에 나타내는 바와 같이 실시예 15에 관련되는 트렌치형 절연 게이트 반도체 장치(100)는, 게이트 전극(120)과, 이 게이트 전극(120)에 대하여 양측에 위치하는 주표면(141)에 형성된 P베이스 영역(122)과, P베이스 영역(122)에 형성되어, 게이트 전극(120)의 양 옆에 형성된 이미터층(118)을 구비하고 있다.
또한, 셀(300)은, P베이스 영역(122)에 대하여 게이트 전극(120)과 반대측에 형성된 더미 게이트(121)와, P베이스 영역(122)과 n-반도체 지지체(114) 사이에 형성되고, 더미 게이트(121)와 게이트 전극(120) 사이에 형성된 전하 축적층(113)을 구비하고 있다.
그리고, 더미 게이트(121)에 대하여, 게이트 전극(120)과 반대측에 분할 더 미 게이트(123)가 간격을 두고 복수설치되어 있다.
주표면(141) 중, 더미 게이트(121)와 분할 더미 게이트(123) 사이 및 분할 더미 게이트(123)들 사이에 위치하는 부분에는, 플로팅 영역(112)이 형성되어 있다.
여기에서, 게이트 전극(120)과, 플로팅 영역(112) 사이에는, 더미 게이트(121)가 형성되어 있기 때문에, 더미 게이트(121)의 전위변동에 의한 게이트 전극(120)의 전위의 변동을 억제할 수 있다.
또한, 플로팅 영역(112)을 복수의 분할 더미 게이트(123)에 의해 분할하는 것으로, 플로팅 영역(112)에 전계집중이 생기는 것을 억제할 수 있다.
또한, 본 발명의 실시예 15에 관련되는 트렌치형 절연 게이트 반도체 장치(100)에 있어서도, 게이트 전극(120)과 더미 게이트(121) 사이에 위치하는 전하 축적층(113)의 폭을 1.4㎛이하(바람직하게는, 1.2㎛이하)로 하고 있어, 트렌치형 절연 게이트 반도체 장치(100)의 입력 용량 및 귀환 용량을 저감할 수 있다.
본 발명을 상세하게 설명하여 나타냈지만, 이것은 예시만을 위한 것으로 한정하는 것은 아니며, 발명의 범위는 첨부한 청구 범위에 의해 해석되는 것이 명백하게 이해될 것이다.
도 1은 본 발명의 실시예 1에 관련되는 트렌치형 절연 게이트 반도체 장치의 단면도이다.
도 2는 도 1에 나타내는 트렌치형 절연 게이트 반도체 장치에 있어서, 게이트 전극과 더미 게이트 사이에 위치하는 전하 축적층의 폭을 변화시켰을 때에 있어서의 출력 용량 Coes(이미터 전극과 콜렉터 전극간의 용량)의 변동을 나타낸 그래프다.
도 3은 게이트 전극과 더미 게이트 사이에 위치하는 P베이스 영역의 폭 W을 1.4㎛이하로 하여, 콜렉터 전극과 이미터 전극 사이의 전압을 저전압에서 고전압에 걸쳐 변화시켰을 때에 있어서의 입력 용량과, 출력 용량과, 귀환 용량의 변화를 나타낸 그래프이다.
도 4는 도 1에 나타내는 트렌치형 절연 게이트 반도체 장치에 있어서, P베이스 영역의 폭을 1.4㎛보다 크게 했을 때의 입력 용량과, 출력 용량과, 귀환 용량의 변화를 나타낸 그래프이다.
도 5는 본 발명의 실시예 2에 관련되는 트렌치형 절연 게이트 반도체 장치의 단면도이다.
도 6은 트렌치형 절연 게이트 반도체 장치의 제조 공정의 제1공정을 나타내는 단면도이다.
도 7은 트렌치형 절연 게이트 반도체 장치의 제조 공정의 제2공정을 나타내는 단면도이다.
도 8은 트렌치형 절연 게이트 반도체 장치의 제조 공정의 제3공정을 나타내는 단면도이다.
도 9는 트렌치형 절연 게이트 반도체 장치의 제조 공정의 제4공정을 나타내는 단면도이다.
도 10은 트렌치형 절연 게이트 반도체 장치의 제조 공정의 제5공정을 나타내는 단면도이다.
도 11은 트렌치형 절연 게이트 반도체 장치의 제조 공정의 제6공정을 나타내는 단면도이다.
도 12는 본 발명의 실시예 3에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 13은 본 발명의 실시예 4에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 14는 본 발명의 실시예 5에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 15는 본 발명의 실시예 6에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 16은 본 발명의 실시예 7에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 17은 본 발명의 실시예 8에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 18은 본 발명의 실시예 9에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 19는 본 발명의 실시예 10에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 20은 본 발명의 실시예 11에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 21은 본 발명의 실시예 12에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 22는 본 발명의 실시예 13에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 23은 본 발명의 실시예 14에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.
도 24는 본 발명의 실시예 15에 관련되는 트렌치형 절연 게이트 반도체 장치에 대해 설명하는 단면도이다.

Claims (12)

  1. 제1 및 제2주표면을 갖는 반도체 기판과,
    상기 제1주표면과 상기 제2주표면 사이에 형성된 제1도전형의 제1불순물 영역과,
    상기 제2주표면에 형성된 제2도전형의 제2불순물 영역과,
    상기 제1주표면에 형성되어, 상기 제1불순물 영역에 달하는 제1홈부와,
    상기 제1홈부 내에 제1절연막을 사이에 두고 형성된 제1전극과,
    상기 제1홈부에 대하여 간격을 두고 형성되어, 상기 제1주표면으로부터 상기 제1불순물 영역에 달하는 제2홈부와,
    상기 제2홈부 내에 제2절연막을 사이에 두고 형성된 제2전극과,
    상기 제1전극에 접속되어, 상기 제1전극에 게이트 전압을 인가가능한 게이트 배선과,
    상기 제1주표면 중, 상기 제1전극에 대하여 상기 제2전극측에 인접하는 위치에 형성된 상기 제1도전형의 제3불순물 영역과,
    상기 제1전극 및 상기 제2전극 사이에 위치하는 상기 제1주표면에 형성되는 동시에, 상기 제3불순물 영역을 둘러싸도록 형성된 제2도전형의 제4불순물 영역과,
    상기 제1주표면 위에 형성되어, 상기 제3불순물 영역 및 상기 제4불순물 영역에 접속된 주전극과,
    상기 제1전극 위에 형성되어, 상기 주전극과 상기 제1전극을 절연가능한 층 간 절연막과,
    상기 제1 및 제2전극의 사이에, 상기 제4불순물 영역 및 상기 제1불순물 영역 사이에 형성되어, 상기 제1불순물 영역보다도 불순물 농도가 높은 제1도전형의 제5불순물 영역을 구비하고,
    상기 제1전극 및 상기 제2전극의 배열 방향에 있어서의 상기 제5불순물 영역의 폭이 1.4㎛이하로 된 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제5불순물 영역의 폭이, 1.2㎛이하로 된 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2전극에 대하여 상기 제4불순물 영역과 반대측에 인접하는 상기 제1주표면에 형성되어, 상기 제2도전형의 제6불순물 영역을 더 구비하고,
    상기 주전극은, 상기 제1 및 제2전극의 배열 방향을 향해 연장하는 동시에, 상기 제2전극에 접속되고,
    상기 층간 절연막은, 상기 제6불순물 영역과 상기 주전극을 절연하도록, 상기 제6불순물 영역 위에 형성된 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제6불순물 영역 내에 형성되어, 상기 제6불순물 영역을 분할하도록 형성된 제3홈부와, 상기 제3홈부 내에 제3절연막을 사이에 두고 형성된 제3전극을 더 구비하고, 상기 제3전극은, 상기 주전극에 접속된 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제3전극의 깊이는, 상기 제2전극의 깊이보다도 깊은 것을 특징으로 하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제3전극의 폭은, 상기 제2전극의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2홈부에 대하여, 간격을 두고 형성된 제4홈부와,
    상기 제4홈부 내에 제4절연막을 사이에 두고 형성된 제4전극과,
    상기 제4홈부에 대하여, 상기 2홈부와 반대측에 간격을 두고 설치된 제5홈부와,
    상기 제5홈부 내에 제5절연막을 사이에 두고 형성된 제5전극을 더 구비하고,
    상기 제2전극은, 상기 게이트 배선에 접속되고,
    상기 제5전극은, 상기 게이트 배선에 접속되고, 상기 제4전극은, 상기 주전극에 접속된 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제2전극 및 제4전극 간에 위치하는 상기 반도체 기판의 주표면과, 상기 제4전극 및 제5전극 간에 위치하는 상기 반도체 기판의 주표면 위에 형성되어, 상기 층간 절연막에 의해 상기 주전극으로부터 전기적으로 분리된 제6불순물 영역을 더 구비한 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제4전극은, 상기 제2전극과 상기 제5전극 사이에 위치하는 상기 반도체 기판의 주표면 위에 간격을 두고 복수형성되고,
    상기 제6불순물 영역은, 상기 제4전극 간에 위치하는 상기 반도체 기판의 주표면 위에 형성된 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제4전극과 상기 제2전극 사이의 간격은, 상기 제4전극간끼리의 간격보다도 좁게 형성된 것을 특징으로 하는 반도체 장치.
  11. 제 7항에 있어서,
    상기 제4전극의 폭은, 상기 제1 및 제2전극의 폭보다도 넓게 형성된 것을 특징으로 하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 제4전극의 깊이는, 상기 제1 및 제2전극의 깊이보다도 깊게 형성된 것을 특징으로 하는 반도체 장치.
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