CN101582443B - 半导体装置 - Google Patents

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Abstract

本发明提供一种可减小输出电容或反馈电容的变动量的半导体装置。在沟槽型绝缘栅半导体装置中，使栅极和伪栅极的排列方向上的电荷蓄积层的宽度在1.4μm以下。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往提出了IGBT(绝缘栅双极晶体管：Insulated Gate BipolarTransistor)等各种半导体装置的各种方案。
例如在日本特开2002-016252号公报中所记载的绝缘栅型半导体元件具备沟槽栅(Trench Gate)和配置在该沟槽栅两侧的伪栅极(Dummy Gate)。而且，该半导体装置具备在沟槽栅与伪栅极之间形成的P型基极层和在该P型基极层表面的、沟槽栅侧面形成的发射极。
然后，在沟槽栅两侧设置集电极部，使发射极与P型基极层、N型源极层欧姆接触。
从而，无需降低沟道密度，不仅可减小栅极电容，而且缓和了雪崩电流(avalanche current)的集中。
另外，在日本特开2001-308327号公报中记载的绝缘栅型半导体装置包括：硅衬底、形成在该硅衬底上的低杂质浓度的N型漂流层、形成在该N型漂流层上的、杂质浓度高于N型漂流层的P型基极区、以及形成在该P型基极区上的n+源极区。
还有，该绝缘栅型半导体装置包括：从n+源极区的表面贯通P型基极区并到达N型漂流层的沟、配置在沟内侧的栅极氧化膜、隔着栅极氧化膜配置在沟内的栅极、配置在P型基极区和n+源极区表面的发射极、以及配置在硅衬底另一面的集电极。
在该绝缘栅型半导体装置中，将沟槽型IGBT的导通电压在每个IEGT(注入增强栅极晶体管：Injection Enhanced Gate Transistor)的较低的状态下，使开关损耗也低，实现减小总的发生损耗。
在日本特开2003-188382号公报中记载的半导体装置具备：n型基极层、形成在该n型基极层下的发射极层、形成在发射极层下的集电极、形成在位于集电极对侧的表面的p型基极层、以及形成在p型基极层的n型源极层。
n型源极层和p型基极层与发射极连接。又，第一沟槽和第二沟槽的形成深度从n型源极层表面贯通p型基极层到达n型基极层的中途。在该第一沟槽内隔着栅极绝缘膜形成栅极，在第二沟槽内隔着绝缘膜形成埋入电极。埋入电极和发射极电连接而实质上是相同电位。
如此，通过将埋入电极的电位维持在实质上相同的电位，即使在高电流时也使栅极电压稳定，可抑制电流不匀或振荡等。
在日本特开2004-153112号公报及日本特开2007-013224号公报中记载的功率用半导体装置，具备第二导电型的集电极层、形成在该集电极层上的第一导电型的第一基极层、以及在与集电极层相分离的位置，以划分主单元和伪单元的方式隔着间隔配置在第一基极层内的多个沟槽。
而且，在该功率用半导体装置中，主单元内设有第二导电型的第二基极层和第一导电型的发射极层，伪单元内设有第二导电型的缓冲层。又，在与主单元邻接的沟槽内隔着栅极绝缘膜配置了栅极。在缓冲层与发射极之间，插入了缓冲电阻。
在该功率半导体装置中，不仅维持了低导通电压，而且提高了开关特性。
在日本特开2005-032941号公报中记载的绝缘栅型半导体装置具备：多晶硅膜、形成在该多晶硅膜上的沟槽栅结构的栅极、形成在多晶硅膜上的浮动p区、形成在浮动p区上的绝缘膜、以及形成在该绝缘膜上且被施加发射极电位的发射极。
形成在浮动p区上的绝缘膜形成为比栅极的栅极绝缘膜厚，且比覆盖栅极的层间绝缘膜薄。从而，在浮动p区与发射极之间形成了较大的电容器。
通过该电容器，将大部分的栅极-集电极间电容，变换为集电极-发射极间电容及栅极-发射极间电容，有效地减小了栅极-集电极间电容。
在日本特开2002-353456号公报中记载的半导体装置具备：P+衬底、形成在该P+衬底上的N+缓冲层、形成在该N+缓冲层上的N-层、以及形成为贯通N-层而到达N-层的上层部的第一和第二沟部。
又，在第一沟之间形成有规定数目的第二沟，第一沟与N+发射极区邻接，且在内部形成了栅极。第二沟在内部形成了多晶硅区，第二沟与第一沟的不同点在于第二沟在旁边区域没有形成N+发射极区，且在内部没有形成栅极。
相互邻接的第一沟及第二沟之间的沟槽间隔设定为不会降低耐压的范围的距离。还有，在基极区的大致整个表面上直接形成发射极。如此，通过连接发射极，提高了在驱动半导体装置时的动作特性。
在日本特开平08-316479号公报中记载的绝缘栅型半导体元件具备：形成在硅衬底上的低浓度杂质的n型漂流层；形成在该n型漂流层上，且高于n型漂流层的p型基极区；形成在该p型基极区正下方的浓度高于n型漂流层的n型载流子蓄积层；以及形成在该p型基极区内的n型源极区。而且，该绝缘栅型半导体装置具备：从n型源极区表面贯通p型基极区和n型载流子蓄积层，并到达n型漂流层的沟；配置在该沟内侧的栅极氧化膜；隔着栅极氧化膜配置在沟内的栅极；形成在p基极区和n型源极区上的发射极；以及形成在硅衬底的另一面上的集电极。
该结构是称为载流子蓄积型IGBT的结构，通过形成在p型基极区下的n型载流子蓄积层，可显著减小导通电压，改善了抵换关系(trade-off)。
在如上构成的一部分半导体装置及功率半导体装置中，若逐渐增大集电极与发射极之间的电压，有时输出电容(集电极与发射极间的电容)和反馈电容(集电极与栅极之间的电容)急剧减少。
如此，若输出电容或反馈电容急剧变动，则容易产生电磁噪声，其应用上有问题。
发明内容
本发明鉴于上述问题构思而成，其目的在于提供可减小输出电容或反馈电容的变动量的半导体装置。
本发明的半导体装置，具备：形成在第一主表面与第二主表面之间的第一导电型的第一杂质区；形成在第二主表面的第二导电型的第二杂质区；形成在第一主表面且到达第一杂质区的第一沟部；在第一沟部内隔着第一绝缘膜形成的第一电极；与第一沟部隔着间隔形成的、从第一主表面到达第一杂质区的第二沟部；以及在第二沟部内隔着第二绝缘膜形成的第二电极。而且，该半导体装置，具备：与第一电极连接，可向该第一电极施加栅极电压的栅极布线；在第一主表面中，对于第一电极而言在与第二电极侧相邻的位置上形成的第一导电型的第三杂质区；形成在位于第一电极及第二电极之间的第一主表面上，同时形成为包围第三杂质区的第二导电型的第四杂质区；以及形成在第一主表面上，并与第三杂质区及第四杂质区连接的主电极。另外，该半导体装置，具备：形成在第一电极上，可将主电极与第一电极绝缘的层间绝缘膜；以及在第一和第二电极之间的、第四杂质区及第一杂质区之间形成，且杂质浓度高于第一杂质区的第一导电型的第五杂质区。又，上述第一电极及第二电极的排列方向上的第五杂质区的宽度为1.4μm以下。
依据本发明的半导体装置，即使集电极-发射极间的电压逐渐增大，也能够抑制输出电容或反馈电容的变动，且能够抑制电磁噪声等的发生。
本发明的上述以及其它目的、特征、局面及优点，通过以下参照附图说明的本发明相关的详细说明，当会更加清晰。
附图说明
图1是本发明实施方式1的沟槽型绝缘栅半导体装置的剖视图。
图2是表示在图1所示的沟槽型绝缘栅半导体装置中，改变位于栅极与伪栅极之间的电荷蓄积层宽度时的输出电容Coes(发射极与集电极间的电容)的变动的图表。
图3是表示将位于栅极与伪栅极之间的P基极区宽度W设为1.4μm以下，并将集电极与发射极之间的电压从低电压变化到高电压时的输入电容、输出电容和反馈电容的变化的图表。
图4是表示在图1所示的沟槽型绝缘栅半导体装置中，使P基极区宽度大于1.4μm时的输入电容、输出电容和反馈电容的变化的图表。
图5是本发明实施方式2的沟槽型绝缘栅半导体装置的剖视图。
图6是表示沟槽型绝缘栅半导体装置的制造工序的第一工序的剖视图。
图7是表示沟槽型绝缘栅半导体装置的制造工序的第二工序的剖视图。
图8是表示沟槽型绝缘栅半导体装置的制造工序的第三工序的剖视图。
图9是表示沟槽型绝缘栅半导体装置的制造工序的第四工序的剖视图。
图10是表示沟槽型绝缘栅半导体装置的制造工序的第五工序的剖视图。
图11是表示沟槽型绝缘栅半导体装置的制造工序的第六工序的剖视图。
图12是说明本发明实施方式3的沟槽型绝缘栅半导体装置的剖视图。
图13是说明本发明实施方式4的沟槽型绝缘栅半导体装置的剖视图。
图14是说明本发明实施方式5的沟槽型绝缘栅半导体装置的剖视图。
图15是说明本发明实施方式6的沟槽型绝缘栅半导体装置的剖视图。
图16是说明本发明实施方式7的沟槽型绝缘栅半导体装置的剖视图。
图17是说明本发明实施方式8的沟槽型绝缘栅半导体装置的剖视图。
图18是说明本发明实施方式9的沟槽型绝缘栅半导体装置的剖视图。
图19是说明本发明实施方式10的沟槽型绝缘栅半导体装置的剖视图。
图20是说明本发明实施方式11的沟槽型绝缘栅半导体装置的剖视图。
图21是说明本发明实施方式12的沟槽型绝缘栅半导体装置的剖视图。
图22是说明本发明实施方式13的沟槽型绝缘栅半导体装置的剖视图。
图23是说明本发明实施方式14的沟槽型绝缘栅半导体装置的剖视图。
图24是说明本发明实施方式15的沟槽型绝缘栅半导体装置的剖视图。
具体实施方式
(实施方式1)
借助图1至图4，就本发明实施方式的半导体装置进行说明。图1是本发明实施方式1的沟槽型绝缘栅半导体装置100的剖视图。如该图1所示，沟槽型绝缘栅半导体装置100包括：具有主表面141和位于主表面141相反侧的主表面142的半导体衬底140；在主表面141与主表面142之间形成的n型(第一导电型)的n-半导体衬底(第一杂质区)114；在主表面142上形成的、p型(第二导电型)的P集电极层(第二杂质区)116。
在主表面142上，形成了集电极117，与P集电极层116连接。而且，在半导体衬底140内，对于P集电极层116而言，在集电极(第二主电极)117对侧相邻的部分，形成了n型(第一导电型)的n+缓冲层115。
在主表面141形成了从主表面141延伸到n-半导体基体114的沟槽130和在与沟槽130隔着间隔的、沟槽130两侧形成的沟槽131。在沟槽130内表面形成了氧化硅膜等的栅极绝缘膜119，同样地在沟槽131内表面形成了氧化硅膜等的栅极绝缘膜129。
又，在沟槽130内，隔着栅极绝缘膜(第一绝缘膜)119填充了多晶硅膜等的导电膜，栅极(第一电极)120形成在沟槽130内。在沟槽131内，也隔着栅极绝缘膜(第二绝缘膜)129，在沟槽131内填充了多晶硅膜等的导电膜，形成了伪栅极(第二电极)121。
在栅极120上连接了栅极布线135，可被施加规定电位的栅极电位。伪栅极121与发射极110连接，可被施加不同于栅极120的电位。
发射极(第一主电极)110形成在主表面141上，朝着栅极120及伪栅极121的排列方向延伸。
这里，在栅极120的上表面上形成了氧化硅膜等的层间绝缘膜111，通过层间绝缘膜111，栅极120与发射极110绝缘。
在主表面141中，对于栅极120而言在伪栅极121侧相邻的部分形成了高浓度的选择性扩散n型杂质来形成的n+发射极层(第三杂质区)118。另外，在本发明的实施方式中，伪栅极121形成在栅极120两侧，因此发射极层118形成在栅极120两侧。
还有，在位于栅极120与伪栅极121之间的主表面141，设置了通过扩散p型杂质来形成的P基极区(第四杂质区)122，该P基极区122形成为包围发射极层118的周围。
该发射极层118及P基极区122与形成于主表面141上的发射极110连接。发射极层118上表面的至少一部分、P基极区122上表面的至少一部分及伪栅极121上表面的至少一部分没有被层间绝缘膜111所覆盖，而与发射极110接触。
在半导体衬底140内，在位于栅极120与伪栅极121之间的部分，形成了n型的n-电荷蓄积层(第五杂质区)113。该电荷蓄积层113的杂质浓度高于n-半导体基体114的杂质浓度。另外，各沟槽130、131形成为从主表面141到达n-半导体基体114，且形成为贯通P基极区122及电荷蓄积层113。
这里，电荷蓄积层113中，位于伪栅极121与栅极120之间的电荷蓄积层113的宽度W为1.4μm以下。另外，在本说明书中，宽度指的是在栅极120、伪栅极121的排列方向上的电荷蓄积层113的宽度，在图1中，指的是纸面的左右方向。
另外，在P基极区122中，与栅极120相对的同时，位于发射极层118与电荷蓄积层113之间的部分起沟道区的作用，发射极层118及电荷蓄积层113起源极/漏极区的作用。
如此，沟槽型绝缘栅半导体装置100包括场效应晶体管，该场效应晶体管具备栅极120、发射极层118、P基极区122和电荷蓄积层113。
而且，沟槽型绝缘栅半导体装置100具备pnp晶体管结构，该pnp晶体管结构由P基极区122、电荷蓄积层113、n-半导体基体114、n缓冲层115和P集电极层116构成。该pnp晶体管由上述场效应晶体管控制。
以下，就如上述那样构成的沟槽型绝缘栅半导体装置100的动作进行说明。
在发射极110和集电极117之间被施加集电极电压VCE。在该状态下，在栅极120与发射极110之间被施加规定的正的栅极电压VGE，上述场效应晶体管成为导通(ON)状态。这时，P基极区122的沟道区从p型反转到n型，形成沟道。通过该沟道，电子从发射极110注入到电荷蓄积层113及n-半导体基体114内。
通过该注入的电子，P集电极层116与n-半导体基体114处于正向偏压状态，空穴从P集电极层116注入到n-半导体基体114内。从而，n-半导体基体114的电阻显著地下降(导电率调制)，沟槽型绝缘栅半导体装置100的电阻显著下降，电流容量增大。
而且，在P基极区112下，形成了电荷蓄积层113，因此能够抑制从P集电极层116进入到n-半导体基体114内的空穴，到达发射极110的情况，且空穴蓄积在P基极区122下，能够减小栅极与发射极间的电容。从而，能够减小开关损耗及栅极驱动能量。
而且，在栅极120两侧连接了发射极110，形成了电位固定的伪栅极121，因此，即使对于伪栅极121而言位于栅极120对侧的P基极区122的电位变动，也通过伪栅极121来屏蔽。从而，能够减小对栅极120电位的影响。
如此，通过在栅极120周围配置发射极电位的伪栅极121，消除栅极120的电位变动并能减小反馈电容的影响。随之能够减小断开(turn-off)时的损耗。
接着，就沟槽型绝缘栅半导体装置100的截止(off)动作进行说明。在导通状态下，发射极110与栅极120之间处于被施加正的栅极电压VGE的状态，然而栅极电压VGE被设为零或负。
从而，在P基极区122内，反转为n型的沟道区返回到p型，停止从发射极110到n-半导体基体114的电子注入。随之也停止从P集电极层116到n-半导体基体114内的空穴注入。
然后，蓄积在n-半导体基体114内的电子和空穴分别被收回到发射极110或集电极117，或者相互再耦合而消灭。
图2是表示在图1所示的沟槽型绝缘栅半导体装置100中，改变位于栅极120与伪栅极121之间的电荷蓄积层(载流子蓄积层)113的宽度时的输出电容Coes(发射极与集电极间的电容)的变动的图表。
如该图2所示，已知通过将电荷蓄积层113的宽度W设为1.4μm以下，能够减小输出电容Coes。
特别是，已知通过将电荷蓄积层113的宽度W设为1.2μm以下，能够大幅减小输出电容Coes。还有，在该图2所示的图表中，对输出电容进行了描述，但反馈电容(集电极与栅极之间的电容)也呈现同样的特性。
图3是表示将位于栅极120与伪栅极121之间的P基极区122的宽度W设为1.4μm以下，并使集电极与发射极之间的电压从低电压变化到高电压时的输入电容Cies(栅极与发射极之间的电容)、输出电容Coes(集电极与发射极之间的电容)和反馈电容Cres(集电极与栅极之间的电容)的变化的图表。另外，在图3所示的图表中，纵轴表示输入电容、输出电容和反馈电容，横轴采用对数显示集电极-发射极间的电压。
如该图3所示，在使电压变动时，已知输入电容几乎不变。还有，对于集电极与发射极之间电压的对数值，输出电容及反馈电容单调递减。
图4是表示在图1所示的沟槽型绝缘栅半导体装置100中，将P基极区122的宽度设为大于1.4μm时的输入电容Cies(栅极与发射极之间的电容)、输出电容Coes(集电极与发射极之间的电容)和反馈电容Cres(集电极与栅极之间的电容)的变化的图表。
又，在图4所示的图表中，在横轴以对数显示集电极-发射极间的电压，在纵轴表示输入电容、输出电容和反馈电容。
如该图4的图表所示，可知在比较例的蓄积型IGBT中，若集电极-发射极间的电压成为规定电压，则输出电容和反馈电容的变动很大。如该图4所示，通过输出电容及反馈电容的变动，发生电磁噪声，在对应使用时，有时发生不良情况。
另一方面，如上所述，本发明实施方式的沟槽型绝缘栅半导体装置100中，如图3所示，即便改变了集电极和发射极间的电压时，也能抑制输出电容及反馈电容的大变动，可抑制电磁噪声的发生。
(实施方式2)
借助图5至图11，就本发明实施方式的沟槽型绝缘栅半导体装置100及其制造方法进行说明。
另外，在图5至图11中，对于与上述图1至图4所示的结构相同或相当的结构上，采用相同的符号，并省略其说明。
图5是本发明实施方式2的沟槽型绝缘栅半导体装置100的剖视图。如该图5所示，沟槽型绝缘栅半导体装置100的单元(cell)300具备：连接到栅极布线135上的栅极120；在该栅极120两侧隔着间隔设置的伪栅极121；设置在栅极120及伪栅极121间的、连接到发射极110的P基极区122；以及在P基极区122上位于栅极120左右邻的发射极层118。
还有，对于伪栅极121而言，在位于P基极区122对侧的主表面141上，形成了浮动区112。在该浮动区112上表面上，形成有层间绝缘膜111，通过该层间绝缘膜111，浮动区112与发射极110相互绝缘。
从而，在沟槽型绝缘栅半导体装置100的导通动作时，进入到n-半导体基体114内的空穴不能进入浮动区112内，而通过P基极区122后进入发射极110内。因此，P基极区122旁边的空穴密度上升，促进了电子的注入(IE：injection enhancement)，从而可降低导通电压。
还有，在本发明实施方式的沟槽型绝缘栅半导体装置100中，也将位于栅极120与伪栅极121之间的电荷蓄积层113的宽度W设为1.4μm以下，但最好设为1.2μm以下。从而，与上述实施方式1的沟槽型绝缘栅半导体装置100同样地抑制电磁噪声的发生。
借助图6至图11，就本发明实施方式的沟槽型绝缘栅半导体装置100的制造方法进行说明。
图6是表示沟槽型绝缘栅半导体装置100的制造工序的第一工序的剖视图。如该图6所示，准备P型硅衬底等的P+衬底(P集电极层116)。然后，如图6所示，通过选择外延生长法等，在P+衬底主表面(上表面)依次形成n缓冲层115及n-半导体基体114。
图7是表示沟槽型绝缘栅半导体装置100的制造工序的第二制造工序的剖视图。如该图7所示，从n-半导体基体114的上表面对整个面注入了N型杂质后，进行热扩散，从而在n-半导体基体114的上部形成电荷蓄积层113。
然后，在形成了电荷蓄积层113后，从电荷蓄积层113上表面上注入P型杂质，通过热扩散来形成P层152。
图8是表示沟槽型绝缘栅半导体装置100的制造工序的第三工序的剖视图。如该图8所示，在P层152的上表面上有选择地注入N型杂质后，通过热扩散来形成发射极层118。
图9是表示沟槽型绝缘栅半导体装置100的制造工序的第四工序的剖视图。如该图9所示，对主表面141实施蚀刻，形成沟槽130和与该沟槽130隔着间隔的沟槽131。这里，沟槽130形成为贯通发射极层118、P层152及电荷蓄积层113而到达n-半导体基体114，发射极层118被沟槽130分割成两部分。另一方面，沟槽131形成为贯通P层152及电荷蓄积层113而到达n-半导体基体114。
还有，进行蚀刻，使沟槽130与沟槽131设置成等间隔，从而能够使沟槽130及沟槽131的深度大致相等。
图10是表示沟槽型绝缘栅半导体装置100的制造工序的第五工序的剖视图。如该图10所示，例如，通过进行热氧化处理，在主表面141上、沟槽131内表面和沟槽130内表面形成酸化硅膜等的绝缘膜153。
然后，在主表面141上沉积多晶硅膜等的导电膜170，在沟槽130、沟槽131内填充导电膜170。然后，蚀刻该导电膜170，形成填充到沟槽130内的栅极120，同时形成填充到沟槽131内的伪栅极121。
图11是表示沟槽型绝缘栅半导体装置100的制造工序的第六工序的剖视图。如该图11所示，首先，在主表面142上沉积氧化硅膜等的绝缘膜。然后，对该绝缘膜进行图案化，至少使发射极层118的至少一部分上表面、位于栅极120及伪栅极121间的P层152的上表面、伪栅极121的至少一部分上表面露出。
另一方面，残留绝缘膜，形成层间绝缘膜111，以覆盖对于伪栅极121而言在栅极120对侧邻接的P层152的整个上表面，同时覆盖栅极120的整个上表面。
随着形成浮动区112的同时在栅极120两侧形成P基极区122。
然后，如图5所示，通过溅射法等，形成发射极110或集电极117。这时，发射极层118的至少一部分上表面和P基极区122的上表面露出。因此，发射极层118和P基极区122连接到发射极110。而且，伪栅极121和发射极110连接。
然后，例如，在发射极110上表面上沉积氧化硅膜或氮化硅膜等的绝缘膜，形成层间绝缘膜。然后，形成从该层间绝缘膜的上表面到达栅极120的接触孔，填充铝(Al)或铝合金等的金属膜。然后，在层间绝缘膜上形成栅极布线135。如此，形成上述图5所示的沟槽型绝缘栅半导体装置100。
(实施方式3)
借助图12，就本发明实施方式3的沟槽型绝缘栅半导体装置100进行说明。另外，在图12中，对于与上述图1至图11所示的结构相同或相当的结构上，采用相同的符号，有时省略其说明。
如该图12所示，沟槽型绝缘栅半导体装置100具备多个彼此隔着间隔配置的单元300。
单元300具备：连接到栅极布线135的栅极120；在该栅极120两侧隔着间隔配置的伪栅极121；位于栅极120及伪栅极121间的P基极区122；以及在P基极区122上形成于栅极120两侧的发射极层118。然后，对于伪栅极121而言在P基极区122对侧形成的浮动区(第六杂质区)112。
这里，在邻接的单元300间，形成有浮动区112，在该浮动区112两侧，配置了伪栅极121。在浮动区112的中央部，形成有分割伪栅极(分割电极)123。分割伪栅极123与伪栅极121同样地与发射极110连接。
还有，浮动区112被该分割伪栅极123分割。另外，在该图12所示的例中，浮动区112被分割伪栅极123分割为两部分，但可在浮动区112内配置多个分割伪栅极123，进一步细分浮动区112。
这里，如果不形成分割伪栅极123而要形成大宽度的浮动区112，则在栅极120及伪栅极121的沟槽分布上产生偏差。从而，在形成沟槽的工序中，容易使伪栅极121的沟槽大于栅极120的沟槽，或深于栅极120的沟槽。随着伪栅极121的沟槽中容易产生歪曲等。又，由伪栅极121所规定的浮动区112的形状上产生歪曲等，容易在浮动区112产生电场集中等。
与之相比，本发明的实施方式中，通过在伪栅极121间至少形成一个分割伪栅极123，形成沟槽的工序中，能够抑制沟槽分布的偏差。
随着能够将栅极120、伪栅极121及分割伪栅极123的沟槽分别形成为大致均匀，可抑制在各沟槽中产生歪曲等。
从而，能够抑制在分割伪栅极123与伪栅极121之间，或者形成了多个分割伪栅极123时，位于各分割伪栅极123之间的浮动区112的形状上产生歪曲等。
如此，依据本发明实施方式的沟槽型绝缘栅半导体装置100及其制造方法，能够抑制在各浮动区112中产生歪曲等，并可抑制在浮动区112中发生电场集中等。
另外，最好将分割伪栅极123配置成栅极120与伪栅极121之间的距离和伪栅极121与分割伪栅极123之间的距离大致相等。从而，使沟槽分布大致均等，可良好地形成各沟槽。
各分割伪栅极123形成为从主表面141到达n-半导体基体114内，同时进入n-半导体基体114内。
从而，能够将n-半导体基体114的容积抑制得比未形成分割伪栅极123时更小。
随着在导通状态时，能够减小蓄积在n-半导体基体114内的空穴量及电荷量。又，能够缩短在沟槽型绝缘栅半导体装置100从导通状态切换到截止(OFF)状态时，蓄积在n-半导体基体114内的空穴及电荷排出到发射极110或集电极117为止的时间。从而，可缩短断开时间。
另外，在本发明实施方式的沟槽型绝缘栅半导体装置100中，也将位于栅极120与伪栅极121之间的电荷蓄积层113的宽度W设为1.4μm以下(最好是1.2μm)以下。从而，在本发明实施的方式3的沟槽型绝缘栅半导体装置100中也能够与上述实施方式1的沟槽型绝缘栅半导体装置100同样地抑制输出电容及反馈电容的变动，并能够抑制电磁噪声等弊病的发生。
(实施方式4)
借助图13，就本发明实施方式4的沟槽型绝缘栅半导体装置100进行说明。在该图13中，对于与上述图1至图12所示的结构相同或相当的结构上，采用相同的符号，并省略其说明。
该图13所示的沟槽型绝缘栅半导体装置100的单元300具备隔着间隔形成的两个(多个)栅极120和对于栅极120而言在邻接的栅极120对侧设置的伪栅极121。
而且，单元300具备形成在栅极120间和栅极120及伪栅极121间的P基极区122。单元300具备位于栅极120间和栅极120及伪栅极121间，并在位于P基极区122与n-半导体基体114之间的部分形成的电荷蓄积层113。
发射极层118形成在P基极区122上的、位于各栅极120左右邻的部分。
能够通过多个栅极120和在每个栅极120中设置发射极层118来改善沟槽型绝缘栅半导体装置100的饱和电流。
另外，在本发明实施方式4的沟槽型绝缘栅半导体装置100中，将位于各栅极120之间和栅极120与伪栅极121之间的电荷蓄积层113的宽度设为1.4μm以下(最好是1.2μm以下)，实现对输出电容、反馈电容变动的抑制，并抑制了电磁噪声的发生。
(实施方式5)
借助图14，就本发明实施方式5的沟槽型绝缘栅半导体装置100进行说明。另外，在图14所示的结构中，对于与上述图1至图13所示的结构相同或相当的结构上，采用相同的符号，并有时省略其说明。图14是本发明实施方式5的沟槽型绝缘栅半导体装置100的剖视图。
如该图14所示，单元300具备：彼此隔着间隔形成的两个(多个)栅极120；在主表面141中，位于栅极120间的部分上形成的P基极区122；在主表面141中，对于栅极120而言在另一栅极120侧相邻的部分形成的发射极层118。
然后，对于栅极120而言，在邻接的栅极120对侧相邻的部分形成了伪栅极121。
在位于伪栅极121与栅极120之间的主表面141上，形成了浮动区112。
这里，伪栅极121与栅极120之间的宽度W1形成为比各栅极120之间的宽度W2窄。因此，位于栅极120与伪栅极121之间的电荷蓄积层113及浮动区112的宽度小于位于栅极120间的电荷蓄积层113及P基极区122的宽度。
如此，由于浮动区112的宽度被抑制得较小，即便位于栅极120与浮动区112之间的浮动区112的电位变动，也能够将对于栅极120电位的影响抑制得较小。从而，能够抑制沟槽型绝缘栅半导体装置100的误操作等。
另外，在本发明实施方式的沟槽型绝缘栅半导体装置100中，也将宽度W2设为1.4μm以下，但最好设在1.2μm以下。从而，减小了输出电容、输入电容及驱动电容的变动，并抑制了电磁噪声的发生。(实施方式6)
借助图15，就本发明实施方式6的沟槽型绝缘栅半导体装置100进行说明。另外，在图15所示的结构中，对于与上述图1至图14所示的结构相同或相当的结构上，采用相同的符号，并省略其说明。
图15是本发明实施方式6的沟槽型绝缘栅半导体装置100的剖视图。如该图15所示，单元300具备：彼此隔着间隔设置的栅极120；在位于该栅极120间的主表面141形成的P基极区122；相对于栅极120隔着间隔设置的伪栅极121。
对于伪栅极121而言，在栅极120对侧隔着间隔形成了分割伪栅极123。在栅极120与伪栅极121之间、伪栅极121与分割伪栅极123之间、以及对于分割伪栅极123而言在位于伪栅极121对侧的部分，形成了浮动区112。
这里，栅极120与伪栅极121间的宽度W3比伪栅极121与分割伪栅极123之间的宽度W5窄。
从而，位于栅极120与伪栅极121之间的浮动区112的宽度变小，即便栅极120与伪栅极121之间的浮动区112的电位变动，也能将给予栅极120电位的影响抑制得较小。
另外，即便伪栅极121与分割伪栅极123之间的浮动区112的电位变动，通过伪栅极121，也减小该浮动区112的电位变动对栅极120的影响。
而且，形成多个分割伪栅极123，可良好地形成各沟槽。然后，通过利用分割伪栅极123分割浮动区112，能够将细分的浮动区112很好地精密化，并可抑制在各浮动区112发生电场集中。
另外，在本发明实施方式6的沟槽型绝缘栅半导体装置100中，位于各栅极120之间的电荷蓄积层113的宽度W4设为1.4μm以下(最好是1.2μm以下)，将输出电容及反馈电容的变动抑制得较小。从而，抑制了电磁噪声的发生。
(实施方式7)
借助图16，就本发明实施方式7的沟槽型绝缘栅半导体装置100进行说明。另外，在图16所示的结构中，对于与上述图1至图15所示的结构相同或相当的结构上，采用相同的符号，且有时省略其说明。
在图16中，单元300具备：彼此隔着间隔设置的三个(多个)栅极120；在位于各栅极120间的主表面141上形成的P基极区122；以及对于栅极120而言在邻接的栅极120侧的主表面141上形成的发射极层118。而且，单元300具备形成在各P基极区122下的电荷蓄积层113。
这里，各P基极区122连接到发射极110，因此确保了P基极区122与发射极110的接触面积，并能够确保沟槽型绝缘栅半导体装置100的饱和电流较大。
在多个栅极120中，对于在栅极120的排列方向的最端一侧位置的栅极124，隔着间隔形成了伪栅极121。
换句话说，配置了隔着间隔形成的伪栅极121，在位于该伪栅极121间的主表面141上隔着间隔形成了多个栅极120。
然后，栅极120与伪栅极121之间形成有浮动区112。
相对于伪栅极121，在栅极124的相反侧，隔着间隔形成了多个分割伪栅极123，在位于伪栅极121和分割伪栅极123之间的主表面141上，形成了浮动区112。
这里，栅极120(124)和伪栅极121之间的宽度W1窄于伪栅极121与分割伪栅极123之间的宽度W3。
如此，通过使栅极120(124)与伪栅极121之间的宽度W1较小，即便位于栅极120(124)和伪栅极121之间的浮动区112的电位变动，也能减小对栅极120(124)的影响。
而且，通过设置分割伪栅极123，如上述图9所示，在形成沟槽的工序中，能够抑制形成在主表面141上的抗蚀剂图案上产生疏密的情况，并能够良好地形成沟槽。
随之，可良好地构成浮动区112，并能够抑制在浮动区112内，出现电场集中等弊病的情况。
栅极120、伪栅极121及分割伪栅极123形成为从主表面141到达n-半导体基体114，减小了n-半导体基体114的容积。
从而，能够减小蓄积在n-半导体基体114内的空穴的蓄积量，并可缩短切换到截止时的断开时间。
特别是，通过形成多个伪栅极121及分割伪栅极123，可进一步缩短断开时间。
另外，在本发明实施方式的沟槽型绝缘栅半导体装置100中，位于栅极120间的电荷蓄积层113的宽度W2也设为1.4μm以下，因此能够得到与上述实施方式1的沟槽型绝缘栅半导体装置100同样的作用效果。
(实施方式8)
借助图17，就本发明实施方式8的沟槽型绝缘栅半导体装置100进行说明。另外，在图17所示结构中，对于与上述图1至图16所示结构相同或相当的结构上，采用相同的符号，并省略其说明。
图17是本发明实施方式8的沟槽型绝缘栅半导体装置100的剖视图。该图17所示的沟槽型绝缘栅半导体装置100的单元300具备：隔着间隔形成的栅极120；位于栅极120间的主表面141上形成的P基极区122；发射极层118；以及在P基极区122下形成的电荷蓄积层113。
另外，发射极层118形成于主表面141上的、对于栅极120而言位于邻接的栅极120侧的部分。
又，沟槽型绝缘栅半导体装置100具备对于各栅极120而言在邻接的栅极120对侧隔着间隔形成的伪栅极121。
还有，在主表面141中，位于栅极120及浮动区112间的部分和对于伪栅极121而言位于栅极120对侧的部分，形成了浮动区112。
在这里，对于主表面141，在垂直方向上的伪栅极121的深度D1深于栅极120的深度D1。如此，形成较深的伪栅极121，从而比大致相同的深度形成伪栅极121和栅极120的场合，更能减小n-半导体基体114的容积。
从而，能够减小蓄积到n-半导体基体114内的空穴量，并可在切换到截止时缩短断开时间。
而且，伪栅极121的形成深度D2比栅极120深，从而能够进一步减小因对于伪栅极121而言位于栅极120对侧的浮动区112的电位变动而对栅极120造成的影响。
这里，本发明实施方式8的沟槽型绝缘栅半导体装置100中，位于各栅极120间的P基极区122的宽度W设为1.4μm以下(最好是1.2μm以下)，从而能够减小输入电容及反馈电容的变动。
(实施方式9)
借助图18，就本发明实施方式9的沟槽型绝缘栅半导体装置100进行说明。另外，在图18所示结构中，对于与上述图1至图17所示结构相同或相当的结构上，采用相同的符号。
图18是本发明实施方式9的沟槽型绝缘栅半导体装置100的剖视图。在该图18所示的例中，单元300具备：栅极120；在该栅极120两侧隔着间隔形成的伪栅极121；在位于伪栅极121及栅极120间的主表面141形成的P基极区122；在P基极区122内形成的发射极层118；以及在P基极区122下形成的电荷蓄积层113。
发射极层118形成在栅极120两侧相邻的主表面141。
还有，对于伪栅极121而言在位于P基极区122对侧的主表面141上，形成了浮动区112。这里，栅极120与浮动区112之间设有伪栅极121，因此，即使浮动区112的电位变动，也能抑制给予栅极120的影响。
特别是，在栅极120两侧以包围栅极120周围的方式形成伪栅极121，在其外侧形成浮动区112，因此减小了浮动区112的电位变动对栅极120的影响。
对于各伪栅极121而言在栅极120对侧隔着间隔形成了分割伪栅极123。通过该分割伪栅极123，可细分浮动区112，与形成了较宽的浮动区112的场合相比，可抑制在浮动区112中发生的电场集中。
另外，分割伪栅极123形成为使分割伪栅极123的深度D4深于伪栅极121及栅极120的深度D3。从而，能够减小n-半导体基体114内的空穴蓄积量，并可减小切换到截止时的断开时间。
还有，在本发明实施方式9的沟槽型绝缘栅半导体装置100中，形成于栅极120与伪栅极121间的电荷蓄积层113的宽度W也设为1.4μm以下，使输入电容或反馈电容稳定。
(实施方式10)
借助图19，就本发明实施方式10的沟槽型绝缘栅半导体装置100进行说明。另外，在图19所示结构中，对于与上述图1至图18所示结构相同或相当的结构上，采用相同的符号，且有时省略其说明。
在图19中，单元300具备：隔着间隔形成的栅极120；在位于该栅极120间的主表面141上形成的P基极区122；在P基极区122内形成的发射极层118；以及在P基极区122下形成的电荷蓄积层113。
发射极层118形成于主表面141上的、对于栅极120而言在相对的栅极120侧相邻的部分。
而且，沟槽型绝缘栅半导体装置100具备：与栅极120隔着间隔形成的伪栅极121；在栅极120与伪栅极121之间形成的浮动区112；以及对于伪栅极121而言在栅极120对侧形成的浮动区112。
这里，位于栅极120与伪栅极121之间的浮动区112的宽度被抑制得较小，因此该浮动区112的电位变动被抑制得较小。
从而，即使位于栅极120与伪栅极121之间的浮动区112的电位变动，也能减小对栅极120电位的影响。
对于伪栅极121而言在单元300对侧的主表面141上，形成了浮动区112。如此，对于伪栅极121而言，在位于外侧的浮动区112和栅极120之间设有电位固定的伪栅极121。
从而，即使位于伪栅极121外侧的浮动区112的电位变动，也能减小给予栅极120的影响。
这里，伪栅极121形成为：使沿着主表面141的方向上的伪栅极121的宽度W6大于栅极120的宽度W5。
另外，伪栅极121形成为从主表面141延伸到n-半导体基体114，且伪栅极121的深度D2深于栅极120的深度D1。
如此，通过形成又宽又深的伪栅极121，减小了n-半导体基体114的容积，能够减小蓄积到n-半导体基体114内的空穴蓄积量。随之，能够减小切换截止时n-半导体基体114内的空穴排出到发射极110的时间。
伪栅极121的沟槽深于栅极120的沟槽，且形成宽度较宽。
这里，通常如果用图案化法来形成较大宽度的沟槽和较小宽度的沟槽，较大宽度的沟槽形成得较深(微加重效应：micro loading effect)。因此，在图19所示的例中，在形成栅极120及伪栅极121的沟槽的工序中，另外不加工序，而能够形成较大宽度且深的伪栅极121的沟槽和较小宽度且浅的栅极120的沟槽。另外，在本发明的实施方式10中，多个伪栅极121在位于邻接的单元300间的主表面141上隔着间隔形成，并位于邻接的单元300的栅极120间。伪栅极121将在邻接的单元300间形成的浮动区112分割成多个部分，浮动区112形成在伪栅极121间和伪栅极121及栅极120间。
另外，在该图19所示的例中，通过位于栅极120间的电荷蓄积层113的宽度设为1.4μm以下，也能减小输入电容和反馈电容的变动，并可抑制电磁噪声的发生。
(实施方式11)
借助图20，就本发明实施方式11的沟槽型绝缘栅半导体装置100进行说明。另外，在图20所示结构中，对于与上述图1至图19所示结构相同或相当的结构上，采用相同的符号，可省略其说明。
图20是本发明实施方式11的沟槽型绝缘栅半导体装置100的剖视图。
如该图20所示，单元300具备：栅极120；在位于栅极120两侧的主表面141形成的P基极区122；在该P基极区122上位于栅极120两侧的发射极层118；在P基极区122下形成的电荷蓄积层113；以及在栅极120两侧隔着间隔形成的伪栅极121。
如此，在栅极120两侧形成P基极区122，因此可改善饱和电流。
又，对于P基极区122而言，位于栅极120对侧，并在P基极区122的外侧设有与发射极110连接的伪栅极121。
在位于该伪栅极121的P基极区122相反侧的主表面141上，形成了浮动区112。因此，在本实施方式11的沟槽型绝缘栅半导体装置100中，通过伪栅极121，也能减小浮动区112的电位变动对栅极120电位的影响。
而且，沟槽型绝缘栅半导体装置100具备将浮动区112分割成多个部分的分割伪栅极123。通过分割伪栅极123，将浮动区112细分，从而能够良好地形成浮动区112，并可抑制电场集中等弊病发生在浮动区112中。另外，在本发明的实施方式11中，对于分割伪栅极123而言在伪栅极121对侧，形成了另一单元300的伪栅极121，分割伪栅极123形成在邻接的单元300间。另外，分割伪栅极123在邻接的单元300间(伪栅极121间)可形成多个。
分割伪栅极123的深度D2深于伪栅极121(栅极120)的深度D1。
这里，分割伪栅极123的深度D2指的是从主表面141到分割伪栅极123底部为止的距离。还有，伪栅极121及栅极120的深度也是从主表面141到伪栅极121及栅极120底部的之间的距离。
而且，分割伪栅极123的宽度W6形成为大于伪栅极121的宽度W7及栅极120的宽度W8。如此，通过形成又宽又深的分割伪栅极123，能够减小n-半导体基体114的容积，并能够减小n-半导体基体114内的空穴蓄积量。又，通过减小n-半导体基体114内的空穴蓄积量，能够减小切换到截止时的断开时间。
这里，在半导体衬底的主表面141上图案形成沟槽的工序中，沟宽越大，沟槽的深度就越深。
因此，在形成各沟槽时，即便不采用特别的工序，也能比其它沟槽更深且更宽地形成分割伪栅极123的沟槽。
另外，在本发明实施方式11的沟槽型绝缘栅半导体装置100中，与上述实施方式1的沟槽型绝缘栅半导体装置100同样地，位于栅极120和伪栅极121之间的电荷蓄积层113的宽度W也形成为1.4μm以下(最好是1.2μm以下)。
从而，能够抑制沟槽型绝缘栅半导体装置100的输出电容或反馈电容的变动，并可抑制电磁噪声的发生等弊病的发生。
(实施方式12)
借助图21，就本发明实施方式12的沟槽型绝缘栅半导体装置100进行说明。另外，在图21所示结构中，对于与上述图1至图20所示结构相同或相当的结构上，采用相同的符号，并省略其说明。
如图21所示，单元300具备：隔着间隔形成的栅极120；在位于该栅极120间的主表面141形成的P基极区122；在该P基极区122上的与栅极120相邻的部分形成的发射极层118。
这里，在邻接的单元300间，具备分割伪栅极123和形成在该分割伪栅极123两侧的浮动区112。
又，分割伪栅极123的形成宽度比浮动区112宽，位于邻接的单元300间的大部分主表面141，被分割伪栅极123占有。
通过在邻接的单元300间形成分割伪栅极123，可减小一个单元300的栅极120的电位变动对另一单元300的栅极120电位的影响。
这里，分割伪栅极123的形成宽度较大，同时从主表面141到达n-半导体基体114。因此，通过分割伪栅极123，减小了主表面141的容积，可减小蓄积到主表面141内的空穴量。从而，能够缩短沟槽型绝缘栅半导体装置100切换截止时的断开时间。
而且，由于浮动区112的宽度小于分割伪栅极123，可将浮动区112中的电位变动抑制得较小，并可减小浮动区112的电位变动造成的栅极120的电位变动。
还有，在本发明实施方式12的沟槽型绝缘栅半导体装置100中，位于栅极120间的电荷蓄积层113的宽度也设为1.4μm以下(最好是1.2μm以下)，可减小输出电容及反馈电容的变动。
(实施方式13)
借助图22，就本发明实施方式13的沟槽型绝缘栅半导体装置100进行说明。另外，在图22所示结构中，对于与上述图1至图21的结构相同或相当的结构上，采用相同的符号，且有时省略其说明。
该沟槽型绝缘栅半导体装置100的单元300具备：栅极120；在位于该栅极120两侧的主表面141上形成的P基极区122；在该P基极区122上的位于栅极120两侧的部分形成的发射极层118；对于P基极区122而言设于栅极120对侧的伪栅极121；以及在P基极区122下形成的电荷蓄积层113。
在邻接的单元300间，形成了大宽度的分割伪栅极123和形成在该分割伪栅极123两侧的浮动区112。如此，在邻接的单元300间设有分割伪栅极123，因此，即便一个单元300的栅极120的电位变动，也能抑制另一单元300的栅极120的电位变动。
另外，在栅极120与浮动区112之间设有伪栅极121，能够抑制浮动区112的电位变动造成的栅极120的电位变动。
分割伪栅极123的宽度大于浮动区112的宽度，位于单元300间的大部分主表面141被分割伪栅极123所占有。
该分割伪栅极123形成为从主表面141到达n-半导体基体114，减小了n-半导体基体114的容积。从而，能够减小n-半导体基体114内的空穴蓄积量，并能够缩短断开时间。
另外，在本发明实施方式13的半导体装置中，位于栅极120与伪栅极121之间的电荷蓄积层113的宽度W也设为1.4μm以下(最好是1.2μm以下)。从而，与上述实施方式1同样地，能够抑制输出电容及反馈电容的变动，可抑制电磁噪声的发生。
(实施方式14)
借助图23，就本发明实施方式14的沟槽型绝缘栅半导体装置100进行说明。另外，在图23所示结构中，对于与上述图1至图22所示结构相同或相当的结构上，采用相同的符号，且有时省略其说明。
如图23所示，沟槽型绝缘栅半导体装置100的单元300具备：彼此隔着间隔形成的栅极120；在位于栅极120间的主表面141形成的P基极区122；在P基极区122中，与栅极120相邻的部分形成的发射极层118。
单元300还具备形成在半导体衬底内，并在栅极120间的、P基极区122与n-半导体基体114之间形成的电荷蓄积层113。
又，对于栅极120而言，在邻接的栅极120对侧形成了伪栅极121。然后，对于伪栅极121而言，位于栅极120对侧的主表面141上隔着间隔形成多个分割伪栅极123。
这里，在主表面141上，栅极120与伪栅极121之间、伪栅极121与分割伪栅极123之间、以及分割伪栅极123与分割伪栅极123之间形成了浮动区112。
如此，对于栅极120而言，在位于P基极区122对侧的主表面141形成了浮动区112，该浮动区112被隔着间隔设置的伪栅极121及分割伪栅极123分割成多个部分。
这里，栅极120的沟槽宽度、伪栅极121的沟槽宽度、及分割伪栅极123的沟槽宽度均大致相等。而且，各沟槽的深度也形成为分别相等。
这里，在主表面141形成沟槽的工序中，通过图案化来以等间隔形成多个宽度及深度大致相等的沟槽的工序，不仅能够容易进行，而且可准确地形成各沟槽。
如此，使宽度及深度均匀对齐的伪栅极121及分割伪栅极123划分浮动区112，从而能够抑制在划分的浮动区112中发生的歪曲等。
从而，能够抑制在浮动区112中发生的电场集中等弊病。
另外，在本发明实施方式14的沟槽型绝缘栅半导体装置100中，位于栅极120与栅极120之间的电荷蓄积层113的宽度也设为1.4μm以下(最好是1.2μm以下)。
从而，能够抑制沟槽型绝缘栅半导体装置100的输出电容及反馈电容的变动，并可抑制电磁噪声的发生。
(实施方式15)
借助图24，就本发明实施方式15的沟槽型绝缘栅半导体装置100进行说明。
另外，在图24所示结构中，对于与上述图1至图23所示结构相同或相当的结构上，采用相同的符号，且有时省略其说明。
如图24所示，实施方式15的沟槽型绝缘栅半导体装置100具备：栅极120；在位于该栅极120两侧的主表面141形成的P基极区122；以及在P基极区122形成的、并在栅极120左右邻形成的发射极层118。
而且，单元300具备：对于P基极区122而言在栅极120对侧形成的伪栅极121；以及在P基极区122与n-半导体基体114之间形成，并在伪栅极121与栅极120之间形成的电荷蓄积层113。
又，对于伪栅极121而言，在栅极120对侧隔着间隔设置了多个分割伪栅极123。
在主表面141中，在位于伪栅极121与分割伪栅极123之间及各分割伪栅极123之间的部分，形成了浮动区112。
这里，在栅极120与浮动区112之间，形成了伪栅极121。因此能够抑制伪栅极121的电位变动造成的栅极120的电位变动。
而且，用多个分割伪栅极123来分割浮动区112，从而能够抑制在浮动区112中发生的电场集中。
另外，在本发明实施方式15的沟槽型绝缘栅半导体装置100中，位于栅极120与伪栅极121之间的电荷蓄积层113的宽度也设为1.4μm以下(最好是1.2μm以下)，可减小沟槽型绝缘栅半导体装置100的输入电容及反馈电容。
以上对本发明进行了详细说明，但这只是示例，本发明并限定于此，应当清楚本发明的范围是权利要求所解释的范围。

Claims (3)

1.一种半导体装置，其中包括：
具有第一和第二主表面的半导体衬底；
在所述第一主表面与所述第二主表面之间形成的第一导电型的第一杂质区；
在所述第二主表面形成的第二导电型的第二杂质区；
在所述第一主表面形成并到达所述第一杂质区的第一沟部；
在所述第一沟部内隔着第一绝缘膜形成的第一电极；
与所述第一沟部隔着间隔形成的、从所述第一主表面到达所述第一杂质区的第二沟部；
在所述第二沟部内隔着第二绝缘膜形成的第二电极；
与所述第一电极连接并可对该第一电极施加栅极电压的栅极布线；
在所述第一主表面中，对于所述第一电极而言在所述第二电极侧相邻的位置形成的所述第一导电型的第三杂质区；
在位于所述第一电极及所述第二电极之间的所述第一主表面形成，同时包围所述第三杂质区地形成的第二导电型的第四杂质区；
在所述第一主表面上形成的、与所述第三杂质区及所述第四杂质区连接的主电极；
在所述第一电极上形成的、可将所述主电极与所述第一电极绝缘的层间绝缘膜；以及
在所述第一和第二电极之间的、所述第四杂质区及所述第一杂质区之间形成，且杂质浓度高于所述第一杂质区的第一导电型的第五杂质区，
在所述第一电极及所述第二电极的排列方向上的所述第五杂质区的宽度在1.4μm以下，
还具备对于所述第二电极而言在所述第四杂质区对侧相邻的所述第一主表面形成的所述第二导电型的第六杂质区，
所述主电极朝着所述第一和第二电极的排列方向延伸，
所述层间绝缘膜在所述第六杂质区域上形成，以绝缘所述第六杂质区与所述主电极，
还具备形成在所述第六杂质区内的、分割所述第六杂质区地形成的第三沟部；以及在所述第三沟部内隔着第三绝缘膜形成的第三电极，所述第三电极与所述主电极连接，
所述第三电极的宽度形成得大于所述第一和第二电极的宽度，
所述主电极与所述第二电极连接。
2.如权利要求1所述的半导体装置，其特征在于：
所述第五杂质区的宽度在1.2μm以下。
3.如权利要求1或2所述的半导体装置，其特征在于：
所述第三电极的深度比所述第二电极的深度更深。
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