KR20090033401A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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얀 손스키
누르트 비보 디 반
달렌 롭 반
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엔엑스피 비 브이
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Abstract

본 발명의 반도체 디바이스 제조 방법은 트렌치(22)를 형성한 다음 공동을 형성하기 위해 매립층(14)을 선택적으로 에칭하는 것을 포함한다. 그 다음 절연체가 공동을 커버하지 않은 채 트렌치(22)의 측벽 상에 증착되고, 공동은 그 내부에 도전성 영역(28)을 형성하는 데에 사용된다. 그 다음 트렌치(22)는 절연체(40)로 충진될 수 있으며 이 경우 도전성 영역(28)이 정확히 배치된 도핑 영역을 형성할 수 있고, 또는 도전성 영역(28)으로의 콘택트를 형성하도록 컨덕터로 충진될 수도 있다.

Description

반도체 디바이스 및 그 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A DEVICE MANUFACTURED BY THE METHOD}
본 발명은 격리된 측벽들을 갖는 트렌치 및 측벽 상에 형성된 공동을 사용하는 반도체 디바이스 제조 방법 및 이 방법으로 제조된 디바이스에 관한 것이다.
소스, 바디, 게이트 및 드레인을 구비하는 절연 게이트 반도체 디바이스(예로서 MOSFET)와, 이미터, 베이스 및 콜렉터를 구비하는 헤테로접합 바이폴라 트랜지스터(HBT)가 다양한 설계 목적을 만족시키기 위해 다수의 서로 다른 구성으로 알려져 있다. 고압 및 고전력 애플리케이션에서, MOSFET 설계에 있어서 두 가지 중요한 목적이 존재하며, 이것은 특정한 온-저항, 즉 디바이스가 턴온 상태일 때의 유닛 영역당 반도체의 저항과 항복 전압, 즉 턴오프된 디바이스에서 저항될 수 있는 전압이다. 일반적으로 온-저항을 상승시키기 위해 도핑을 증가하여 항복 전압을 감소시키도록 이들 목적들 사이의 거래가 존재한다. 또한 최상의 거래는 프로세스 변경에 대한 제한된 민감도를 가지고 달성되어야 한다. 이러한 특성들을 향상시키기 위해, 다수의 방법이 종종 드리프트 영역이라 지칭되는 바디 영역과 드레 인 영역 사이의 약하게 도핑된 드레인 영역을 사용한다. 드리프트 영역은 디바이스가 턴오프되면 공핍되지만 디바이스가 턴온되면 전류를 전달하도록 구성된다. 예로서 드리프트 영역에 인접하는 상반된 도전형의 도핑 영역을 포함하여, 드리프트 영역의 공핍을 개선하기 위한 다수의 방법들이 알려져 있다.
그러나, 이러한 접근법의 정확한 효과는 드리프트 영역과 이에 상반되는 도핑의 보상 영역 사이의 도핑 밸런스에 결정적으로 의존한다. 정확한 도핑 농도 밸런스(균일성)로부터의 작은 변화는 항복 전압의 뚜렷한 열화를 야기한다. 이러한 도핑 밸런스를 획득하기 위해, 우수한 최신식 제조 도구들이 요구된다. 이는 낮은 산출량, 프로세스 복잡성 문제 등을 나타낼 수 있다. 또한, 원하는 도핑 프로파일은 종종 종래의 기술을 사용하여 획득하기 어려우며, 예를 들어 드리프트 영역 내의 최적의 도핑 프로파일은 종종 변화되며 단순히 도펀트를 주입하고 그것을 확산시키는 것에 의해 정확한 도핑 프로파일을 획득하는 것은 어렵다.
따라서 고전압 및 고전력 애플리케이션용 MOSFET을 제조하는 개선된 방법에 대한 필요성이 남아있다.
SiGe 베이스를 사용하는 HBT는 주로 저압에서의 고주파수 스위칭(50GHz 보다 큼)에 사용된다. 이러한 고주파수 동작을 획득하기 위해, 기생 커패시턴스 및 저항이 가능한 한 감소되어야 한다. 특히 낮은 기생 커패시턴스를 갖는 베이스 및 컬렉터에 대한 저 저항 접속을 제공하는 것이 중요하다. HBT는 콜렉터, 베이스 및 이미터의 적층을 사용하는 수직 트랜지스터이며, 이때 베이스는 콜렉터 및 이미터에 상반되는 도전형(p-도핑 또는 n-도핑됨)의 SiGe 층이다. 이 경우에서의 어려움 은 얇은 베이스 층에 대한 우수한 콘택트를 획득하는 것이다. 신뢰할 수 있는 낮은 저항의 접촉을 보장하기 위해, 베이스 층은 이상적인 두께보다 두껍게 제조되어야 할 수도 있다. 또한, 금속 콘택트가 위치하는 경계에 대한 진성 베이스 영역의 접속부는 금속 접속부의 저항에 대해 큰 저항을 갖는 SiGe 베이스 층을 통해 구현된다. 따라서 금속성 베이스 접속부를 진성 베이스 위치와 가능한 한 근접하게 구현하는 것이 바람직하다. 이러한 접속부는 또한 주변으로부터 충분히 절연되어야만 한다.
따라서 베이스 접속부의 저항 및 커패시턴스를 특히 감소시키는 바이폴라 트랜지스터를 제조하는 개선된 방법에 대한 필요성이 남아있다.
본 발명에 따르면 다음 단계를 포함하는 방법이 제공된다:
복수의 층 사이에 산재된(interspersed) 제 2 반도체 재료의 적어도 하나의 매립층을 갖는 제 1 반도체 재료의 복수의 층을 증착하는 단계-제 2 반도체 재료는 제 1 반도체 재료와는 다름-;
적어도 하나의 매립층을 포함하여, 복수의 층 중 적어도 일부를 통과하는 트렌치를 형성하는 단계;
트렌치가 매립층을 통과하는 제 2 반도체 재료의 매립층의 부분을 선택적으로 에칭하여 공동을 형성하는 단계;
트렌치의 측벽 상에 절연체를 증착하고 공동은 노출된 채로 남겨두는 단계;
공동에서 도전성 영역을 형성하는 단계.
도전성 영역의 위치는 제 2 반도체 재료의 매립층의 깊이에 의해 결정된다. 이것은 매우 정확한 프로세스인 에피택시에 의해 제어될 수 있으며, 따라서 도전성 영역을 정확한 깊이에 배치하는 것이 수월하다.
실시예에서, 이 방법은 강하게 도핑된 드레인 층인 제 1 영역과, 강하게 도핑된 드레인 층보다 낮은 도핑 농도로 제 1 도전형으로 도핑되는 약하게 도핑된 드레인 영역인 제 2 영역을 구비하는 MOSFET 구조 내에서 사용될 수 있다. 이 방법은 다음의 단계를 포함할 수 있다:
제 1 도전형과 상반되는 제 2 도전형의 바디 영역을 형성하는 단계;
제 1 도전형의 소스 영역을 형성하는 단계;
소스 영역으로부터 바디 영역을 통해 약하게 도핑된 드레인 영역까지의 전도를 제어하는 절연 게이트를 형성하는 단계.
공동 내에 도전성 영역을 형성하는 단계는 공동을 기상(vapour phase) 도핑하여 공동의 측벽 상에 도핑된 영역을 형성하는 것을 포함할 수 있다.
공동을 기상 도핑한 후에 트렌치는 절연성 재료로 충진될 수 있다.
다른 실시예에서, 복수의 층은 제 1 도전형이자 제 1 반도체 재료의 매립 콜렉터 영역, 제 1 도전형에 상반되는 제 2 도전형이자 제 2 반도체 재료의 베이스 층 및 베이스 층 위의 제 1 도전형이자 제 1 반도체 재료의 이미터 영역을 포함한다. 공동 내에 도전성 영역을 형성하는 단계는 베이스 층을 접속시키도록 적어도 하나의 트렌치를 도전체로 충진하는 단계를 포함할 수 있고, 이 방법은 베이스 층 위에 제 1 도전형이자 제 1 반도체 재료의 이미터 영역을 형성하는 단계를 더 포함할 수 있다.
트렌치는 콜렉터 트렌치 및 베이스 트렌치를 포함할 수 있고, 이 방법은 아래의 단계를 더 포함한다:
적어도 하나의 매립층이 존재하는 베이스 접속 영역 및 적어도 하나의 매립층이 존재하지 않는 콜렉터 접속 영역을 포함하도록 패터닝되는, 적어도 하나의 매립층을 형성하는 단계;
트렌치가 콜렉터 접속 영역을 통과하는 콜렉터 트렌치 및 베이스 접속 영역을 통과하는 베이스 트렌치를 포함하도록 형성하는 단계 -콜렉터 트렌치는 콜렉터 영역까지 연장함- ;
트렌치의 측벽 및 바닥에 절연체를 증착한 후, 콜렉터 트렌치의 바닥으로부터 절연체를 에칭하고 베이스 트렌치의 바닥으로부터는 절연체를 에칭하지 않음으로써, 트렌치 중 적어도 하나를 전도체로 충진하는 단계는 콜렉터 트렌치 내의 도전체를 콜렉터에 접속시키고 베이스 트렌치 내의 도전체를 베이스로 접속시키는 단계.
제 1 반도체 재료는 실리콘일 수 있고 제 2 반도체 재료는 실리콘-게르마늄일 수 있다.
다른 측면에서, 본 발명은 다음을 포함하는 반도체 디바이스에 관련된다:
복수의 층 사이에 산재된 제 2 반도체 재료의 적어도 하나의 매립층을 갖는 제 1 반도체 재료의 복수의 층 -제 2 반도체 재료는 제 1 반도체 재료와는 다름- ;
적어도 하나의 매립층을 포함하여 복수의 층 중 적어도 일부를 통과하여 연장하는 트렌치;
트렌치가 매립층을 통과하는 위치의 복수의 도핑된 도전성 영역;
도전성 영역에 인접하는 부분을 제외한 트렌치의 측벽 상의 절연체.
도 1 내지 5는 본 발명에 따른 방법의 단계들을 도시한 측면도,
도 6은 도 1 내지 5에 도시된 바와 같이 제조된 디바이스의 측면도,
도 7은 본 발명의 다른 실시예에 따른 디바이스를 도시한 도면.
본 발명에 대한 보다 나은 이해를 위해, 실시예들이 단순히 예시의 방식으로 첨부된 도면을 참조로 하여 기술될 것이다.
동일한 또는 상응하는 구성요소들에 대해 서로 다른 도면들에서 동일한 참조번호가 주어졌다. 도면들은 실제 축적대로 도시되지 않았으며 명확성을 위해 특히 수직 방향이 확장되었다. 절연성 영역은 점 패턴으로 도시되었고, SiGe 영역은 수직선으로 도시되었으며 금속화물 층은 두꺼운 사선으로 도시되었다.
본 발명에 따라 반도체 디바이스를 제조하는 방법의 제 1 실시예가 도 1 내지 6을 참조로 하여 기술될 것이다. 제 1 실시예는 MOSFET을 제조하는 것과 그에 따라 제조된 MOSFET에 관련된다.
MOSFET을 제조하기 위해, 먼저 n+ 기판(10)이 드레인 영역으로서 제공된다. 그 다음, 약하게 도핑된 Si인 복수의 n-형 층(12) 및 SiGe인 매립층(14)이 증착되는데, 이들은 제 1 주 표면(38)에 Si의 최상단층(12)이 제공되도록 교번으로 증착되어 도 1의 배치와 같은 약하게 도핑된 드레인 영역(20)을 제공한다. 이 실시예에서, SiGe 층(14)은 25%의 Ge를 포함하고 20nm의 두께를 갖는다.
그 다음 깊은 액세스 트렌치(22)가 모든 매립 SiGe 층(14)을 지나, 약하게 도핑된 드레인 영역(20)을 통과하여 연장하도록 형성된다. 트렌치의 깊이가 중요하지는 않지만, 이 실시예에서의 깊은 액세스 트렌치(22)는 도 2에 도시된 바와 같이 드레인(10)까지 연장하지는 않는다.
그 다음 SiGe 층에서 Si에 비해 SiGe를 우선적으로 에칭하는 선택적 에칭을 사용하여, 작은 공동(24)이 트렌치(22)에 인접하게 형성된다. 결과적인 구조체가 도 3에 도시되었다.
그 다음 도 4에 도시된 바와 같이 보호층(26)이 트렌치의 측벽 상에 형성된다. 이것은 보호층이 공동(24)을 충진하지 않도록 낮은 스텝 커버리지(poor step coverage)를 갖는 프로세스를 사용하여 수행된다.
그 다음 기상 도핑 단계가 공동(24)의 측벽을 강하게 도핑하는 데에 사용되어, 도 5에 도시된 바와 같이 도전성 영역(28)을 형성한다.
그 다음 트렌치(22)와 공동(24)은 절연체(40)로 충진된다.
바디 영역(30)을 형성하기 위한 바디 확산은 제 1 주요 표면(38) 및 게이트(36)를 가로지르는 게이트 절연체(34) 성장 또는 증착에 의해 이어지고, 그에 이 어 소스 영역(32)이 임플란트 또는 확산되어 도 6의 디바이스에 도달한다. 도시되지는 않았지만, 강하게 도핑된 바디 콘택트 임플란트는 당업계에서 알려진 바와 같이 바디에 대한 우수한 접속을 보장하도록 소스 옆에 제공될 수 있다.
결과적인 디바이스가 도 6에 도시되었다. 디바이스는 n+ 소스 영역(32), p-형 바디 영역(30), n-형 약하게 도핑된 드레인 영역(20)을 갖는 수직 MOSFET이며, 이것은 드리프트 영역 및 n+ 드레인 영역(10)으로서도 알려져 있다.
절연체(40)로 충진된 트렌치(22)는 약하게 도핑된 드레인 영역(20)을 수직으로 통과하여 연장하고 p++ 도핑된 플로팅 측벽 도핑 영역(28)은 트렌치(22)에 인접하게 제공된다. 바디 영역(30)은 제 1 주요 표면(38)에서 트렌치(22)에 인접하게 제공되고 소스 영역(32)은 제 1 주요 표면(38)에서 트렌치(22)에 인접하게 바디 영역(30) 내에 제공되며, 소스 영역(32)은 바디 영역(30)이 소스 영역(32) 아래에서 연장하도록 바디 영역(30)보다 더 좁고 더 얕다. 바디 영역(30)은 인접하는 트렌치(22)들 사이의 제 1 주요 표면(38)에서 트렌치(22)로부터 중심 영역(42)까지 안으로 연장하지 않고, 따라서 중심 영역(42)은 약하게 도핑된 드레인 영역(20)의 일부를 형성하고 게이트 채널로부터의 전류 경로를 제공한다.
전도성 게이트(36)는 바디 영역(30)을 통과하는 채널을 형성하기 위해 바디 영역(30) 위에서 소스 영역(32)과 중심 영역(42) 사이의 제 1 주요 표면(38) 위의 게이트 절연체(34)의 최상단 상에서 연장한다.
측벽 도핑 영역으로서도 지칭될 수 있는 도전성 영역(28)의 공간은 실제로 매우 정확하게 제어될 수 있으며, 이는 매우 정교한 프로세스인 에피택셜 성장 프 로세스에 의해 결정되는 Si 및 SiGe 층(12, 14)dml 두께에 의해 결정되기 때문이다. 이것은 약하게 도핑된 드레인 영역(20) 양단의 정확한 퍼텐셜 분포를 나타낸다. 디바이스는 드리프트 영역(12) 내의 n-도핑과 공동 측면 내의 p+ 도핑 영역(28) 사이의 전하 밸런스를 사용하여 동작하지 않는다. 대신 플로팅 p+ 영역(28)이 드레인의 역바이어싱 동안 발생하는 리치-스루(reach-through) 전류를 통해 퍼텐셜을 pick할 것이며, 이것은 드리프트 영역을 따라 실질적으로 선형인 선형 퍼텐셜 분포를 나타낼 것이다.
전술된 기술의 추가적인 애플리케이션이 도 7에 제공되었다. 이 실시예에서, 트렌치는 바이폴라 구조 내의 매립층에 접속되는 데에 사용된다.
도 7을 참조하면, 수직 바이폴라 트랜지스터 구조는 예로서 약하게 도핑된 p- 기판인 기판(10)을 구비한다. 도핑된 콜렉터 층(50)은 기판 상에 제공되고, 베이스 층(52)은 콜렉터 층(50) 위에 베공되며 이미터 층(54)은 베이스 층(52) 위에 제공된다. 콜렉터 층(50), 베이스 층(52) 및 이미터 층(54)은 따라서 제 1 실시예의 제 2 영역(20)의 구조에 상응하는, 그러나 기능은 다른 제 2 영역(20)이다. 콜렉터 층(50) 및 이미터 층(54)은 둘 모두 강하게 도핑된 n-형이며, 베이스 층(52)은 p-형 도핑된 SiGe 층이다.
SiGe 베이스 층(52)은 트랜지스터 구조의 전체 폭을 가로질러 연장하지 않도록 패터닝될 수 있다. 이것은 베이스 접속 영역(82)에 존재하지만 콜렉터 접속 영역(80)에는 존재하지 않는다.
트랜지스터는 전술된 바와 같이 층들을 증착시킴으로써 제조될 수 있으며, 그 다음 층들에 대한 콘택트들을 형성한다. 이것은 콜렉터 트렌치(60) 및 베이스 트렌치(62)를 형성함으로써 수행된다. 이들 모두는 콜렉터 층(50)까지 연장하며, 편리하게 함께 형성될 수도 있다. 트렌치(60, 62) 및 SiGe 베이스 층(52)은 패터닝되어 베이스 트렌치(62)가 베이스 접속 영역(82) 내에서 SiGe 베이스 층(52)을 통해 연장하고 콜렉터 트렌치(60)가 콜렉터 접속 영역(80)에서 SiGe 베이스 층(52)의 레벨을 통과해 연장하도록 패터닝된다. SiGe 베이스 층(52)은 여기에서 존재하지 않기 때문에 콜렉터 트렌치(60)는 SiGe 베이스 층(52)에 접촉하지 않는다.
그 다음, 짧은 선택적인 에칭이 SiGe 베이스 층(52)을 에칭하여 베이스 트렌치(62)의 측벽에서 노출되도록 수행된다. 이것은 공동(64)을 형성한다. 다음으로, 절연층(66)이 디바이스의 최상단 상과, 측벽 및 트렌치의 베이스 상에 증착된다. 도 1 내지 6의 실시예에서와 같이, 공동(64)을 충진하지 않는 프로세스가 사용된다. 그 다음, 마스킹된 에칭 프로세스에 의해 절연층이 콜렉터 트렌치(60)의 바닥으로부터 제거되고 베이스 트렌치(62)로부터는 제거되지 않는다. 실시예에서, 이미터 층(54)의 최상단에서 이미터 비아(68)를 형성하기 위해 이미터 층(54) 위의 절연층(66)을 에칭하는 데에도 동일한 단계가 사용된다.
그 다음 금속화물(70)이 베이스 트렌치(62)와 연결된 공동(64)과 함께 베이스 트렌치(62), 콜렉터 트렌치(60) 및 이미터 비아(68)를 충진하는 데에 사용된다. 금속화물이 충진된 공동(64)은 접속 영역(65)을 형성한다. 콜렉터 트렌치(60) 내의 금속화물(70)은 콜렉터 층(50)과 접촉하고, 베이스 트렌치 내의 금속화물은 충진된 공동(64) 내의 접속 영역(65)을 통해 베이스 층(52)과 접촉하며, 이미터 비 아(68) 내의 금속화물(70)은 이미터 층(54)과 접촉한다. 이런 식으로, 콘택트가 콜렉터, 이미터 및 베이스에 대해 편리하게 제조된다.
이러한 방법은 베이스 층(52)에 대해 매우 정확하게 정렬된 콘택트를 형성하는 데에 사용될 수 있으며, 이는 베이스 층(52)이 일반적으로 매우 얇기 때문에 일반적으로 어려운 문제이다.
대안으로서, 콜렉터 영역(50)은 베이스 층에 도핑된 도전형과 반대인 도전형으로 도핑된 SiGe 층도 포함할 수 있다. 금속은 트랜지스터의 진성 부분에 근접하고 그에 따라 도핑된 실리콘 접속부의 저항을 감소시키기 때문에 이는 바람직한 것이다. 이러한 경우, 베이스 층(52) 및 콜렉터 영역의 일부를 형성하는 SiGe 층은 패터닝될 필요가 없다.
전술된 실시예들은 단지 예시로서 제공된 것이며 당업자는 다양한 변경들이 가능함을 이해할 것이다.
형성되는 트랜지스터 및 디바이스의 유형은 임의의 방식으로 제한되지 않는다.
특히, 도 7의 트랜지스터뿐 아니라, 베이스 접촉 방법은 콜렉터 트렌치를 통해서가 아닌 도핑된 콜렉터 층 또는 기판에 대한 종래의 콘택트를 사용하여 구현된 임플란트 영역에 대한 콜렉터 콘택트를 갖는 종래의 헤테로구조 바이폴라 트랜지스터에도 동일하게 적용가능하다.
예를 들어, 디바이스 층에 대해 Si를 사용할 필요가 없으며 매립층에 대해서는 기판 및 SiGe를 사용할 필요가 없다. 매립층의 재료에 대해 적합한 선택적인 에칭이 가능한 한, 임의의 반도체가 사용될 수 있다. 기상 도핑 방법은 공동 측벽 도핑을 형성하는 데에 사용될 수 있는 방법의 예시이지만, 예를 들어 담금 플라스마 도핑과 같은 균일하지 않은 표면의 도핑에 대한 다른 방법들이 사용될 수 있다.
방법의 제 1 실시예는 특히 고전력 또는 고전압 애플리케이션에 적합하지만, 이것으로 한정되는 것은 아니다. 방법의 제 2 실시예는 특히 고속 스위칭 애플리케이션에 대한 헤테로접합 바이폴라 트랜지스터에 적합하다.
기술된 실시예들이 바이폴라 트랜지스터의 매립층과 절연된 게이트 트랜지스터의 약하게 도핑된 드레인 영역 내의 플로팅 영역에 접속하는 실시예를 포함하지만, 이것이 필수적인 것은 아니며, 예로서 고전압 애플리케이션에 대해서 바이폴라 트랜지스터 구조의 영역 내에 플로팅 영역을 제공하는 방법을 사용하는 것 또한 가능하다. P-채널 및 N-채널은 PNP 및 NPN 바이폴라 트랜지스터로도 제조될 수 있다.
첨부된 특허청구범위가 특정한 특성들의 조합에 관한 것이지만, 본 발명이 임의의 청구항 내에서 현재 청구되는 것과 동일한 발명과 관련되건 아니건 그리고 본 발명이 본 발명이 해소하는 기술적 문제점의 일부 또는 전부와 동일한 기술적 문제점을 해소하건 아니건, 본 발명의 명세서의 범주는 본 명세서에서 명확하게 또는 불명확하게 또는 이들이 두 가지 모두로 개시된 임의의 새로운 특성 또는 임의의 새로운 특성들의 조합 또한 포함할 수 있다.
개별적인 실시예들로 기술된 특성들은 단일 실시예 내에 조합되어 제공될 수도 있다. 역으로, 명확성을 위해 단일 실시예 내에서 기술되었던 다양한 특성들이 개별적으로 또는 임의의 적절한 하위 조합으로 제공될 수도 있다. 본 발명의 출원인은 본 출원 또는 본 출원으로부터 파생되는 추가적인 출원의 수행 중에 이들 특성 및/또는 이들 특성들의 조합에 대한 새로운 청구항들이 공식화될 수 있음을 통지한다.

Claims (12)

  1. 반도체 디바이스 제조 방법으로서,
    복수의 층(12; 50, 54) 사이에 산재된(interspersed) 제 2 반도체 재료의 적어도 하나의 매립층(14; 52)을 갖는 제 1 반도체 재료의 상기 복수의 층(12; 50, 54)을 증착하는 단계 -상기 제 2 반도체 재료는 상기 제 1 반도체 재료와는 다름- 와,
    적어도 하나의 매립층(14; 52)을 포함하여, 상기 복수의 층(12; 50, 54) 중 적어도 일부를 통과하는 트렌치(22; 60, 62)를 형성하는 단계와,
    상기 트렌치(22, 60, 62)가 상기 매립층(14)을 통과하는 상기 제 2 반도체 재료의 매립층(14; 52)의 부분을 선택적으로 에칭하여 공동(cavity)(24; 64)을 형성하는 단계와,
    상기 트렌치(22; 60, 62)의 측벽 상에 절연체(26; 66)를 증착하고 상기 공동(24; 64)은 노출된 채로 남겨두는 단계와,
    상기 공동(24; 64)에서 도전성 영역(28; 65)을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    제 1 도전형으로 도핑된 상기 제 1 반도체 재료의 제 1 영역(10)을 제공하여 강하게 도핑된 드레인 층을 형성하는 단계를 포함하되,
    상기 제 2 반도체 재료의 적어도 하나의 매립층(14; 52)을 갖는 제 1 반도체 재료의 복수의 층(12; 50, 54)을 증착하는 단계는, 상기 강하게 도핑된 드레인 층(10)보다 낮은 도핑 농도로 상기 제 1 도전형으로 도핑되는 약하게 도핑된 드레인 영역(20)을 형성하고,
    상기 방법은,
    상기 제 1 도전형과 상반되는 제 2 도전형의 바디 영역(30)을 형성하는 단계와,
    상기 제 1 도전형의 소스 영역(32)을 형성하는 단계와,
    상기 소스 영역(32)으로부터 상기 바디 영역(30)을 통해 상기 약하게 도핑된 드레인 영역(20)까지의 전도(conduction)를 제어하는 절연 게이트(36)를 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 공동(24)에서 도전성 영역(28)을 형성하는 단계는 상기 공동을 기상(vapour phase) 도핑하여 상기 공동의 상기 측벽 상에 도핑된 영역(28)을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 공동(24)을 기상 도핑한 후, 상기 트렌치를 절연성 재료(40)로 충진하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 재료의 적어도 하나의 매립층(14; 52)을 갖는 제 1 반도체 재료의 복수의 층(12; 50, 54)을 증착하는 단계는, 제 1 도전형의 매립 콜렉터 영역(50), 상기 제 1 도전형에 상반되는 제 2 도전형인 상기 제 2 반도체 재료의 베이스 층(52) 및 상기 베이스 층(52) 위의 제 1 도전형인 이미터 영역(54)을 증착하는 단계를 포함하고,
    상기 공동(64) 내에 도전성 영역(65)을 형성하는 단계는, 적어도 하나의 트렌치(60, 62) 및 상기 공동(64)을 충진하여 상기 베이스 층(52)을 접속시키도록 상기 트렌치(60, 62) 중 적어도 하나를 전도체로 충진하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 트렌치는 콜렉터 트렌치(60) 및 베이스 트렌치(62)를 포함하되,
    상기 방법은,
    베이스 접속 영역(82)에는 존재하지만 콜렉터 접속 영역(80)에는 존재하지 않도록 패터닝된 매립 베이스 층(52)을 형성하는 단계와,
    상기 트렌치가 상기 콜렉터 접속 영역(82)을 통과하는 콜렉터 트렌치(60) 및 상기 베이스 접속 영역(80)을 통과하는 베이스 트렌치(62)를 포함하도록 형성하는 단계 -상기 콜렉터 트렌치(60)는 상기 콜렉터 영역(50)까지 연장함- 와,
    상기 트렌치(60, 62)의 상기 측벽 및 바닥에 절연체(66)를 증착한 후, 상기 콜렉터 트렌치(60)의 바닥으로부터 상기 절연체를 에칭하고 상기 베이스 트렌치(62)의 바닥으로부터는 상기 절연체를 에칭하지 않음으로써, 상기 트렌치(60, 62) 중 적어도 하나를 전도체로 충진하는 단계는 상기 콜렉터 트렌치(60) 내의 상기 도전체(70)를 상기 콜렉터(50)에 접속시키고 상기 베이스 트렌치(62) 내의 상기 도전체(70)를 상기 베이스(52)로 접속시키는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 재료는 실리콘이고 상기 제 2 반도체 재료는 실리콘-게르마늄인
    반도체 디바이스 제조 방법.
  8. 반도체 디바이스로서,
    복수의 층(12; 50, 54) 사이에 산재된(interspersed) 제 2 반도체 재료의 적어도 하나의 매립층(14; 52)을 갖는 제 1 반도체 재료의 상기 복수의 층(12; 50, 54) -상기 제 2 반도체 재료는 상기 제 1 반도체 재료와는 다름- 과,
    적어도 하나의 매립층(14; 52)을 포함하여, 상기 복수의 층(12; 50, 54) 중 적어도 일부를 통과하여 연장하는 트렌치(22)와,
    상기 트렌치(22, 60, 62)가 상기 매립층(14)을 통과하는 위치의 복수의 도전성 영역(28, 65)과,
    상기 도전성 영역(28, 65)에 인접하는 부분을 제외한 상기 트렌치(22; 60, 62)의 측벽 상의 절연체(26; 66)를 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    강하게 도핑된 드레인 층(10)을 더 포함하되,
    상기 제 2 반도체 재료의 적어도 하나의 매립층(14; 52)을 갖는 제 1 반도체 재료의 복수의 층(12; 50, 54)은 상기 강하게 도핑된 드레인 층(10)보다 낮은 도핑 농도로 상기 제 1 도전형으로 도핑되는 약하게 도핑된 드레인 영역(20)을 형성하고,
    상기 디바이스는,
    상기 제 1 도전형과 상반되는 제 2 도전형의 바디 영역(30)과,
    상기 제 1 도전형의 소스 영역(32)과,
    상기 소스 영역(32)으로부터 상기 바디 영역(30)을 통해 상기 약하게 도핑된 드레인 영역(20)까지의 전도를 제어하는 절연 게이트(36)를 더 포함하는
    반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제 2 반도체 재료의 적어도 하나의 매립층(14; 52)을 갖는 제 1 반도체 재료의 복수의 층(12; 50, 54)은,
    제 1 도전형의 매립 콜렉터 영역(50)과,
    상기 제 1 도전형에 상반되는 제 2 도전형인 상기 제 2 반도체 재료의 베이스 층(52)과,
    상기 베이스 층(52) 위의 제 1 도전형인 이미터 영역(54)을 포함하되,
    상기 트렌치(62) 중 적어도 하나는 도전체로 충진되어 상기 도전성 영역(64)을 통해 상기 베이스 층(52)으로 접속되는
    반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 트렌치는 콜렉터 트렌치(60) 및 베이스 트렌치(62)를 포함하되, 상기 콜렉터 트렌치(60)는 상기 콜렉터 영역(50)으로 접속되고 상기 베이스 트렌치(62)는 상기 도전성 영역(65)을 통해 상기 베이스 층(52)으로 접속되는
    반도체 디바이스.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 재료는 Si이고 상기 제 2 반도체 재료는 SiGe인
    반도체 디바이스.
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