CN100524809C - 场效应晶体管半导体器件 - Google Patents

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Abstract

一种场效应晶体管半导体器件(1)，包括：源区(33)、漏区(14)以及漏漂移区(11)，器件具有邻近漂移区(11)的场成型区(20)且在被设置为使用中，当电压施加于源区(33)与漏区(14)之间以及器件不导通时，基本恒定的电场产生于场成型区(20)中以及因此产生于邻近的漂移区(11)中。场成型区(20)，可以是本征半导体，被设置成作为位于第一电容器电极区(21)与第二电容器电极区(22)之间的电容器介质区(20)，第一和第二电容器电极区(21、22)为介质区(20)的邻近相应末端并具有不同的电子能量势垒。第一和第二电容器电极区(21、22)可以是相反导电类型的半导体区，或者可以是半导体区(21)与肖特基势垒区(224，图4)。该器件可以是特别适合于高压或低压DC功率应用的绝缘栅极器件(1、13、15、17、171、172、19、12)，或者是特别适合于RF应用的肖特基栅极器件(181、182、183)。

Description

场效应晶体管半导体器件
技术领域
本发明涉及一种场效应晶体管半导体器件，特别是，但不是专指的，涉及器件的导通电阻与击穿电压之间的权衡关系。
背景技术
众所周知，减小掺杂浓度和增大漏漂移区的尺寸可以提高场效应晶体管器件的电压阻塞能力。但是，这也增加了器件导通时穿过器件的多数电荷载流子路径的电阻率及长度。这意味着多数电荷载流予穿过器件的电流路径的串联电阻率、以及因此场效应器件的导通电阻按照所需击穿电压的近似平方值的比例增长。
美国专利号US-A-4,754,310(我方参考号PHB32740)从事于该问题，通过提供漏漂移区作为由一种导电型的第一区插有相反导电型的第二区形成的区，该第一区和第二区的掺杂浓度与尺寸是如此：当器件工作在电压阻塞模式以及该区由自由电荷载流于耗尽时，第一和第二区中每单位面积的空间电荷平衡到至少使得由空间电荷形成的电场小于发生雪崩击穿的临界场强，这里结合其内容作为参考。这样利用插入的半导体区得到所需的击穿电压特性，插入的半导体区各个具有与使得器件的第一和第二区的串联电阻率和由此的导通电阻比常规器件低所需要的相比更高掺杂浓度的及由此较低的电阻率。
对于利用发明US-A-4,654,310的最佳效果来说，漏漂移区中的每极之间的电荷平衡必须精确。也就是说垂直于一种导电型与相反导电型的两个插入区的结的掺杂浓度的积分必须具有大约2×1012cm-2的相同的值。集成电路制作工艺中这一精确级的掺杂浓度很难达到，两个区中任意一个区的掺杂浓度的小变化可导致沿着漏漂移区的所需电荷平衡相应产生极大偏离以及器件的击穿电压相应下降很多。
国际专利申请WO 01/59847(我方参考号PUNL 000066)提供了改进在垂直高压绝缘栅极场效应器件情况下的击穿电压与导通电阻之间权衡关系的另一方法，这里引入其内容作为参考。场成型区(field shapingregion)穿过漏漂移区从器件的体区延伸到漏区，这些场成型区是半绝缘的或者电阻性区，当器件不导通以及在器件的主要电极之间施加电压时，其提供源自源区的电流泄露路径以致引起漏漂移区的耗尽区向漏区扩展使得器件的击穿电压升高，。沿着电阻路径的小漏电流引起电位沿此路径线性降低。因此沿着这些路径产生基本恒定的垂直电场以及因此产生于相邻的漏漂移区中，这样导致击穿电压大于因缺少场成型区而引起的不均匀电场的击穿电压。因此，如发明US-A-4,754,310，对于给定的器件所需的击穿电压，与常规器件相比，可以增加漏漂移区的掺杂浓度并且因此减小器件的导通电阻。
发明内容
本发明的目的是提供一种场效应晶体管半导体器件，该器件也具有与漂移区相邻的场成型区，但是在该器件中在场成型区中通过不同的方法以及不同的结构来产生基本恒定的电场。
按照本发明提供一种场效应晶体管半导体器件，其包括：源区、漏区以及漏漂移区，该器件具有场成型区，所述场成型区邻近漏漂移区，且被设置为，在使用中，当电压施加于源区与漏区之间以及器件不导通时，基本恒定的电场产生于场成型区中以及因此产生于邻近的漂移区中，其特征是，场成型区被设置成作为第一电容器电极区与第二电容器电极区之间的电容器介质区，第一和第二电容器电极区是场成型区的相邻各末端，并具有不同的电子能量势垒。
通过基本恒定的电场，这里意味着与缺少场成型区相比，场成型区中的以及因此在邻近的漂移区中的在给定电压下的最大电场减小，其结果是器件的击穿电压相对较大，与减小的最大电场相关的是沿着场成型区与漂移区的长度的电场的增大的积分以及因此较大的击穿电压。沿着场成型区与邻近的漂移区可以具有完全均匀的电场，但是这取决于包括器件的几何结构的许多因素，例如沿着漂移区长度的场成型区的延伸长度以及与跨过漂移区宽度的场成型区的影响范围。
在按照本发明的器件中，第一与第二电容器电极区的不同的电子能量势垒保证在使用中，当电压施加于源区与漏区之间以及器件不导通时，场成型区起到电容器介质区而不是电阻区的作用，场成型区中基本没有空间电荷，漂移区内在第一电容器电极区以及漏漂移区与第二电容器电极区的空间电荷之间具有电荷平衡。也就是说漏漂移区中的电荷加上第一电容器电极区的电荷抵偿了第二电容器电极区的电荷，本发明中施加的电压电容性地在场成型区中产生基本恒定的电场，而不是由WO01/59847公开的装置中提供的同过场成型区施加的漏电流。同样，US-A-4，754,310的装置中的沿着漂移区长度在两个相反的导电类型区之间提供精确的电荷平衡的问题在本发明的装置中没有出现。
在按照本发明的器件中，电容器介质区可以是本征半导体材料，或者可以是比漂移区的掺杂低的非本征半导体材料，或者可以是半绝缘材料，例如包含氧掺杂的多晶硅和氮掺杂的多晶硅之一。
在按照本发明的器件中，电容器介质区可通过绝缘区与漏漂移区分开。该绝缘区趋向于抑制电容器介质区与漏漂移区之间导电的可能性，对于器件性能的有关界面状态也有利。由于不理想的界面，可能感生寄生电荷。这些界面状态通过绝缘层减小。但是，对本发明的目的来说在缺少该绝缘区时在漂移区中产生的电场依然是足够均匀的。
在按照本发明的器件中，第一电容器电极区可以是一种导电型的半导体区以及第二电容器电极区是与第一电容器电极区的导电类型相反的导电类型的半导体区。这种情况下，第一和第二电容器电极区的不同的电子能量势垒由两种半导体导电类型的不同功函数来提供。或者，第一电容器电极区可以是半导体区以及第二电容器电极区是肖特基势垒区。这种情况下第一电容器电极半导体区的功函数是与第二电容器电极肖特基势垒区的肖特基电子能量势垒不同的电子能量势垒。在刚才所述的两种情况中，第一电容器电极区半导体区与漏区的导电类型相同。
在按照本发明的器件中，晶体管可以是绝缘栅极场效应晶体管。其可以是可为沟槽-栅极晶体管的垂直晶体管。
上面讨论的发明WO 01/59847公开了有关垂直高压绝缘栅极场效应器件。依照本发明上面定义的垂直沟槽-栅极晶体管器件也可以是高压器件，其击穿电压高于大约200伏特，该器件的导通电阻主要由漏漂移区的电阻决定。但是，由稍后解释的理由，按照本发明的这些垂直沟槽-栅极器件也可以是中压或低压器件，即其击穿电压分别低于大约200伏特或低于大约50伏特。对于50伏及更低来说，器件的导通电阻主要由沟道调节区(channel accommodating region)的电阻来决定。对于中压与低压器件其优势在于，由稍后解释的理由，具有比邻近沟道调节区的栅极绝缘体大的位于沟槽-栅极底部的栅极绝缘体，由此减少了晶体管的栅至漏的电荷。这种情况下，沟槽-栅极底部的栅极绝可与邻近沟道调节区的栅极绝缘材料相同，但是更厚。
在按照本发明的器件中，该晶体管是绝缘栅极场效应晶体管，其可以是在器件的上部主表面下具有所述源区、所述漏区以及所述漂移区的横向晶体管，其中平面绝缘栅极位于所述上部主表面之上，以及其中电容器介质区与第一及第二电容器电极区位于所述上部主表面之上。或者，绝缘栅极场效应晶体管可以是在器件的上部主表面下具有所述源区、所述漏区以及所述漏漂移区的横向晶体管，其中漏漂移区被划分为多个横向隔开的漏漂移区部分，以及其中电容器介质区位于上部主表面之下并且被划分为与所述多个漏漂移部分交替的多个横向隔开部分。这种情况下，绝缘栅极可在上部主表面下漏漂移部分的与漏区相对的末端延伸，或者平面绝缘栅极可位于上部主表面之上。
在按照本发明的绝缘栅极场效应晶体管器件中，晶体管可以是在漏区与漏电极之间具有与漏区导电类型相反的导电类型的半导体区的绝缘栅极双极晶体管。
按照本发明的场效应晶体管器件可应用于直流功率应用中。也可以用于射频应用。场成型区的作用不仅是能够减小对于给定的击穿电压的器件的导通电阻，该导通电阻对于DC功率应用很重要，还可以增加对于给定的击穿电压的截止频率，该截止频率对于RF应用很重要，同样，场成型区起到电容器介质区而不是电阻区的作用(例如WO 01/59847中的情况)，以及当电压施加于源区与漏区之间时场成型区中基本没有空间电荷的情形，改进了对于RF应用来说很重要的器件的开关速度。在以上说明的该第二电容器电极区是半导体区的情况下，则通过选择该第二电容器电极区的半导体类型可以改进开关速度，例如选择硅—锗而不是硅。此外，在上述的该第二电容器电极区是肖特基势垒区而不是半导体区的情形中，开关速度得以改进。当器件是上述的绝缘栅极场效应晶体管器件，则上述横向晶体管器件特别适用于RF应用。
在按照本发明的器件中，替代绝缘栅极场效应晶体管，该器件可以是肖特基栅极场效应晶体管。众所周知肖特基栅极场效应晶体管适用于RF应用。按照本发明的器件中的肖特基栅极场效应晶体管可以是垂直晶体管。或者该晶体管可以是在器件的上部主表面下具有源区、漏区和漏漂移区的横向晶体管，其中肖特基栅极在所述上部主表面之上，以及其中电容器介质区与第一及第二电容器电极区在所述上部主表面之上。
在按照本发明的器件中，将第一与第二电容器电极区与器件电极的连接具有多种可能性，一种情况下，第一和第二电容器电极区可分别被连接至漏电极与源电极。另一种情况下，第一与第二电容器电极区可分别被连接至漏电极和栅电极。还有一种情况下，第一与第二电容器电极区中的至少一个可被连接至不是漏极、源极或栅电极的电极。使用该最后一种情况可具有的优点是，当器件是RF功率器件，则仅有恒定的DC电压或电流可通过第一与第二电容器电极区施加于场成型区，而漏源极与栅电极用来施加RF信号和该恒定的DC电压或电流。
在按照本发明的器件中，除了上述提及的第一和第二电容器电极区连接的最后一种情况以外，第一电容器电极区可以和漏区成一体，
附图说明
现将通过举例及参照其附图描述本发明的实施例，其中：
图1展示了按照本发明的平面栅极垂直绝缘栅极场效应晶体管半导体器件的一个实施例的部分剖面示意图；
图2A至图2E描迷了可以用来制造图1所示的器件的方法实施例的步骤；
图3展示了按照本发明的垂直沟槽-栅极场效应晶体管半导体器件的一个实施例的部分剖面示意图；
图4展示了按照本发明的穿过垂直沟槽-栅极场效应晶体管半导体器件的另一个实施例的部分剖面示意图；
图5A与图5B分别展示了按照本发明的平面栅极横向绝缘栅极场效应晶体管半导体器件的一个实施例的部分剖面示意图和平面示意图；
图6A、6B和6C分别展示了按照本发明的平面栅极横向绝缘栅极场效应晶体管半导体器件的另一个实施例的两个部分剖面示意图与一个平面示意图；
图7A、7B与7C分别展示了按照本发明的横向沟槽-栅极场效应晶体管半导体器件的一个实施例的两个部分剖面示意图和一个平面图；
图8和9分别展示了按照本发明的横向肖特基栅极场效应晶体管半导体器件的两个实施例的部分剖面示意图；
图10展示了按照本发明的垂直肖特基栅极场效应晶体管半导体器件的一个实施例的部分剖面示意图；
图11展示了按照本发明的绝缘栅极双极晶体管半导体器件的一个实施例的部分剖面示意图，该图是对图1所示的平面栅极垂直绝缘栅极场效应晶体管半导体器件的实施例的修改；以及
图12展示了按照本发明的平面栅极垂直绝缘栅极场效应晶体管半导体器件的一个实施例的部分剖面图，该图是对图1所示的器件的修改。
值得注意的是上述图是概略性的，为了清楚和方便的缘故，所示各部分的相关尺寸和比例被按尺寸的放大或缩小。相同的参数标记通常用于表示相应或相似的部件。
具体实施方式
现在参照图1，该图展示了平面栅极垂直绝缘栅极场效应晶体管半导体器件1。器件1包括具有第一和第二相对主表面10a与10b的单晶硅半导体本体10。半导体本体10包括一种导电型的相对高掺杂的衬底14，本例中为n+导电类型，该衬底形成器件的漏区。一种导电型本例中为(n-)导电型的相对低掺杂的半导体区11，形成器件的漏漂移区。典型的，漏漂移区11中的掺杂剂浓度为1016原子cm-3。
在第一主表面10a上提供由栅介质层30和栅导电层31组成的绝缘栅极结构G。如本领域中已知，当俯视表面10a的平面图时，绝缘栅极结构G限定出具有开口的规则的网格或栅格，每个该开口中形成源单元SC，该源单元由与用漏漂移区11形成pn结34的具有相反导电型(本例中为p导电型)的体区32构成并且包含该一种导电型(本例中为n+导电型)的源区33，使得部分体区32和源区33在绝缘栅极结构G下限定出导电的沟道区33a，通过该绝缘栅结构G，导电沟道通过施加于绝缘栅极结构G的电压来控制。每个源单元SC可具有例如正方形、六边形、条纹形或圆形形状。
在栅结构G上提供绝缘区35。在第一主表面10a上的绝缘区35上提供与所有源区33接触的源极金属化36，以提供源电极S。尽管未示出，与绝缘栅极结构G的电连接通过形成穿过绝缘区35以暴露出部分栅导电层31的一个或多个窗口以及构图金属化源极以提供分离的栅极来提供。金属化层16与漏区14形成欧姆接触以提供漏电极D。
尽管图1仅示出了一个完整的源单元SC，实际上晶体管器件1典型的由许多共享公共漏区14的并联连接的源单元组成。器件1是垂直器件，即该器件中从源区33至漏区14的主要电流路径在垂直于第一和第二主表面10a与10b的方向。
至目前为止描述的器件1的结构构成了常规的垂直DMOSFET。但是，与常规的DMOSFET形成对比，器件1具有分布遍及主漂移区11的多个电场成型区20，如此使得每一个源单元SC都与电场成型区20相关。因此如图1所示的集中于整个绝缘栅极结构G上的漂移区11的部分具有邻近该漂移区11部分的任一侧的场成型区20。每个场成型区20具有与n+漏区14成一体的第一电容器电极区21，该第一电容器电极区如图所示位于虚线14a之间，邻近区20的下端。每个场成型区20还具有第二电容器电极区22，该第二电容器电极区为p+导电型半导体区，邻近区20的上端。P+型第二电容器电极区22在每一侧邻近体区32并且与源电极S连接。
场成型区20通过绝缘区23在每一侧与漂移区11分离，该绝缘区典型的为二氧化硅。该绝缘区23是可任意选择的。
由n+型半导体第一电容器电极区21和p+型半导体第二电容器电极区22的不同的功函数提供的不同的电子能量势垒确保，在使用中，当将电压施加于源区33和漏区14之间，即源电极S与漏电极D之间时，以及器件1不导通时，基本恒定的电场产生于每个场成型区20中以及因此产生于邻近的漂移区11中。施加的电压电容性地在场成型区20中产生基本恒定的电场。因此，该情形下，每个场成型区20作为电容器介质区，该电容器介质场成型区20中基本上没有空间电荷，且在漂移区11内存在第一电容器电极区21以及漏漂移区11与第二电容器电极区22中的空间电荷之间的电荷平衡。就是说，漏漂移区11中的电荷加上第一电容器电极区21中的电荷抵补了第二电容器电极区22的电荷。当器件1导通时，穿过区20的电流路径仅简单地增加一个与穿过漏漂移区11的主源-漏电流路径相并联的小源-漏电流。
电容器介质场成型区20可以是本征半导体材料，或者可以是比漂移区的掺杂低的非本征半导体材料(p型或n型导电性)，或者可以是半绝缘材料，例如是氧掺杂的多晶硅或氮掺杂的多晶硅。
沿着电容器介质区20产生并且因此在邻近的漏漂移区11中产生的基本恒定的垂直电场导致击穿电压大于在缺少场成型区电容器介质区的情形下出现的不均匀电场的击穿电压。因此，对于给定的器件1所需击穿电压来说，与常规器件相比，可以增大漏漂移区11的掺杂浓度以及从而减小器件的导通电阻。
参照图1的上述的器件1可以用于直流功率应用，也可以用于射频应用。场成型区20的作用不仅对于给定的击穿电压能够减小器件1的导通电阻，该导通电阻对于DC功率应用很重要，而且还能增加对于给定的击穿电压的截止频率，该截止频率对射频应用很重要。同样，场成型区20作为电容器介质区、以及在将电压施加于源区33与漏区14之间和器件不导通时在场成型区20中基本无空间电荷存在的情形，改进了对于RF功率应用来说很重要的器件的开关速度。上述该第二电容器电极区22是半导体区的情况下，则其开关速度可通过选择该第二电容器电极区22的半导体类型来改进，例如通过选择硅锗半导体而不是硅半导体。
图2A至2E图示了半导体本体的部分剖面图来说明如图1所示的制造VDMOSFET1的一种方法的步骤。为了简便，图示集中于如图1所示的绝缘栅极结构G并且横向延伸至中心点的任一侧，仅延伸至沿着图1所示的两个邻近的场成型区20的宽度的半途。首先提供由用于形成漏区14的n+导电型衬底构成的半导体本体。在衬底14上生长用于形成漏漂移区11的n-导电型外延层110。然后生长(或淀积)栅介质层30如二氧化硅层，接着淀积栅极导电层31，如n+型掺杂的多晶硅。通过使用公知的掩蔽和蚀刻工艺，层30与31被构图以形成图2A所示的栅极结构。使用适当的掩模，P型体区32与n+型源区33则相继进行注入以及然后进行退火步骤。如图2B所示P型本体32与源33的轮廓在栅极氧化层30下延伸。在进行了该各向异性蚀刻工艺之后，通过使用硬掩模或可能通过自对准的方法，蚀刻穿过层33、32和110向下至衬底层14的沟槽。接着这些沟槽通过生长或淀积电容器介质材料20来填充，以及接着将该电容器介质材料向下各向异性蚀刻至p型本体32与漂移区11的结，如图2C所示。P+型第二电容器电极区22接着通过淀积例如掺杂的多晶硅半导体层及随后向下回蚀刻该层至源区33与p型本体32的结来形成，如图2D所示的。尽管为了简便未示出，但是接着在表面结构上提供介质层并且使用公知的掩模与蚀刻工艺进行构图以限定绝缘区35。尽管未示出，但是在绝缘区35中形成一个或多个窗口使得金属化能够接触栅极导电层31，接着淀积并且构图金属化层以限定如图2E所示的源极金属化36，以及栅极金属化(图1中未示出)。为了简便，如图1所示，将场成型区20与漂移区11分离的绝缘区23，且如图1中涉及的可任选的情形，已从所述方法中省略。但是，在蚀刻容纳电容器介质材料20的沟槽之后，它们可被形成，通过在暴露的硅表面上生长热氧化层，以及随后将该热氧化层进行各向异性蚀刻工艺使得氧化物仅遗留在沟槽的侧壁上如此而形成绝缘区23。
现在参照图3，该图展示了垂直沟槽-栅极绝缘栅极场效应晶体管半导体器件13。如这些器件的常规情况，沟槽-栅极的栅极结构包括沟槽40，该沟槽延伸进入半导体本体，从半导体本体的上表面穿过n+型源区33与p型体沟道调节区32进入漏漂移区11。在沟槽40中的栅极导电材料31与邻近沟槽的半导体本体之间提供绝缘层303、303a。在沟槽的侧面，体区32的部分限定与栅极绝缘303相邻的导电沟道区333a。在栅极导电材料31上提供上部绝缘层35。
迄今为止描述的器件13的结构形成了常规的垂直沟槽-栅极MOSFET。但是，具有图1所示器件1的相同的方式和效果，器件13也具有电容器介质场成型区20，每个电容器介质场成型区具有n+型半导体第一电容器电极区21和p+型半导体第二电容器电极区22。
参照图3的所述的垂直沟槽-栅极晶体管器件可以是高压DC功率器件，即具有超过大约200伏的击穿电压，该器件的导通电阻主要取决于漏漂移区的电阻。但是，该垂直沟槽-栅极器件也可以是中压或低压器件，即该器件分别具有低于大约200伏或低于大约50伏的击穿电压。对于50伏和更小的击穿电压，器件的导通电阻主要取决于沟道调节区的电阻。在这些器件中，穿通状态电压取决于图3所示的沟道调节p型体区32的空穴浓度的积分。该空穴浓度的积分越高，发生穿通的漏-源电压越高。如果由漏漂移区，如图3所示的区11，中的漏-源电压感应的最大电场减小，则空穴的浓度的积分增加。因此，场成型区20通过减小该最大电场增加穿通电压。因此对于给出的穿通电压，场成型区20的作用在于，p型体区32中的空穴浓度的积分可以减小，其产生沟道电阻的减小。但是，该器件中场成型区20可趋向于增加晶体管的栅极至漏极的电荷。
图3所示的器件13展示了作为低压器件应用时可使用的额外的特征。即位于沟槽-栅极底部的栅极绝缘303a大于沟槽-栅极侧面的邻近沟道调节区32的栅极绝缘303。该较大绝缘303a减小了晶体管的栅极至漏极的电荷并且因此抵消了上面提到的可能的不利的影响。位于沟槽-栅极底部的栅极绝缘303a可具有与邻近沟道调节区32的栅极绝缘层303相同的材料但是具有更厚的厚度。或者，大的栅极绝缘303a可由不同介质材料的夹层来提供。
现在参照图4，该图展示了垂直沟槽-栅极绝缘栅极场效应晶体管半导体器件15，该器件是对图3所示的器件13的修改。该器件的仅有的修改是，替代图3中第二电容器电极区是p+半导体区22，该第二电容器电极区是肖特基势垒区224。每个区224可通过源极金属化36的向下延拓至电容器介质场成型区20来形成；或者区224可由金属互化物例如硅化物于区20的边界处形成。虚线224a表示第二电容器电极区224与源极金属化36的名义上的边界。这种情况下第一电容器电极半导体区21的功函数是电子能量势垒，该电子能量势垒不同于第二电容器电极肖特基势垒区224的肖特基电子能量势垒，正是该电子能量势垒的差别保证了施加的电压在场成型区20中电容性产生基本恒定的电场。该实施例中，用来接触p本体与金属接触的p+层位于第三维空间，因此在p型本体与源极金属电极之间具有欧姆接触。
现在参照图5A和5B，该图分别展示了平面栅极横向绝缘栅极场效应晶体管半导体器件17的剖面图和平面图。n+源区335、n+漏区145以及n-漏漂移区115位于器件17的上部主表面的10a的下面。具有栅介质层305和栅极导电层315的平面绝缘栅极位于上部主表面10a的上面。P型本体沟道调节区325也位于表面10a的下面，同源区335限定出绝缘栅极下面的导电沟道区335a。场成型电容器介质区205、第一n+半导体电容器电极区215以及第二p+型半导体电容器电极区225位于上部主表面10a之上，并通过绝缘区235与漏漂移区115分开。漏极金属化电极165与漏区145及第一电容器电极区215接触。源极金属化电极365与源区335及邻近的p+区50接触，并且在覆盖栅极导电层315的绝缘层355上延伸，与第二电容器电极区225相接触。器件17可如图示说明的使用绝缘衬底(SOI)上的硅层的工艺来制造，该工艺包括在衬底52上的埋入氧化物层51。衬底52可重掺杂并且起到在器件底部感应基本均匀的电场的栅极的作用。
现在参照图6A、6B和6C，这些图分别展示了另一个平面栅极横向绝缘栅极场效应晶体管半导体器件171的两个部分剖面示意图和一个平面示意图。如图6A所示，n+源区336、n+漏区146以及n-漏漂移区116位于器件的上部主表面10a之下。具有栅介质层306与栅极导电层316的平面绝缘栅极位于上部主表面10a之上。P本体沟道调节区326位于表面10a之下并且同源区336在绝缘栅极下限定出导电沟道区336a。从图6B与6C中可见，漏漂移区116被分割为横向的隔开部分，场成型电容器介质区206被分割为与漏漂移部分交替的横向的隔开部分。第一n+半导体电容器电极区216由漏区146的整体部分来形成，该整体部分邻近电容器介质区206的一些部分。第二p型半导体电容器电极区226由p体区326与邻近的p+区50的整体部分来形成，该整体部分邻近电容器介质区206的一些部分。漏极金属化电极166与漏区146以及第一电容器电极区216接触。源极金属化电极366与源区336以及邻近的p+区50接触，该p+区是第二电容器电极区226的一部分。器件171可使用与图5A及5B中所示的器件17的相似方式的SOI工艺来制造。
现在参照图7A、7B与7C，该图分别展示了横向沟槽-栅极绝缘栅极场效应晶体管半导体器件172的两个部分剖面示意图和一个平面示意图。器件172与图6A至6C所示的器件171相似，其修改是绝缘栅极在上部主表面10a下在与漏区146相对的漏漂移部分116的末端延伸。因此截面图7B看上去与截面图6B相同，但是图7A与7C展示了绝缘栅极的沟槽-栅极部分316a、306a。
现在参照图8，该图展示了横向肖特基栅极场效应晶体管半导体器件181的部分剖面示意图。器件181包括具有上部主表面10a的砷化镓半导体本体108，该本体区可位于绝缘的或低掺杂的半导体衬底109的上面。n+型源区338、n-或n型结区328、n型漏漂移区118、以及n+型漏区148位于上表面10a之下。金属或硅化的金属肖特基栅极318在表面10a的上部上与结区328相接触。
迄今为止所述的器件181的结构形成了常规的横向MESFET。但是，器件181还具有位于上部主表面10a上且通过绝缘区238与漏漂移区118分离的场成型电容器介质区208及第一n+半导体电容器电极区218。漏极金属化电极168与漏区148及第一电容器电极区218相接触。源极金属化电极368与源区338接触，并且在覆盖肖特基栅极区318的绝缘层358上延伸，以直接或通过硅化的区和与第一电容器电极区218相对的电容器介质区208的末端相接触。电极368与电容器介质区208的接触形成了作为肖特基势垒区228的第二电容器电极区。虚线228a表示第二电容器电极区228与源极金属化368的名义上的边界。
现在参照图9，该图展示了横向肖特基栅极场效应晶体管半导体器件182部分的剖面图，该器件182与图8所示的器件181相同，其修改在于肖特基势垒区第二电容器电极区229由器件182的金属或硅化的金属肖特基栅极318与电容器介质区208的接触而形成。虚线229a表示第二电容器电极区229与器件肖特基栅极318的名义上的边界。
现在参照图10，该图展示了垂直肖特基栅极场效应晶体管半导体器件182的部分剖面示意图，该器件183是垂直的MESFET或静电感应晶体管(SIT)。器件183具有n+漏区149，该漏区上相继是n-漏漂移区119、n-或n型结区329以及n+源区339。漏电极169与漏区149接触且源电极与源区339相接触。金属或硅化的金属肖特基栅极319与结区329的侧面接触。在漏漂移区119的侧面提供场成型电容器介质区209，并且通过绝缘区239将其分开。每个电容器介质区209具有与漏区149成一体的第一电容器电极区219，如虚线149a所示，该第一电容器电极区219邻近区209的下端。肖特基势垒区第二电容器电极区2291通过器件183的金属或硅化的金属肖特基栅极319和电容器介质区209的接触来形成。虚线2291a表示第二电容器电极区2291与器件的肖特基栅极319的名义上的边界。
图8、9与10所示的肖特基栅极场效应器件181、182及183可修改为该器件肖特基栅极可由不同的半导体材料的夹层来形成，例如InAlAs和InGaAs、或AlGaN/GaN和AlGaAs/GaAs。该器件公知是高电子迁移率晶体管(HEMT)。
现在参照图11，该图展示了绝缘栅双极晶体管半导体器件(IGBT)19的部分剖面示意图。器件19是对图1所示的平面栅极垂直绝缘栅极场效应晶体管半导体器件1的修改，其中p+半导体区150，即与漏区14的导电类型相反，位于漏区14与漏电极16之间。P+区150作为双极的发射极，漏区14与漏漂移区11作为双极的基极，以及体区32作为双极的集电极。以上描述并展示的所有其它绝缘栅极场效应晶体管半导体器件，即图3、4、5A与5B、6A至6C，以及7A至7C所示的器件可类似被修改为IGBT器件。
现在参照图12，该图展示了平面栅极垂直绝缘栅极场效应晶体管半导体器件12的部分剖面示意图，该器件是对图1所示的器件1的修改。器件12中，第一电容器电极区21和第二电容器电极区22分别与电极V1及V2相连接，该二者既不是器件的漏、源，也不是栅电极。位于电容器介质场成型区20与漏漂移区11之间的绝缘区23通过部分23a向上延伸到上体区表面10a，使得第二电容器电极区22与p体区32及源电极36相隔离。金属化可因而向与第二电容器电极区22接触的独立电极V1提供。绝缘区还通过部分23b延伸，该部分23b向下延伸进入并横过漏区14，因此电极V2以便于与第一电容器电极区21接触。电极V2在第三维空间被向上放置到半导体本体的表面(图中未示出)。在参照图2C如上所述的蚀刻沟槽的步骤中，这些沟槽可向下延伸至漏区14中。该情况下，生长以形成绝缘区23的热氧化层不被各向异性蚀刻，并且因此遗留在沟槽的底部以便形成部分23b的一部分。然后在向沟槽中提供电容器介质材料20之前，n+半导体第一电容器电极区21通过淀积而形成。在沟槽底部提供绝缘23b的可任选的方法可以是使用绝缘体上硅(SOI)工艺以及使用该工艺中的埋入的氧化物层。可以通过省略绝缘区延伸23b来仅提供一个独立的器件电极V1。
使用图12的器件12的可能的优势在于，器件是RF器件，因此仅有恒定的DC电压或电流，可通过独立电极V1及V2施加给第一和第二电容器电极区而施加于场成型区，而漏电极、源电极和栅电极用来施加RF信号和该恒定的DC电压或电流。除了修改图1的器件1以便如图12中所示向场成型区提供一个或两个独立电极之外，任一其它上述示例可被类似修改。
在上述实施例中，源区是半导体区。但是，源区可以由诸如硅化物的肖特基金属化来提供，例如硅化铂，与体区形成肖特基势垒。
当然，应该懂得本发明可以应用相反的导电类型以及可使用硅以外的诸如锗或锗硅合金的半导体材料。

Claims (18)

1.一种场效应晶体管半导体器件，包括：源区、漏区以及漏漂移区，该器件具有场成型区，所述场成型区邻近漏漂移区，且被设置为，在使用中，当电压施加于源区与漏区之间以及器件不导通时，基本恒定的电场产生于场成型区中以及因此产生于邻近的漂移区中，其特征是，场成型区被设置成作为第一电容器电极区与第二电容器电极区之间的电容器介质区，第一和第二电容器电极区是场成型区的相邻各末端，并具有不同的电子能量势垒。
2.如权利要求1的器件，其中电容器介质区是本征半导体材料。
3.如权利要求1的器件，其中电容器介质区是与漂移区相比掺杂较低的非本征半导体材料。
4.如权利要求1的器件，其中电容器介质区是半绝缘材料。
5.如权利要求1的器件，其中电容器介质区通过绝缘区与漂移区分开。
6.如权利要求1的器件，其中第一电容器电极区是与漏区的导电类型相同的半导体区，以及第二电容器电极区是与第一电容器电极区的导电类型相反的半导体区。
7.如权利要求1的器件，其中第一电容器电极区是与漏区的导电类型相同的半导体区，以及第二电容器电极区是肖特基势垒区。
8.如权利要求1的器件，其中晶体管是绝缘栅极场效应晶体管。
9.如权利要求8的器件，其中晶体管是垂直晶体管。
10.如权利要求9的器件，其中垂直晶体管是沟槽-栅极晶体管。
11.如权利要求10的器件，其中沟槽-栅极底部处的栅极绝缘大于邻近沟道调节区的栅极绝缘以便减小晶体管的栅极至漏极的电荷。
12.如权利要求8的器件，其中晶体管是横向晶体管，该横向晶体管具有位于器件的上部主表面下的所述源区、所述漏区和所述漏漂移区，其中平面绝缘栅极位于所述上部主表面上，其中电容器介质区及第一和第二电容器电极区位于所述上部主表面之上。
13.如权利要求8的器件，其中晶体管是横向晶体管，该横向晶体管具有位于器件的上部主表面下的所述源区、所述漏区和所述漏漂移区，其中漏漂移区被划分为多个横向隔开的漏漂移区部分，以及其中电容器介质区位于上部主表面之下并且被划分为与所述多个漏漂移部分交替的多个横向隔开部分。
14.如权利要求8-13中任一项的器件，其中晶体管是绝缘栅双极晶体管，在漏区与漏电极之间该晶体管具有与漏区导电类型相反的半导体区。
15.如权利要求1的器件，其中晶体管是肖特基栅极场效应晶体管。
16.如权利要求1的器件，其中第一与第二电容器电极区分别与漏电极和源电极连接。
17.如权利要求1的器件，其中第一与第二电容器电极区分别与漏电极和栅电极连接。
18.如权利要求1的器件，其中所述器件进一步包括连接到第一与第二电容器电极区中的至少一个的额外的电极。
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