TWI587503B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置，特別係有關於一種具有超接面(super junction)結構之半導體裝置及其製造方法。
第1圖係繪示出習知的N型垂直式擴散金氧半場效電晶體(vertical double-diffused MOSFET,VDMOSFET)剖面示意圖。N型垂直式擴散金氧半場效電晶體10包括：一半導體基底及位於其上的一閘極結構。半導體基底內具有一N型磊晶(epitaxy)漂移(drift region)區100及位於其上方的P型基體(base)區102而形成P-N接面。再者，N型磊晶漂移區100下方具有一汲極區106，其連接至一汲極電極114。P型基體區102內具有一源極區104，其連接至一源極電極112。閘極結構由一閘極介電層108及位於其上的閘極電極110所構成。
為了提升N型垂直式擴散金氧半場效電晶體10中P-N接面的耐壓(withstand voltage)，必須降低N型磊晶漂移區100的摻雜濃度及/或提升其厚度。然而，以上述方式來提升P-N接面的耐壓時，同時也會增加N型垂直式擴散金氧半場效電晶體10的導通電阻(Ron)。亦即，導通電阻會受到N型磊晶漂移區的摻雜濃度與厚度的限制。
具有超接面(Super-junction)結構的垂直式擴散金氧半場效電晶體可以提高N型磊晶漂移區的摻質濃度，進而提升P-N接面的耐壓，同時能夠避免導通電阻的增加。然而，由於現行的超接面結構需進行多次磊晶成長，且磊晶成長的次數取決於P-N接面的耐壓大小，因此，上述超接面結構的製做會有製程繁複以及製造成本高等缺點。
因此，有必要尋求一種具有超接面結構之半導體裝置，其能夠改善或解決上述問題。
本發明一實施例提供一種半導體裝置，包括：複數個第一磊晶層，疊置於一基底上，且第一磊晶層及基底具有一第一導電類型，其中每一第一磊晶層內具有至少一第一摻雜區及與其相鄰的至少一第二摻雜區，第一摻雜區具有一第二導電類型，且第二摻雜區具有第一導電類型；一第二磊晶層，設置於第一磊晶層上，且具有第一導電類型，其中第二磊晶層內具有一溝槽，露出下方的第一摻雜區；一第三摻雜區，鄰近於溝槽的一側壁，且具有第二導電類型，其中第二磊晶層與第一、第二、及第三摻雜區的摻雜濃度大於第一磊晶層的摻雜濃度；以及一閘極結構，設置於第二摻雜區上方的第二磊晶層上。
本發明另一實施例提供一種半導體裝置之製造方法，包括：在一基底上形成疊置的複數個第一磊晶層，且在每一第一磊晶層內形成至少一第一摻雜區及與其相鄰的至少一第二摻雜區，其中第一磊晶層、基底及第二摻雜區具有一第一導電類型，且第一摻雜區具有一第二導電類型；在第一磊晶層上形成一第二磊晶層，其具有第一導電類型；在第二磊晶層內形成一溝槽，以露出下方的第一摻雜區；在溝槽的一側壁上形成一第三摻雜區，其具有第二導電類型，其中第二磊晶層與第一、第二、及第三摻雜區的摻雜濃度大於每一第一磊晶層的摻雜濃度；以及在第二摻雜區上方的第二磊晶層上形成一閘極結構。
以下說明本發明實施例之半導體裝置及其製造方法。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
請參照第2G圖，其繪示出根據本發明一實施例之半導體裝置剖面示意圖。本發明實施例的半導體裝置20包括具有超接面結構的垂直式擴散金氧半場效電晶體(VDMOSFET)。在本實施例中，半導體裝置20包括：複數個第一磊晶層204、一第二磊晶層206及至少一閘極結構。第一磊晶層204疊置於一基底200上，且每一第一磊晶層204及基底200具有一第一導電類型。如第2G圖所示，基底200可包括一主動區(active region)A和圍繞主動區A的一終端(termination)區(未繪示)。在一實施例中，主動區A係提供半導體元件形成於其上，而終端區係做為不同半導體裝置之間的絕緣。
每一第一磊晶層204內具有複數個第一摻雜區204a及與第一摻雜區204a交替排列的複數個第二摻雜區204b，使每一第二摻雜區204b與至少一第一摻雜區204a相鄰，或者每一第一摻雜區204a與至少一第二摻雜區204b相鄰。此處，為了簡化圖式，僅繪示出一第二摻雜區204b及與其相鄰的二個第一摻雜區204a。再者，第一摻雜區204a具有不同於第一導電類型的一第二導電類型，而第二摻雜區204b具有第一導電類型。
第二磊晶層206設置於疊置的第一磊晶層204上，且具有第一導電類型。第二磊晶層206內具有複數個溝槽206a，且每一溝槽206a對應於下方的每一第一摻雜區204a，且每一溝槽206a的底部露出對應的第一摻雜區204a。再者，複數個第三摻雜區212對應於溝槽206a，且每一第三摻雜區212鄰近於對應的溝槽206a的一側壁。在本實施例中，第三摻雜區212位於對應的溝槽206a內，且包括一磊晶層或一多晶矽層。再者，第二磊晶層206與第一摻雜區204a、第二摻雜區204b及第三摻雜區212的摻雜濃度大於每一第一磊晶層204的摻雜濃度。
在本實施例中，基底200具有一第四摻雜區200a及位於其上的一第五摻雜區200b，其中第四雜區200a與第五摻雜區200b之間具有一界面B。在一實施例中，第四摻雜區200a可由一半導體材料所構成，而第五摻雜區200b則由磊晶層所構成。在另一實施例中，具有不同摻雜濃度的第四摻雜區200a及第五摻雜區200b形成於同一半導體材料所構成的基底200內。
在本實施例中，第四摻雜區200a與第五摻雜區200b具有第一導電類型，且第四摻雜區200a可為一重摻雜區，而第五摻雜區200b可為一輕摻雜區。再者，第五摻雜區200b內具有複數個第六摻雜區201a及與第六摻雜區201a交替排列的複數個第七摻雜區203a，使每一第七摻雜區203a與至少一第六摻雜區201a相鄰，或者每一第六摻雜區201a與至少一第七摻雜區203a相鄰。此處，為了簡化圖式，僅繪示出一第七摻雜區203a及與其相鄰的二個第六摻雜區201a。
在本實施例中，第六摻雜區201a對應於第一摻雜區204a且第七摻雜區203a對應於第二摻雜區204b。再者，第一磊晶層204的摻雜濃度可大體相同於第五摻雜區200b，而第二磊晶層206與第一摻雜區204a、第二摻雜區204b、第三摻雜區212、第六摻雜區201a及第七摻雜區203a的摻雜濃度大於第五摻雜區200b的摻雜濃度，且小於第四摻雜區200a的摻雜濃度。
在本實施例中，第一導電類型為N型，且第二導電類型為P型。然而，在其他實施例中，第一導電類型也可為P型，且第二導電類型為N型。因此，具有第一導電類型的第二摻雜區204b及第七摻雜區203a與具有第二導電類型的第一摻雜區204a及第六摻雜區201a係於第五摻雜區200b內及第一磊晶層204內形成超接面結構。同樣地，具有第一導電類型的第二磊晶層206與具有第二導電類型的第三摻雜區212亦形成超接面結構。
一閘極結構設置於第二磊晶層206上且對應於每一第一磊晶層204內的第二摻雜區204b，包括一閘極介電層228及位於其上的閘極電極230。再者，具有第二導電類型的一井區232形成於每一第三摻雜區212的上半部，並延伸於溝槽206a外側的第二磊晶層206內。具有第一導電類型的源極區234形成於閘極結構兩側每一井區232內，而與閘極結構及第四摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。
請參照第3C圖，其繪示出根據本發明另一實施例之半導體裝置剖面示意圖，其中相同於第2G圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置20’相似於第2G圖中所示的半導體裝置20，不同之處在於每一第三摻雜區212’，例如磊晶層，順應性設置於對應的溝槽206a的的側壁及底部。再者，一介電材料層310設置於溝槽206a內，以填滿溝槽206a。在本實施例中，介電材料層310可包括氧化矽或未摻雜的多晶矽。再者，在本實施例中，井區232形成於每一第三摻雜區212’的上半部外側的第二磊晶層206內。具有第一導電類型的源極區234形成於閘極結構兩側每一井區232內，而與閘極結構及第一摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。第三摻雜區212‘可透過磊晶成長製程而形成。
請參照第4C圖，其繪示出根據本發明另一實施例之半導體裝置剖面示意圖，其中相同於第2G圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置20”相似於第2G圖中所示的半導體裝置20，不同之處在於每一第三摻雜區212”位於鄰近每一溝槽206a的側壁的第二磊晶層206內。再者，每一溝槽206a內包括一介電材料層310及位於介電材料層310與第二磊晶層206之間的一摻雜層308。在本實施例中，介電材料層310可包括氧化矽或未摻雜的多晶矽。再者，第三摻雜區212”可透過對摻雜層308進行趨入擴散(drive in)製程而形成。
在本實施例中，井區232形成於每一第三摻雜區212”的上半部，並延伸於溝槽206a外側的第二磊晶層206內。具有第一導電類型的源極區234形成於閘極結構兩側每一井區232內，而與閘極結構及第一摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。
請參照第5C圖，其繪示出根據本發明又另一實施例之半導體裝置剖面示意圖，其中相同於第4C圖的部件係使用相同的標號並省略其說明。在本實施例中，半導體裝置20’”相似於第4C圖中所示的半導體裝置20”，不同之處在於每一第三摻雜區212’”可透過對溝槽進行汽相摻雜(vapor phase doping)或離子佈植(ion implantation)製程而形成。
第2A至2G圖係繪示出根據本發明一實施例之半導體裝置20之製造方法剖面示意圖。請參照第2A圖，提供一基底200，其具有一第四摻雜區200a及位於其上的一第五摻雜區200b，其中第四摻雜區200a與第五摻雜區200b之間具有一界面B，且第四摻雜區200a與第五摻雜區200b具有第一導電類型。基底200可包括一主動區A和圍繞主動區A的一終端區(未繪示)。在一實施例中，第四摻雜區200a可由一摻雜的半導體材料所構成，而第五摻雜區200b則透過磊晶成長，在摻雜的半導體材料(即，第四摻雜區200a)上形成一摻雜的磊晶層而構成。在另一實施例中，可對由一半導體材料所構成的基底200進行不同的摻雜製程，以在其內形成具有不同摻雜濃度的第四摻雜區200a及第五摻雜區200b，其中用於形成第四摻雜區200a的摻雜製程可於後續形成電晶體結構之後進行。在本實施例中，第四摻雜區200a與第五摻雜區200b具有一第一導電類型，且第四摻雜區200a可為一重摻雜區，而第五摻雜區200b可為一輕摻雜區。
接著，進行一摻雜製程201，例如離子佈植製程，以在主動區A的第五摻雜區200b內形成具有第二導電類型的複數個第六摻雜區201a，其中第六摻雜區201a的摻雜濃度大於第五摻雜區200b的摻雜濃度，且小於第四摻雜區200a的摻雜濃度。
請參照第2B圖，進行一摻雜製程203，例如離子佈植製程，以在主動區A的第五摻雜區200b內形成具有第一導電類型的複數個第七摻雜區203a，其中第七摻雜區203a與第六摻雜區201a交替排列。此處，為了簡化圖式，僅繪示出一第七摻雜區203a及與其相鄰的二個第六摻雜區201a。第七摻雜區203a的摻雜濃度大於第五摻雜區200b的摻雜濃度，且小於第四摻雜區200a的摻雜濃度。然而，需注意的是在其他實施例中，可在進行摻雜製程201之前，進行摻雜製程203。
請參照第2C圖，在基底200上形成疊置的複數個第一磊晶層204，且在每一第一磊晶層204內形成複數個第一摻雜區204a及複數個第二摻雜區204b。在本實施例中，第一磊晶層204具有第一導電類型且具有一摻雜濃度大體上相同於第五摻雜區200b。再者，第一摻雜區204a與第二摻雜區204b交替排列，且分別對應於下方的第六摻雜區201a及第七摻雜區203a。此處，為了簡化圖式，僅繪示出與二個第一摻雜區204a相鄰的一第二摻雜區204b。第一摻雜區204a具有第二導電類型，而第二摻雜區204b具有第一導電類型。再者，第一摻雜區204a及第二摻雜區204b的製做可相似或相同於第六摻雜區201a及第七摻雜區203a的製作，使第一摻雜區204a及第二摻雜區204b的摻雜濃度大於第五摻雜區200b的摻雜濃度，且小於第四摻雜區200a的摻雜濃度。需注意的是可依據設計需求來調整第一磊晶層204的數量，而不侷限於二層(如第2C圖所示)。
請參照第2D圖，可透過磊晶成長，在最上層的第一磊晶層204上形成具有第一導電類型的一第二磊晶層206，其具有一摻雜濃度大於第五摻雜區200b的摻雜濃度，且小於第四摻雜區200a的摻雜濃度。可透過化學氣相沉積(chemical vapor deposition,CVD)，在主動區A的第二磊晶層206上方形成一硬遮罩(hard mask,HM)208，接著進行微影製程及蝕刻製程，以在硬遮罩202內形成對應第一摻雜區204a的複數個開口208a。
請參照第2E圖，進行一非等向性蝕刻製程，以在開口208a下方的第二磊晶層206內形成複數個溝槽206a。在本實施例中，溝槽206a露出下方的第一摻雜區204a。接著，可在移除硬遮罩208之後，透過CVD或熱氧化法，在每一溝槽206a的側壁和底部順應性形成一絕緣襯墊層(insulating liner)210，例如氧化襯墊層，其可降低第二磊晶層206內的應力，且可做為後續摻雜製程的屏蔽氧化層(pre-implant oxide)，以降低通道效應。
請參照第2F圖，在移除絕緣襯墊層210之後，可在每一溝槽206a的側壁上形成具有第二導電類型的第三摻雜區212。在一實施例中，可透過磊晶成長，在第二磊晶層206上方及每一溝槽206a內形成具有一第二導電類型的磊晶層。之後，再透過研磨製程，例如化學機械研磨(chemical mechanical polishing,CMP)，移除第二磊晶層206上方的磊晶層。在另一實施例中，可透過習知沉積製程，例如CVD，在第二磊晶層206上方及每一溝槽206a內形成具有一第二導電類型的多晶矽層。之後，再透過研磨製程，例如CMP，移除第二磊晶層206上方的多晶矽層。
在本實施例中，第二磊晶層206與第一摻雜區204a、第二摻雜區204b及第三摻雜區212的摻雜濃度大於每一第一磊晶層204的摻雜濃度。再者，第二磊晶層206與第一摻雜區204a、第二摻雜區204b、第三摻雜區212、第六摻雜區201a及第七摻雜區203a的摻雜濃度大於第五摻雜區的摻雜濃度200b，且小於第四摻雜區200a的摻雜濃度。
在本實施例中，第一導電類型為N型，且第二導電類型為P型。然而，在其他實施例中，第一導電類型也可為P型，且第二導電類型為N型。因此，具有第二導電類型的第二摻雜區204b及第七摻雜區203a與具有第一導電類型的第一摻雜區204a及第六摻雜區201a係於第五摻雜區200b內及第一磊晶層204內形成超接面結構。同樣地，具有第二導電類型的第二磊晶層206與具有第一導電類型的第三摻雜區212亦形成超接面結構。
請參照第2G圖，可透過習知MOS製程，在第二磊晶層206上形成複數個閘極結構，且每一閘極結構位於第一磊晶層204內的第二摻雜區204b上方。每一閘極結構包括一閘極介電層228及位於其上的閘極電極230。再者，可在第三摻雜區212的上半部形成具有第二導電類型的一井區232，並延伸於第三摻雜區212外側的第二磊晶層206內。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20之製做，其中源極區234、閘極結構及第一摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。
第3A至3C圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖，其中相同於第2A至2G圖的部件係使用相同的標號並省略其說明。請參照第3A圖，進行如第2A至2E圖的製程步驟，以形成如第2E圖所示之結構。接著，在去除絕緣襯墊層210之後，可透過磊晶成長，在每一溝槽206a的側壁及底部順應性形成一第三摻雜區212’，例如一磊晶層，其具有第二導電類型。
請參照第3B圖，在每一溝槽206a內填入一介電材料層310。舉例來說，可透過化學氣相沉積(CVD)製程，在第二磊晶層206上及每一溝槽206a內形成一介電材料層310，例如氧化矽或未摻雜的多晶矽，使溝槽206a內的第三摻雜區212’位於介電材料層310與第二磊晶層206之間。之後，以化學機械研磨(CMP)製程移除第二磊晶層206上的介電材料層310，使溝槽206a內的第三摻雜區212’位於介電材料層310與第二磊晶層206之間。
請參照第3C圖，可透過習知MOS製程，在第一磊晶層204的第二摻雜區204b上方的第二磊晶層206上形成一閘極結構，其包括一閘極介電層228及位於其上的閘極電極230。再者，可在每一第三摻雜區212’的上半部外側的第二磊晶層206內形成具有第二導電類型的一井區232。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20’之製做，其中源極區234、閘極結構及第五摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。
第4A至4C圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖，其中相同於第2A至2G圖的部件係使用相同的標號並省略其說明。請參照第4A圖，進行如第2A至2E圖的製程步驟，以形成如第2E圖所示之結構。接著，在去除絕緣襯墊層210之後，在每一溝槽206a的側壁上形成一摻雜層308，例如摻雜的矽玻璃，其具有第二導電類型。之後，對摻雜層308進行驅入擴散，以在溝槽206a外側的第二磊晶層206內形成第三摻雜區212”。
請參照第4B圖，在每一溝槽206a內填入一介電材料層310。舉例來說，可透過化學氣相沉積(CVD)製程，在第二磊晶層206上及每一溝槽206a內形成一介電材料層310，例如氧化矽或未摻雜的多晶矽，使溝槽206a內的摻雜層308位於介電材料層310與第二磊晶層206之間。之後，以化學機械研磨(CMP)製程移除第二磊晶層206上的介電材料層310。
請參照第4C圖，可透過習知MOS製程，在第一磊晶層204的第二摻雜區204b上方的第二磊晶層206上形成一閘極結構，其包括一閘極介電層228及位於其上的閘極電極230。再者，可在每一第三摻雜區212”的上半部形成具有第二導電類型的一井區232，並延伸於第三摻雜區212”外側的第二磊晶層206內。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20”之製做，其中源極區234、閘極結構及第五摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。
第5A至5C圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖，其中相同於第2A至2G圖及第4A至4C圖的部件係使用相同的標號並省略其說明。請參照第5A圖，進行如第2A至2E圖的製程步驟，以形成如第2E圖所示之結構。接著，在去除絕緣襯墊層210之後，對每一溝槽206a的側壁進行一摻雜製程408，例如汽相摻雜或離子佈植，以在鄰近溝槽206a的側壁的第二磊晶層206內形成第三摻雜區212’”。
之後，進行如第4B至4C圖所述之製程步驟，以在每一溝槽206a內填入一介電材料層310(如第5B圖所示)，且在第一磊晶層204的第二摻雜區204b上方的第二磊晶層206上形成一閘極結構(其包括一閘極介電層228及位於其上的閘極電極230)。再者，在每一第三摻雜區212’”的上半部形成具有第二導電類型的一井區232，並延伸於第三摻雜區21’2”外側的第二磊晶層206內。在閘極結構兩側每一井區232內形成具有第一導電類型的源極區234，而完成半導體裝置20’”之製做，如第5C圖所示。源極區234、閘極結構及第五摻雜區(作為汲極區)200a係構成一垂直式擴散金氧半場效電晶體。
根據上述實施例，由於可藉由控制第一摻雜區204a、第二摻雜區204b、第六摻雜區201a及第七摻雜區203a所構成的超接面結構中N型區域和P型區域的摻雜濃度來達到電荷平衡(charge balance)，因此上述超接面結構可形成於輕摻雜區(即，第一磊晶層204及第五摻雜區200b)內，進而提升垂直式擴散金氧半場效電晶體中P-N接面的耐壓，同時能夠避免導通電阻的增加。
再者，根據上述實施例，由於可在第一磊晶層204上的第二磊晶層206內形成額外的超接面結構，因此可減少第一磊晶層204的層數，因此可簡化製程及降低製造成本。
另外，根據上述實施例，由於第一磊晶層204內具有超接面結構，因此無需增加第二磊晶層206內的溝槽深度便可進一步提升P-N接面的耐壓，而不會因蝕刻深溝槽而增加製程困難度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
習知
10．．．N型垂直式擴散金氧半場效電晶體
100．．．N型磊晶漂移區
102．．．P型基體區
104．．．源極區
106．．．汲極區
108．．．閘極電極層
110．．．閘極電極
112．．．源極電極
114．．．汲極電極
實施例
20、20’、20”、20’”．．．半導體裝置
200．．．基底
200a．．．第四摻雜區
200b．．．第五摻雜區
201、203、408．．．摻雜製程
201a．．．第六摻雜區
203a．．．第七摻雜區
204．．．第一磊晶層
204a．．．第一摻雜區
204b．．．第二摻雜區
206．．．第二磊晶層
206a．．．溝槽
208．．．硬遮罩
208a．．．開口
210．．．絕緣襯墊層
212、212’、212”、212’”．．．第三摻雜區
308．．．摻雜層
310．．．介電材料層
228．．．閘極介電層
230閘極電極
232．．．井區
234．．．源極區
A．．．主動區
B．．．界面
第1圖係繪示出習知的N型垂直式擴散金氧半場效電晶體剖面示意圖。
第2A至2G圖係繪示出根據本發明一實施例之半導體裝置之製造方法剖面示意圖。
第3A至3C圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖。
第4A至4C圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖。
第5A至5C圖係繪示出根據本發明另一實施例之半導體裝置之製造方法剖面示意圖。
20．．．半導體裝置
200．．．基底
200a．．．第四摻雜區
200b．．．第五摻雜區
201a．．．第六摻雜區
203a．．．第七摻雜區
204．．．第一磊晶層
204a．．．第一摻雜區
204b．．．第二摻雜區
206．．．第二磊晶層
206a．．．溝槽
210．．．絕緣襯墊層
212．．．第三摻雜區
310．．．介電材料層
228．．．閘極介電層
230．．．閘極電極
232．．．井區
234．．．源極區
A．．．主動區
B．．．界面

Claims (28)

  1. 一種半導體裝置，包括：複數個第一磊晶層，疊置於一基底上，且該等第一磊晶層及該基底具有一第一導電類型，其中每一第一磊晶層內具有至少一第一摻雜區及與其相鄰的至少一第二摻雜區，該第一摻雜區具有一第二導電類型，且該第二摻雜區具有該第一導電類型；一第二磊晶層，設置於該等第一磊晶層上，且具有該第一導電類型，其中該第二磊晶層內具有一溝槽，露出下方的該第一摻雜區；一第三摻雜區，鄰近於該溝槽的一側壁，且具有該第二導電類型，其中該第二磊晶層與該第一、該第二、及該第三摻雜區的摻雜濃度大於每一第一磊晶層的摻雜濃度；以及一閘極結構，設置於該第二摻雜區上方的該第二磊晶層上。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該基底具有一第四摻雜區及位於其上的一第五摻雜區，且該第五摻雜區內具有至少一第六摻雜區對應於該第一摻雜區及至少一第七摻雜區相鄰於該第六摻雜區且對應於該第二摻雜區，且其中該第四、該第五及該第七摻雜區具有該第一導電類型，且該第六摻雜區具有該第二導電類型。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第二磊晶層與該第一、該第二、該第三、該第六及該第七摻雜區的摻雜濃度大於該第五摻雜區的摻雜濃度，且小於該 第四摻雜區的摻雜濃度。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第五摻雜區包括一磊晶層。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型，且該第二導電類型為P型。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區位於該溝槽內。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第三摻雜區包括一磊晶層或一多晶矽層。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該第三摻雜區包括一磊晶層且順應性設置於該溝槽的一側壁及一底部上。
  9. 如申請專利範圍第8項所述之半導體裝置，更包括一介電材料層，設置於該溝槽內。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該介電材料層包括氧化矽或未摻雜的多晶矽。
  11. 如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區位於該第二磊晶層內。
  12. 如申請專利範圍第11項所述之半導體裝置，更包括一介電材料層，設置於該溝槽內。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該介電材料層包括氧化矽或未摻雜的多晶矽。
  14. 如申請專利範圍第12項所述之半導體裝置，更包括一摻雜層，設置於該溝槽內，且位於該介電材料層與該第二磊晶層之間。
  15. 一種半導體裝置之製造方法，包括：在一基底上形成疊置的複數個第一磊晶層且在每一第一磊晶層內形成至少一第一摻雜區及與其相鄰的至少一第二摻雜區，其中該等第一磊晶層、該基底及該第二摻雜區具有一第一導電類型，且該第一摻雜區具有一第二導電類型；在該等第一磊晶層上形成一第二磊晶層，其具有該第一導電類型；在該第二磊晶層內形成一溝槽，以露出下方的該第一摻雜區；在該溝槽的一側壁上形成一第三摻雜區，其具有該第二導電類型，其中該第二磊晶層與該第一、該第二、及該第三摻雜區的摻雜濃度大於每一第一磊晶層的摻雜濃度；以及在該第二摻雜區上方的該第二磊晶層上形成一閘極結構。
  16. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該基底具有一第四摻雜區及位於其上的一第五摻雜區，且該第五摻雜區內具有至少一第六摻雜區對應於該第一摻雜區及至少一第七摻雜區相鄰於該第六摻雜區且對應於該第二摻雜區，且其中該第四、該第五及該第七摻雜區具有該第一導電類型，且該第六摻雜區具有該第二導電類型。
  17. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第二磊晶層與該第一、該第二、該第三、該 第六及該第七摻雜區的摻雜濃度大於該第五摻雜區的摻雜濃度，且小於該第四摻雜區的摻雜濃度。
  18. 如申請專利範圍第16項所述之半導體裝置之製造方法，其中該第五摻雜區包括一磊晶層。
  19. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該第一導電類型為N型，且該第二導電類型為P型。
  20. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中形成該第三摻雜區的步驟包括在該溝槽內填入一磊晶層或一多晶矽層。
  21. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中形成該第三摻雜區的步驟包括在該溝槽的一側壁及一底部上順應性形成一磊晶層。
  22. 如申請專利範圍第21項所述之半導體裝置之製造方法，更包括在該溝槽內填入一介電材料層。
  23. 如申請專利範圍第22項所述之半導體裝置之製造方法，其中該介電材料層包括氧化矽或未摻雜的多晶矽。
  24. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中形成該第三摻雜區的步驟包括：在該溝槽的該側壁上形成一摻雜層，其具有該第二導電類型；以及對該摻雜層進行驅入擴散，以在該第二磊晶層內形成該第三摻雜區。
  25. 如申請專利範圍第24項所述之半導體裝置之製造方法，更包括在該溝槽內形成一介電材料層，使該摻雜層 位於該介電材料層與該第二磊晶層之間。
  26. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中形成該第三摻雜區的步驟包括對該溝槽的該側壁進行汽相摻雜或離子佈植，以在該第二磊晶層內形成該第三摻雜區。
  27. 如申請專利範圍第26項所述之半導體裝置之製造方法，更包括在該溝槽內形成一介電材料層。
  28. 如申請專利範圍第15項所述之半導體裝置之製造方法，更包括在形成該第三摻雜區之前，在該溝槽內形成一絕緣襯墊層。
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