JP3634848B2 - 電力用半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大電力の制御に用いられる電力用半導体素子に係り、特にスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴにおけるドリフト層の構造に関する。
【０００２】
【従来の技術】
電力用半導体素子の１つである縦形パワーＭＯＳＦＥＴは、そのオン抵抗が伝導層（ドリフト層）部分の電気抵抗に大きく依存する。上記ドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフは、素子材料により決まる限界が有り、この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるリサーフ構造（ｐピラー層とｎピラー層）を埋め込んだ構造が知られている。
【０００４】
図１５は、リサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【０００５】
このＭＯＳＦＥＴは、ｎピラー層１０３の一方の表面にｎ＋型ドレイン層（ｎ＋基板）１０１が形成され、このｎ＋型ドレイン層１０１上にはドレイン電極１０５が形成されている。また、ｎピラー層１０３の他方の表面には複数のｐ型ベース層１０６が選択的に形成され、この各ｐ型ベース層１０６表面にはｎ＋型ソース層１０７が選択的に形成されている。また、前記ｐ型ベース層１０６及び前記ｎ＋型ソース層１０７から前記ｎピラー層１０３を介して隣りの前記ｐ型ベース層１０６及び前記ｎ＋型ソース層１０７に至る領域上には、ゲート絶縁膜１０９を介してゲート電極１１０が形成されている。
【０００６】
また、上記ゲート絶縁膜１０９を介してゲート電極１１０を挟むように、一方の前記ｐ型ベース層１０６及びｎ＋型ソース層１０７上には、各々ソース電極１０８が形成されている。そして、前記ｐ型ベース層１０６と前記ドレイン電極１０５との間の前記ｎピラー層１０３中には、前記ｐ型ベース層１０６に接続されたｐピラー層１０４が形成されている。即ち、ドリフト層全体にｎピラー層１０３とｐピラー層１０４が交互に横方向に繰り返す縦型リサーフ構造となっている。このようなスーパージャンクション構造のＭＯＳＦＥＴでは、これらのピラー層の間隔（セル幅）を狭くすることにより、前記ｎピラー層１０３の不純物濃度を増やすことが可能となり、オン抵抗が下がる。
【０００７】
上記ＭＯＳＦＥＴにスーパージャンクション構造を埋め込む具体的なプロセスを述べると、エピタキシャル成長されたＳｉ基板上のｎ層表面に選択的にボロンをイオン注入し、ｎ層のエピタキシャル成長を行うことによって、前記イオン注入したボロンを埋め込む。上記エピタキシャル成長されたｎ層表面に再び選択的にボロンのイオン注入を行った後、再びｎ層のエピタキシャル成長を行う。このようにボロンイオンの埋め込みと結晶成長（埋め込みエピ成長）を複数回繰り返す工程後、熱処理を加えて埋め込まれたボロンを拡散させると、縦方向（深さ方向）に伸びた断面波型のｐピラー層１０４が形成される。
【０００８】
しかし、上記したようにｎ層のエピ成長とｐ型ドーパントのイオン注入を繰り返してスーパージャンクション構造を埋め込む方法は、複雑な作製プロセスを要するので、従来のパワーＭＯＳＦＥＴに比べて、ウェハの製造コストが増加してしまう。
【０００９】
なお、前述したようにセル幅を狭くすることによりオン抵抗を下げることが可能であるが、セル幅を狭くするためには、前記イオン注入されたボロンの１回当りの拡散の深さおよび幅を小さくし、ボロンイオンの埋め込みとエピタキシャル成長の繰り返し回数を増やさなければならなく、ウェハコストが一層増加してしまう。
【００１０】
なお、スーパージャンクション構造のＭＯＳＦＥＴの構造は、特許文献１などにも開示されている。
【００１１】
【特許文献１】
特表２００１−５０１０４２号公報
【００１２】
【発明が解決しようとする課題】
上記したように従来のスーパージャンクション構造を埋め込んだ縦形パワーＭＯＳＦＥＴは、オン抵抗を下げるためにセル幅を狭くするためには、複雑な作製プロセスを必要とするという問題があった。
【００１３】
本発明は上記の事情に鑑みてなされたもので、スーパージャンクション構造を埋め込んだ縦形パワーＭＯＳＦＥＴのスーパージャンクション構造を形成するプロセスを複雑化せずに、高耐圧、低オン抵抗の縦形パワーＭＯＳＦＴを実現し得る電力用半導体素子を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、横方向に周期的に配置された第１導電型の第２の半導体層および第２導電型の第３の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第２の半導体層および第３の半導体層の表面に選択的に形成された第２導電型の第４の半導体層と、前記第４の半導体層の表面に選択的に形成された第１導電型の第５の半導体層と、前記第４の半導体層および前記第５の半導体層の表面に接合するように形成された第２の主電極と、前記第２の半導体層、第４の半導体層および第５の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層の不純物濃度は前記第２の半導体層の不純物濃度よりも低く、前記第１の半導体層の厚さｔと前記第２の半導体層の厚さｄとの和に対する前記第１の半導体層の厚さｔの比（＝ｔ／（ｔ＋ｄ））を表わす層厚比Ａは０．７２以下であることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００１６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００１７】
このＭＯＳＦＥＴは、第１の半導体層としてｎ−ドリフト層２の表面には、スーパージャンクション構造を形成する第２の半導体層としてｎピラー層３と第３の半導体層であるｐピラー層４が形成されている。ｎ−ドリフト層２の他方の表面に高濃度半導体層であるｎ＋ドレイン層１が形成され、このｎ＋ドレイン層１上には、第１の主電極としてドレイン電極５が形成されている。
【００１８】
なお、前記ｎ−ドリフト層２とｎ＋ドレイン層１の形成方法は、前記ｎ−ドリフト層１の片面に不純物拡散をして形成してもよく、前記ｎ＋ドレイン層１を基板として前記ｎ−ドリフト層２を結晶成長してもよい。
【００１９】
前記スーパージャンクション構造の表面には、第４の半導体層としてｐ型ベース層６が選択的に、且つ、平面ストライプ形状に拡散形成されており、このｐ型ベース層６の表面には第５の半導体層としてのｎ＋型ソース層７が選択的に、且つ、平面ストライプ形状に拡散形成されている。
【００２０】
そして、ｐ型ベース層６に形成されたｎ＋型ソース層７から当該ｐ型ベース層６、ｎピラー層３を介して隣りのｐベース層６およびｎソース層７に至る領域上の表面には、膜厚約０．１μｍのゲート絶縁膜（例えばＳｉ酸化膜）９を介して制御電極としてゲート電極１０が平面ストライプ形状に形成されている。
【００２１】
さらに、ゲート絶縁膜９を介してゲート電極１０を挟み、各ｐ型ベース層６上には、ｐ型ベース層６の表面およびｎ＋型ソース層７の表面に接合するように第２の主電極であるソース電極８が平面ストライプ形状に形成されている。
【００２２】
上述したように本実施例のＭＯＳＦＥＴは、第２の半導体層（ｎピラー層３）と第３の半導体層（ｐピラー層４）で形成されるスーパージャンクション構造および第１の半導体層（ｎ−ドリフト層）２でドリフト層が構成されている。
【００２３】
第１の主電極（ドレイン電極５）と第２の主電極（ソース電極８）との間に高電圧を加えた時にｎピラー層３とｐピラー層４からなるスーパージャンクション構造が完全空乏化する。そして、上記２つの領域（スーパージャンクション構造およびｎ−ドリフト層２）の両方で耐圧を保持しているので、スーパージャンクション構造の厚さを従来例よりも薄くすることが可能となる。したがって、従来例と同じアスペクト比のスーパージャンクション構造を複数回の埋め込みエピにより形成する場合では、従来例よりも埋め込みエピ回数を減らすことが可能となり、プロセスの簡略化が可能となり、ウェハコストを低減することが可能となる。
【００２４】
図２は、図１中のｎ−ドリフト層２の厚さを変化させた場合のオン抵抗の変化を示す特性図である。横軸は、ドリフト層全体の厚さ（スーパージャンクション構造の厚さｄとｎ−ドリフト層２の厚さｔとの和）に対するｎ−ドリフト層２の厚さｔの比Ａ（＝ｔ／（ｔ＋ｄ））を表わす層厚比である。縦軸は、従来のスーパージャンクションＭＯＳＦＥＴのオン抵抗で規格化したオン抵抗を示している。ここで、ｐピラー層４の水平方向の周期ｗに対するｎピラー層３の厚さｄの比（＝ｄ／ｗ）を表わすスーパージャンクション（ＳＪ）構造のアスペクト比Ｂをパラメータとして、１．５から３まで変化させた場合のオン抵抗を示している。
【００２５】
図２から分かるように、縦軸は規格化したオン抵抗であるから、この値が１以下となることは、本実施例の構造が従来例の構造よりも低オン抵抗になることを示している。
【００２６】
スーパージャンクション構造の利点を得るためには、アスペクト比Ｂは１．５以上であることが望ましく、アスペクト比Ｂが１．５の場合は、層厚比Ａを０．７２以下とすれば、従来例のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗になる。アスペクト比Ｂが同じで低オン抵抗ということは、プロセスの工程や難易度を増やさずに低オン抵抗を得ることが可能であることを示している。
【００２７】
また、図２から分かるように、スーパージャンクション構造のアスペクト比Ｂが変化すると、本実施例のＭＯＳＦＥＴが従来例のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗となる層厚比Ａの範囲が変化する。また、層厚比Ａを変化させると、最もオン抵抗が小さくなる層厚比が存在する。
【００２８】
図３は、図１のＭＯＳＦＥＴにおいて従来例のスーパージャンクション構造よりもオン抵抗が低くなる最大の層厚比ＡＭＡＸ とスーパージャンクション構造のアスペクト比Ｂとの積ＡＭＡＸ ・Ｂのアスペクト比依存性を示す特性図である。
【００２９】
図３から分かるように、アスペクト比Ｂが変化しても最大層厚比ＡＭＡＸ とアスペクト比Ｂとの積（ＡＭＡＸ ×Ｂ）は変化せず、１．１５程度となっている。これより、層厚比Ａとアスペクト比Ｂとの積が１．１５以下となるように素子を形成することにより、従来例のスーパージャンクションＭＯＳＦＥＴよりも低いオン抵抗が実現できる。
【００３０】
図４は、図１のＭＯＳＦＥＴにおいて最も低いオン抵抗からその＋５％程度のオン抵抗までを実現する層厚比Ａとスーパージャンクション構造のアスペクト比Ｂの積Ａ・Ｂのアスペクト比依存性を示す特性図である。
【００３１】
図４から分かるように、低いオン抵抗が得られるように、Ａ・Ｂがハッチング表示の最適範囲に入るように、層厚比Ａとアスペクト比Ｂを設計することが望ましい。ここで、ハッチング表示の範囲は、
−０．０４Ｂ＋０．４８＜（Ａ×Ｂ）＜０．１３Ｂ＋０．５９ …（１）
である。
【００３２】
図５は、図１のＭＯＳＦＥＴにおいて最もオン抵抗が低くなる最適層厚比Ａｏｐｔとスーパージャンクション構造のアスペクト比Ｂの積Ａｏｐｔ・Ｂのアスペクト比依存性を示す特性図である。
【００３３】
図５から分かるように、Ａｏｐｔ・Ｂの積は、Ｂに関係なくほぼ一定である。Ａｏｐｔ・Ｂを０．６５程度にすることにより、本実施例の構造により最も低いオン抵抗が実現できる。１０％程度のプロセスマージンを考慮し、
０．５８＜（Ａ×Ｂ）＜０．７１ …（２）
とすることが望ましい。
【００３４】
次に、図１中のｎ−ドリフト層２の具体的な設計について述べる。
【００３５】
ｎ−ドリフト層２の厚さｔと不純物濃度Ｎｎは、従来例のパワーＭＯＳＦＥＴのドリフト層と同様に設計が可能である。
【００３６】
従来のパワーＭＯＳＦＥＴのドリフト層厚ｔｄは、耐圧ＶＢに対して、
ｔｄ＝Ｃ×ＶＢ７／６ （ｃｍ） …（３）
と表されることが知られている。但し、Ｃは定数である。
【００３７】
これに対して、従来のパワーＭＯＳＦＥＴでは、ドリフト層で全ての耐圧を保持するが、本実施例のＭＯＳＦＥＴではｎ−ドリフト層２とスーパージャンクション構造の両方で耐圧を保持する。ｎ−ドリフト層２で保持する耐圧は、ほぼ層厚比Ａに比例するので、ｎ−ドリフト層２の厚さｔは、次式のように表せる。
【００３８】
ｔ＝Ｃｔ×（Ａ×ＶＢ）７／６ （ｃｍ） …（４）
但し、Ｃｔはｎ−層厚係数である。
【００３９】
ここで、層厚比Ａが最大層厚比ＡＭＡＸ の時のｎ−ドリフト層厚ｔと耐圧ＶＢよりｎ−層厚係数Ｃｔを求めてプロットすると、図６に示すようになる。
【００４０】
図６は、図１のＭＯＳＦＥＴにおいて最大層厚比ＡＭＡＸ の時のｎ−ドリフト層厚ｔのアスペクト比依存性を示す特性図である。
【００４１】
図６から分かるように、Ｃｔはアスペクト比Ｂに依存せずに２．３×１０−６でほぼ一定となる。これより、最大のｎ−ドリフト層厚ｔＭＡＸ を求めることが可能であり、ｎ−ドリフト層厚をｔＭＡＸ 以下とすることで、従来のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗が実現できる。プロセスマージンを考えて、１０％程度の余裕を持たせると、
ｔ＜２．５３×１０−６×（Ａ×ＶＢ）７／６ （ｃｍ） …（５）
とすることが望ましい。
【００４２】
また、従来のパワーＭＯＳＦＥＴのドリフト層濃度Ｎｄは、耐圧ＶＢに対して、 Ｎｄ＝Ｄ×ＶＢ−４／３ （ｃｍ−３） …（６）
と表されることが知られている。但し、Ｄは定数である。
【００４３】
そして、前記ドリフト層厚と同様に本実施例のＭＯＳＦＥＴに用いるように上式（６）を変形すると、
Ｎｎ＝Ｄｎ×（Ａ×ＶＢ）−４／３ （ｃｍ−３） …（７）
となる。但し、Ｄｎはｎ−層濃度定数である。
【００４４】
ここで、層厚比Ａが最大層厚比ＡＭＡＸ の時のｎ−ドリフト層濃度Ｎｎと耐圧ＶＢよりｎ−層濃度定数Ｄｎを求めてプロットすると、図７のようになる。
【００４５】
図７は、図１のＭＯＳＦＥＴにおいて最大層厚比ＡＭＡＸ の時のｎ−ドリフト層濃度Ｎｎのアスペクト比依存性を示す特性図である。
【００４６】
図７から分かるように、ｎ−層濃度定数Ｄｎも前述したｎ−層厚係数Ｃｔと同様にアスペクト比に依存せず、１．２３×１０１８でほぼ一定となる。これより、最大のｎ−ドリフト層不純物濃度ＮｎＭＡＸ を求めることが可能であり、ｎ−ドリフト層不純物濃度をＮｎＭＡＸ 以上とすることで、従来のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗が実現できる。プロセスマージンを考えて、１０％程度の余裕を持たせると、
Ｎｎ＞１．１１×１０１８×（Ａ×ＶＢ）−４／３ （ｃｍ−３） …（８）
とすることが望ましい。
【００４７】
これらの式を用いて、６００Ｖクラス素子の具体的な設計を行うと、次のようになる。耐圧マージンを考慮して、耐圧は７００Ｖとする。アスペクト比Ｂを２とした場合は、図３に示されるように層厚比Ａを０．５７以下にする。最もオン抵抗が低くなる層厚比Ａｏｐｔは、図５に示されるように０．３２５となる。これより、ｎ−ドリフト層２の厚さｔと濃度Ｎｎは、
ｔ＜２７．２μｍ
Ｎｎ＞３．８×１０１４ｃｍ−３
となり、最適なｎ−ドリフト層２の厚さｔと濃度Ｎｎは、
ｔ＝１４．１μｍ
Ｎｎ＝８×１０１４ｃｍ−３
となる。
【００４８】
上記したように最適設計を行うことにより、最も低いオン抵抗が実現され、従来のスーパージャンクションＭＯＳＦＥＴと比較して、アスペクト比Ｂを０．５大きくしたことと同様な効果が得られる。つまり、最適設計されたアスペクト比Ｂ＝２の本実施例のパワーＭＯＳＦＥＴは、アスペクト比Ｂ＝２．５の従来のスーパージャンクションＭＯＳＦＥＴと同等なオン抵抗となる。
【００４９】
これにより、複数回の埋め込みエピ成長によりスーパージャンクション構造を形成する場合、本実施例のパワーＭＯＳＦＥＴでは成長回数を１回減らしても従来のパワーＭＯＳＦＥＴと同じオン抵抗を実現することが可能である。
【００５０】
＜第２の実施形態＞
図８は、本発明の第２の実施形態に係るリサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００５１】
このＭＯＳＦＥＴは、図１を参照して前述した第１の実施形態のＭＯＳＦＥＴと比べて、ドリフト層中のスーパージャンクション構造を構成するｎピラー層３とｐピラー層４の間に絶縁膜１１が介在している点が異なり、その他は同じであるので図１中と同一符号を付して詳しい説明は省略する。なお、上記絶縁物膜１１は、ｐベース層６の一部を貫通するように形成されているが、ｐベース層６はソース電極８が接合しているので全体的に同一電位に設定されている。
【００５２】
上記構成において、前記絶縁膜１１の厚さがある程度薄いと、第１の主電極（ドレイン電極５）と第２の主電極（ソース電極８）との間に高電圧を加えた時にｎピラー層３とｐピラー層４からなるスーパージャンクション構造が完全空乏化する動作に影響はなく、耐圧は低下しない。加えて、ｎピラー層３とｐピラー層４との間の空乏層が小さくなるので、オン抵抗はさらに低下する。
【００５３】
そして、絶縁膜１１が挿入されていることにより、ｐピラー４内の不純物の拡散が抑制され、アスペクト比Ｂの高いスーパージャンクション構造を形成することが容易になる。
【００５４】
図９（Ａ）乃至（Ｆ）は、図８のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図である。
【００５５】
まず、ｎピラー３およびそれより不純物濃度が低いｎ−ドリフト層２として、不純物濃度が２段階に変化したエピタキシャルウェハ（シリコンウェハ）を用意し、マスクパターン９１を用いてｎピラー３に絶縁物挿入用のトレンチを形成し、トレンチ内に絶縁物１１を埋め込む。そして、ｐピラーを形成するためのボロンイオンをマスクパターン９２を用いて選択的に注入し、拡散する。この際、絶縁物１１で分離されている領域内では横方向拡散は起きないので、アスペクト比の高いｐピラー４が形成される。その後、表面にＭＯＳＦＥＴ構造を形成する。
【００５６】
図１０（Ａ）乃至（Ｆ）は、図８のＭＯＳＦＥＴを製造するプロセスフローの他の例を示す概略的な断面図である。
【００５７】
まず、ｎピラー３およびそれより不純物濃度が低いｎ−ドリフト層２として、不純物濃度が２段階に変化したエピウェハを用意する。そして、ｎピラー３の表面にｐピラーを形成するためのボロンイオンをマスクパターン９２を用いて選択的に注入する。その後、絶縁物挿入用のトレンチを形成し、拡散を行う。この際、絶縁物挿入用のトレンチで分離されている領域内では横方向拡散は起きないので、アスペクト比の高いｐピラー４が形成される。その後、トレンチ内に絶縁物１１を埋め込み、表面にＭＯＳＦＥＴ構造を形成する。
【００５８】
図９あるいは図１０に示したプロセスフローでは、ｐピラー４のみイオン注入により形成したが、ｎピラー３もリンをイオン注入することにより形成しても実施可能である。また、ピラーの拡散時に、トレンチ側壁やウェハ表面に酸化膜を形成しても実施可能である。また、トレンチ内を埋め込む絶縁物は、熱酸化膜でも堆積した酸化膜や窒化膜などでも実施可能である。
【００５９】
図１１は、図９あるいは図１０に示したプロセスフローで形成したｐピラー４中のｐ型不純物濃度について縦（深さ）方向におけるプロファイルの一例を示している。
【００６０】
図９あるいは図１０中のｎピラー３は、例えば１０μｍ程度の深さであれば１回の埋め込みエピタキシャル成長により実現でき、それに対して前述したプロセスフローでｐピラー４を形成する際の拡散による深さ方向の不純物濃度プロファイルは次第（連続的）に小さくなっていく。図８中のｎピラー３も、拡散により形成すると、ｐピラー４と同様な不純物濃度プロファイルを持つようになる。
【００６１】
なお、トレンチ内に絶縁物１１を埋め込む際に、絶縁物で完全に埋め込む必要はなく、図１２に示すように、絶縁物中に空洞１２が存在しても構わない。アスペクト比の高いトレンチ内に絶縁物１１を埋め込む場合、絶縁膜を堆積すると、メサ角部において異常成長が起こることがある。しかし、トレンチ側壁が酸化膜などで欠陥などを発生させずにパッシベーション膜が形成されていれば、絶縁物１１中に空洞１２が存在していても電気的に問題はない。
【００６２】
さらに、前記絶縁物１１を埋め込まないで、ｎピラー層３とｐピラー層４の境界部に沿って間欠的あるいは連続的に空洞が存在するように構成しても、前記絶縁物１１を埋め込んだ場合とほぼ同様の効果が得られる。
【００６３】
＜第３の実施形態＞
図１３は、本発明の第３の実施形態に係るリサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００６４】
このＭＯＳＦＥＴは、図１を参照して前述した第１の実施形態のＭＯＳＦＥＴと比べて、ドリフト層中のスーパージャンクション構造を構成するｎピラー層３とｐピラー層４の境界部に沿って間欠的に空洞１２が存在している点が異なり、その他は同じであるので図１中と同一符号を付して詳しい説明は省略する。
【００６５】
上記空洞１２は、第２の実施形態で示したパワーＭＯＳＦＥＴと同様に絶縁膜として働き、耐圧は低下せず、横方向の空乏層を小さくするので、ＭＯＳＦＥＴのオン抵抗は小さくなる。
【００６６】
上記したような断面形状を有する構造は、アスペクト比の高いスーパージャンクションを形成するプロセスを採用することにより実現可能である。
【００６７】
図１４（Ａ）乃至（Ｆ）は、図１３のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図である。
【００６８】
まず、不純物濃度が２段階に変化したエピウェハをｎピラー３およびそれより不純物濃度が低いｎ−ドリフト層２として用意する。そして、ｎピラー３の表面にｐピラーを形成するためのボロンイオンをマスクパターン９２を用いて選択的に注入する。その後、絶縁物挿入用のトレンチを形成し、拡散を行う。この際、絶縁物挿入用のトレンチで分離されている領域内では横方向拡散は起きないので、アスペクト比の高いｐピラー４が形成される。その後、水素雰囲気中で熱処理を行うことにより、トレンチ側壁のＳｉ原子が流動し、空洞１２を形成しながらトレンチを埋めるようになり、平坦な表面が得られる。その後、表面にＭＯＳＦＥＴ構造を形成する。
【００６９】
図１４に示したプロセスフローでは、ｐピラー４のみイオン注入により形成したが、ｎピラー３もリンをイオン注入することにより形成するように実施可能である。また、ピラーの拡散時に、トレンチ側壁やウェハ表面に酸化膜を形成しても実施可能である。また、空洞の数は、トレンチ幅などの形状により決まるので、単数でも複数でも実施可能である。
【００７０】
また、図１４に示したプロセスフローで形成したｐピラー４は、拡散により深さ方向へ不純物濃度が次第（連続的）に小さくなっていくプロファイルを有する。ｎピラー３も拡散により形成すると、ｐピラーと同様な不純物濃度プロファイルを持つようになる。
【００７１】
なお、本発明は、前述した各実施形態に限定されるものではなく、これらに基づいて当業者が容易に考え得る変形はすべて適用可能である。
【００７２】
即ち、例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
【００７３】
また、ｐピラー層４の平面パターンは、前記ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００７４】
また、ｐベース層６及びｎソース層７、ゲート電極１０の平面パターンは、前記ストライプ状に限らず、格子状および千鳥状に形成してもよく、ストライプ状に形成する場合、スーパージャンクション構造と平行に形成しても、直交するように形成してもよい。
【００７５】
また、ＭＯＳゲート構造は、前記プレナー構造に限らず、トレンチ構造でも実施可能である。
【００７６】
また、半導体として、前記シリコン（Ｓｉ）に限らず、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００７７】
また、前記パワーＭＯＳＦＥＴに限らず、スーパージャンクション構造を有する素子であれば、ＳＢＤ、ＭＰＳダイオード、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴなどの素子でも適用可能である。
【００７８】
【発明の効果】
上述したように本発明の電力用半導体素子によれば、従来と同様なプロセスで従来のスーパージャンクション構造よりも低いオン抵抗を実現でき、ウェハコストやチップコストの低いパワーＭＯＳＦＴを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図２】図１中のｎ−ドリフト層の厚さを変化させた場合のオン抵抗の変化を示す特性図。
【図３】図１のＭＯＳＦＥＴにおいて従来例のスーパージャンクション構造よりもオン抵抗が低くなる最大の層厚比ＡＭＡＸ とスーパージャンクション構造のアスペクト比Ｂとの積ＡＭＡＸ ・Ｂのアスペクト比依存性を示す特性図。
【図４】図１のＭＯＳＦＥＴにおいて最も低いオン抵抗からその＋５％程度のオン抵抗までを実現する層厚比Ａとスーパージャンクション構造のアスペクト比Ｂの積Ａ・Ｂのアスペクト比依存性を示す特性図。
【図５】図１のＭＯＳＦＥＴにおいて最もオン抵抗が低くなる最適層厚比Ａｏｐｔとスーパージャンクション構造のアスペクト比Ｂの積Ａｏｐｔ・Ｂのアスペクト比依存性を示す特性図。
【図６】図１のＭＯＳＦＥＴにおいてｎ−ドリフト層厚ｔのアスペクト比依存性を示す特性図。
【図７】図１のＭＯＳＦＥＴにおいてｎ−層不純物濃度Ｎｎのアスペクト比依存性を示す特性図。
【図８】本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図９】図８のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図。
【図１０】図８のＭＯＳＦＥＴを製造するプロセスフローの他の例を示す概略的な断面図。
【図１１】図９あるいは図１０に示したプロセスフローで形成したｐピラー４中の不純物濃度について縦方向におけるプロファイルの一例を示す図。
【図１２】本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図１３】本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図１４】図１３のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図。
【図１５】従来のスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【符号の説明】
１…ｎ＋ドレイン層、２…ｎ−ドリフト層（第１の半導体層）、３…ｎピラー層（第２の半導体層）、４…ｐピラー層（第３の半導体層）、５…ドレイン電極（第１の主電極）、６…ｐベース層（第４の半導体層）、７…ｎソース層（第５の半導体層）、８…ソース電極（第２の主電極）、９…Ｓｉ酸化膜（ゲート絶縁膜）、１０…ゲート電極（制御電極）。
【発明の属する技術分野】
本発明は、大電力の制御に用いられる電力用半導体素子に係り、特にスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴにおけるドリフト層の構造に関する。
【０００２】
【従来の技術】
電力用半導体素子の１つである縦形パワーＭＯＳＦＥＴは、そのオン抵抗が伝導層（ドリフト層）部分の電気抵抗に大きく依存する。上記ドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフは、素子材料により決まる限界が有り、この限界を越えることが既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるリサーフ構造（ｐピラー層とｎピラー層）を埋め込んだ構造が知られている。
【０００４】
図１５は、リサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【０００５】
このＭＯＳＦＥＴは、ｎピラー層１０３の一方の表面にｎ＋型ドレイン層（ｎ＋基板）１０１が形成され、このｎ＋型ドレイン層１０１上にはドレイン電極１０５が形成されている。また、ｎピラー層１０３の他方の表面には複数のｐ型ベース層１０６が選択的に形成され、この各ｐ型ベース層１０６表面にはｎ＋型ソース層１０７が選択的に形成されている。また、前記ｐ型ベース層１０６及び前記ｎ＋型ソース層１０７から前記ｎピラー層１０３を介して隣りの前記ｐ型ベース層１０６及び前記ｎ＋型ソース層１０７に至る領域上には、ゲート絶縁膜１０９を介してゲート電極１１０が形成されている。
【０００６】
また、上記ゲート絶縁膜１０９を介してゲート電極１１０を挟むように、一方の前記ｐ型ベース層１０６及びｎ＋型ソース層１０７上には、各々ソース電極１０８が形成されている。そして、前記ｐ型ベース層１０６と前記ドレイン電極１０５との間の前記ｎピラー層１０３中には、前記ｐ型ベース層１０６に接続されたｐピラー層１０４が形成されている。即ち、ドリフト層全体にｎピラー層１０３とｐピラー層１０４が交互に横方向に繰り返す縦型リサーフ構造となっている。このようなスーパージャンクション構造のＭＯＳＦＥＴでは、これらのピラー層の間隔（セル幅）を狭くすることにより、前記ｎピラー層１０３の不純物濃度を増やすことが可能となり、オン抵抗が下がる。
【０００７】
上記ＭＯＳＦＥＴにスーパージャンクション構造を埋め込む具体的なプロセスを述べると、エピタキシャル成長されたＳｉ基板上のｎ層表面に選択的にボロンをイオン注入し、ｎ層のエピタキシャル成長を行うことによって、前記イオン注入したボロンを埋め込む。上記エピタキシャル成長されたｎ層表面に再び選択的にボロンのイオン注入を行った後、再びｎ層のエピタキシャル成長を行う。このようにボロンイオンの埋め込みと結晶成長（埋め込みエピ成長）を複数回繰り返す工程後、熱処理を加えて埋め込まれたボロンを拡散させると、縦方向（深さ方向）に伸びた断面波型のｐピラー層１０４が形成される。
【０００８】
しかし、上記したようにｎ層のエピ成長とｐ型ドーパントのイオン注入を繰り返してスーパージャンクション構造を埋め込む方法は、複雑な作製プロセスを要するので、従来のパワーＭＯＳＦＥＴに比べて、ウェハの製造コストが増加してしまう。
【０００９】
なお、前述したようにセル幅を狭くすることによりオン抵抗を下げることが可能であるが、セル幅を狭くするためには、前記イオン注入されたボロンの１回当りの拡散の深さおよび幅を小さくし、ボロンイオンの埋め込みとエピタキシャル成長の繰り返し回数を増やさなければならなく、ウェハコストが一層増加してしまう。
【００１０】
なお、スーパージャンクション構造のＭＯＳＦＥＴの構造は、特許文献１などにも開示されている。
【００１１】
【特許文献１】
特表２００１−５０１０４２号公報
【００１２】
【発明が解決しようとする課題】
上記したように従来のスーパージャンクション構造を埋め込んだ縦形パワーＭＯＳＦＥＴは、オン抵抗を下げるためにセル幅を狭くするためには、複雑な作製プロセスを必要とするという問題があった。
【００１３】
本発明は上記の事情に鑑みてなされたもので、スーパージャンクション構造を埋め込んだ縦形パワーＭＯＳＦＥＴのスーパージャンクション構造を形成するプロセスを複雑化せずに、高耐圧、低オン抵抗の縦形パワーＭＯＳＦＴを実現し得る電力用半導体素子を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成され、横方向に周期的に配置された第１導電型の第２の半導体層および第２導電型の第３の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第２の半導体層および第３の半導体層の表面に選択的に形成された第２導電型の第４の半導体層と、前記第４の半導体層の表面に選択的に形成された第１導電型の第５の半導体層と、前記第４の半導体層および前記第５の半導体層の表面に接合するように形成された第２の主電極と、前記第２の半導体層、第４の半導体層および第５の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、前記第１の半導体層の不純物濃度は前記第２の半導体層の不純物濃度よりも低く、前記第１の半導体層の厚さｔと前記第２の半導体層の厚さｄとの和に対する前記第１の半導体層の厚さｔの比（＝ｔ／（ｔ＋ｄ））を表わす層厚比Ａは０．７２以下であることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００１６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００１７】
このＭＯＳＦＥＴは、第１の半導体層としてｎ−ドリフト層２の表面には、スーパージャンクション構造を形成する第２の半導体層としてｎピラー層３と第３の半導体層であるｐピラー層４が形成されている。ｎ−ドリフト層２の他方の表面に高濃度半導体層であるｎ＋ドレイン層１が形成され、このｎ＋ドレイン層１上には、第１の主電極としてドレイン電極５が形成されている。
【００１８】
なお、前記ｎ−ドリフト層２とｎ＋ドレイン層１の形成方法は、前記ｎ−ドリフト層１の片面に不純物拡散をして形成してもよく、前記ｎ＋ドレイン層１を基板として前記ｎ−ドリフト層２を結晶成長してもよい。
【００１９】
前記スーパージャンクション構造の表面には、第４の半導体層としてｐ型ベース層６が選択的に、且つ、平面ストライプ形状に拡散形成されており、このｐ型ベース層６の表面には第５の半導体層としてのｎ＋型ソース層７が選択的に、且つ、平面ストライプ形状に拡散形成されている。
【００２０】
そして、ｐ型ベース層６に形成されたｎ＋型ソース層７から当該ｐ型ベース層６、ｎピラー層３を介して隣りのｐベース層６およびｎソース層７に至る領域上の表面には、膜厚約０．１μｍのゲート絶縁膜（例えばＳｉ酸化膜）９を介して制御電極としてゲート電極１０が平面ストライプ形状に形成されている。
【００２１】
さらに、ゲート絶縁膜９を介してゲート電極１０を挟み、各ｐ型ベース層６上には、ｐ型ベース層６の表面およびｎ＋型ソース層７の表面に接合するように第２の主電極であるソース電極８が平面ストライプ形状に形成されている。
【００２２】
上述したように本実施例のＭＯＳＦＥＴは、第２の半導体層（ｎピラー層３）と第３の半導体層（ｐピラー層４）で形成されるスーパージャンクション構造および第１の半導体層（ｎ−ドリフト層）２でドリフト層が構成されている。
【００２３】
第１の主電極（ドレイン電極５）と第２の主電極（ソース電極８）との間に高電圧を加えた時にｎピラー層３とｐピラー層４からなるスーパージャンクション構造が完全空乏化する。そして、上記２つの領域（スーパージャンクション構造およびｎ−ドリフト層２）の両方で耐圧を保持しているので、スーパージャンクション構造の厚さを従来例よりも薄くすることが可能となる。したがって、従来例と同じアスペクト比のスーパージャンクション構造を複数回の埋め込みエピにより形成する場合では、従来例よりも埋め込みエピ回数を減らすことが可能となり、プロセスの簡略化が可能となり、ウェハコストを低減することが可能となる。
【００２４】
図２は、図１中のｎ−ドリフト層２の厚さを変化させた場合のオン抵抗の変化を示す特性図である。横軸は、ドリフト層全体の厚さ（スーパージャンクション構造の厚さｄとｎ−ドリフト層２の厚さｔとの和）に対するｎ−ドリフト層２の厚さｔの比Ａ（＝ｔ／（ｔ＋ｄ））を表わす層厚比である。縦軸は、従来のスーパージャンクションＭＯＳＦＥＴのオン抵抗で規格化したオン抵抗を示している。ここで、ｐピラー層４の水平方向の周期ｗに対するｎピラー層３の厚さｄの比（＝ｄ／ｗ）を表わすスーパージャンクション（ＳＪ）構造のアスペクト比Ｂをパラメータとして、１．５から３まで変化させた場合のオン抵抗を示している。
【００２５】
図２から分かるように、縦軸は規格化したオン抵抗であるから、この値が１以下となることは、本実施例の構造が従来例の構造よりも低オン抵抗になることを示している。
【００２６】
スーパージャンクション構造の利点を得るためには、アスペクト比Ｂは１．５以上であることが望ましく、アスペクト比Ｂが１．５の場合は、層厚比Ａを０．７２以下とすれば、従来例のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗になる。アスペクト比Ｂが同じで低オン抵抗ということは、プロセスの工程や難易度を増やさずに低オン抵抗を得ることが可能であることを示している。
【００２７】
また、図２から分かるように、スーパージャンクション構造のアスペクト比Ｂが変化すると、本実施例のＭＯＳＦＥＴが従来例のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗となる層厚比Ａの範囲が変化する。また、層厚比Ａを変化させると、最もオン抵抗が小さくなる層厚比が存在する。
【００２８】
図３は、図１のＭＯＳＦＥＴにおいて従来例のスーパージャンクション構造よりもオン抵抗が低くなる最大の層厚比ＡＭＡＸ とスーパージャンクション構造のアスペクト比Ｂとの積ＡＭＡＸ ・Ｂのアスペクト比依存性を示す特性図である。
【００２９】
図３から分かるように、アスペクト比Ｂが変化しても最大層厚比ＡＭＡＸ とアスペクト比Ｂとの積（ＡＭＡＸ ×Ｂ）は変化せず、１．１５程度となっている。これより、層厚比Ａとアスペクト比Ｂとの積が１．１５以下となるように素子を形成することにより、従来例のスーパージャンクションＭＯＳＦＥＴよりも低いオン抵抗が実現できる。
【００３０】
図４は、図１のＭＯＳＦＥＴにおいて最も低いオン抵抗からその＋５％程度のオン抵抗までを実現する層厚比Ａとスーパージャンクション構造のアスペクト比Ｂの積Ａ・Ｂのアスペクト比依存性を示す特性図である。
【００３１】
図４から分かるように、低いオン抵抗が得られるように、Ａ・Ｂがハッチング表示の最適範囲に入るように、層厚比Ａとアスペクト比Ｂを設計することが望ましい。ここで、ハッチング表示の範囲は、
−０．０４Ｂ＋０．４８＜（Ａ×Ｂ）＜０．１３Ｂ＋０．５９ …（１）
である。
【００３２】
図５は、図１のＭＯＳＦＥＴにおいて最もオン抵抗が低くなる最適層厚比Ａｏｐｔとスーパージャンクション構造のアスペクト比Ｂの積Ａｏｐｔ・Ｂのアスペクト比依存性を示す特性図である。
【００３３】
図５から分かるように、Ａｏｐｔ・Ｂの積は、Ｂに関係なくほぼ一定である。Ａｏｐｔ・Ｂを０．６５程度にすることにより、本実施例の構造により最も低いオン抵抗が実現できる。１０％程度のプロセスマージンを考慮し、
０．５８＜（Ａ×Ｂ）＜０．７１ …（２）
とすることが望ましい。
【００３４】
次に、図１中のｎ−ドリフト層２の具体的な設計について述べる。
【００３５】
ｎ−ドリフト層２の厚さｔと不純物濃度Ｎｎは、従来例のパワーＭＯＳＦＥＴのドリフト層と同様に設計が可能である。
【００３６】
従来のパワーＭＯＳＦＥＴのドリフト層厚ｔｄは、耐圧ＶＢに対して、
ｔｄ＝Ｃ×ＶＢ７／６ （ｃｍ） …（３）
と表されることが知られている。但し、Ｃは定数である。
【００３７】
これに対して、従来のパワーＭＯＳＦＥＴでは、ドリフト層で全ての耐圧を保持するが、本実施例のＭＯＳＦＥＴではｎ−ドリフト層２とスーパージャンクション構造の両方で耐圧を保持する。ｎ−ドリフト層２で保持する耐圧は、ほぼ層厚比Ａに比例するので、ｎ−ドリフト層２の厚さｔは、次式のように表せる。
【００３８】
ｔ＝Ｃｔ×（Ａ×ＶＢ）７／６ （ｃｍ） …（４）
但し、Ｃｔはｎ−層厚係数である。
【００３９】
ここで、層厚比Ａが最大層厚比ＡＭＡＸ の時のｎ−ドリフト層厚ｔと耐圧ＶＢよりｎ−層厚係数Ｃｔを求めてプロットすると、図６に示すようになる。
【００４０】
図６は、図１のＭＯＳＦＥＴにおいて最大層厚比ＡＭＡＸ の時のｎ−ドリフト層厚ｔのアスペクト比依存性を示す特性図である。
【００４１】
図６から分かるように、Ｃｔはアスペクト比Ｂに依存せずに２．３×１０−６でほぼ一定となる。これより、最大のｎ−ドリフト層厚ｔＭＡＸ を求めることが可能であり、ｎ−ドリフト層厚をｔＭＡＸ 以下とすることで、従来のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗が実現できる。プロセスマージンを考えて、１０％程度の余裕を持たせると、
ｔ＜２．５３×１０−６×（Ａ×ＶＢ）７／６ （ｃｍ） …（５）
とすることが望ましい。
【００４２】
また、従来のパワーＭＯＳＦＥＴのドリフト層濃度Ｎｄは、耐圧ＶＢに対して、 Ｎｄ＝Ｄ×ＶＢ−４／３ （ｃｍ−３） …（６）
と表されることが知られている。但し、Ｄは定数である。
【００４３】
そして、前記ドリフト層厚と同様に本実施例のＭＯＳＦＥＴに用いるように上式（６）を変形すると、
Ｎｎ＝Ｄｎ×（Ａ×ＶＢ）−４／３ （ｃｍ−３） …（７）
となる。但し、Ｄｎはｎ−層濃度定数である。
【００４４】
ここで、層厚比Ａが最大層厚比ＡＭＡＸ の時のｎ−ドリフト層濃度Ｎｎと耐圧ＶＢよりｎ−層濃度定数Ｄｎを求めてプロットすると、図７のようになる。
【００４５】
図７は、図１のＭＯＳＦＥＴにおいて最大層厚比ＡＭＡＸ の時のｎ−ドリフト層濃度Ｎｎのアスペクト比依存性を示す特性図である。
【００４６】
図７から分かるように、ｎ−層濃度定数Ｄｎも前述したｎ−層厚係数Ｃｔと同様にアスペクト比に依存せず、１．２３×１０１８でほぼ一定となる。これより、最大のｎ−ドリフト層不純物濃度ＮｎＭＡＸ を求めることが可能であり、ｎ−ドリフト層不純物濃度をＮｎＭＡＸ 以上とすることで、従来のスーパージャンクションＭＯＳＦＥＴよりも低オン抵抗が実現できる。プロセスマージンを考えて、１０％程度の余裕を持たせると、
Ｎｎ＞１．１１×１０１８×（Ａ×ＶＢ）−４／３ （ｃｍ−３） …（８）
とすることが望ましい。
【００４７】
これらの式を用いて、６００Ｖクラス素子の具体的な設計を行うと、次のようになる。耐圧マージンを考慮して、耐圧は７００Ｖとする。アスペクト比Ｂを２とした場合は、図３に示されるように層厚比Ａを０．５７以下にする。最もオン抵抗が低くなる層厚比Ａｏｐｔは、図５に示されるように０．３２５となる。これより、ｎ−ドリフト層２の厚さｔと濃度Ｎｎは、
ｔ＜２７．２μｍ
Ｎｎ＞３．８×１０１４ｃｍ−３
となり、最適なｎ−ドリフト層２の厚さｔと濃度Ｎｎは、
ｔ＝１４．１μｍ
Ｎｎ＝８×１０１４ｃｍ−３
となる。
【００４８】
上記したように最適設計を行うことにより、最も低いオン抵抗が実現され、従来のスーパージャンクションＭＯＳＦＥＴと比較して、アスペクト比Ｂを０．５大きくしたことと同様な効果が得られる。つまり、最適設計されたアスペクト比Ｂ＝２の本実施例のパワーＭＯＳＦＥＴは、アスペクト比Ｂ＝２．５の従来のスーパージャンクションＭＯＳＦＥＴと同等なオン抵抗となる。
【００４９】
これにより、複数回の埋め込みエピ成長によりスーパージャンクション構造を形成する場合、本実施例のパワーＭＯＳＦＥＴでは成長回数を１回減らしても従来のパワーＭＯＳＦＥＴと同じオン抵抗を実現することが可能である。
【００５０】
＜第２の実施形態＞
図８は、本発明の第２の実施形態に係るリサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００５１】
このＭＯＳＦＥＴは、図１を参照して前述した第１の実施形態のＭＯＳＦＥＴと比べて、ドリフト層中のスーパージャンクション構造を構成するｎピラー層３とｐピラー層４の間に絶縁膜１１が介在している点が異なり、その他は同じであるので図１中と同一符号を付して詳しい説明は省略する。なお、上記絶縁物膜１１は、ｐベース層６の一部を貫通するように形成されているが、ｐベース層６はソース電極８が接合しているので全体的に同一電位に設定されている。
【００５２】
上記構成において、前記絶縁膜１１の厚さがある程度薄いと、第１の主電極（ドレイン電極５）と第２の主電極（ソース電極８）との間に高電圧を加えた時にｎピラー層３とｐピラー層４からなるスーパージャンクション構造が完全空乏化する動作に影響はなく、耐圧は低下しない。加えて、ｎピラー層３とｐピラー層４との間の空乏層が小さくなるので、オン抵抗はさらに低下する。
【００５３】
そして、絶縁膜１１が挿入されていることにより、ｐピラー４内の不純物の拡散が抑制され、アスペクト比Ｂの高いスーパージャンクション構造を形成することが容易になる。
【００５４】
図９（Ａ）乃至（Ｆ）は、図８のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図である。
【００５５】
まず、ｎピラー３およびそれより不純物濃度が低いｎ−ドリフト層２として、不純物濃度が２段階に変化したエピタキシャルウェハ（シリコンウェハ）を用意し、マスクパターン９１を用いてｎピラー３に絶縁物挿入用のトレンチを形成し、トレンチ内に絶縁物１１を埋め込む。そして、ｐピラーを形成するためのボロンイオンをマスクパターン９２を用いて選択的に注入し、拡散する。この際、絶縁物１１で分離されている領域内では横方向拡散は起きないので、アスペクト比の高いｐピラー４が形成される。その後、表面にＭＯＳＦＥＴ構造を形成する。
【００５６】
図１０（Ａ）乃至（Ｆ）は、図８のＭＯＳＦＥＴを製造するプロセスフローの他の例を示す概略的な断面図である。
【００５７】
まず、ｎピラー３およびそれより不純物濃度が低いｎ−ドリフト層２として、不純物濃度が２段階に変化したエピウェハを用意する。そして、ｎピラー３の表面にｐピラーを形成するためのボロンイオンをマスクパターン９２を用いて選択的に注入する。その後、絶縁物挿入用のトレンチを形成し、拡散を行う。この際、絶縁物挿入用のトレンチで分離されている領域内では横方向拡散は起きないので、アスペクト比の高いｐピラー４が形成される。その後、トレンチ内に絶縁物１１を埋め込み、表面にＭＯＳＦＥＴ構造を形成する。
【００５８】
図９あるいは図１０に示したプロセスフローでは、ｐピラー４のみイオン注入により形成したが、ｎピラー３もリンをイオン注入することにより形成しても実施可能である。また、ピラーの拡散時に、トレンチ側壁やウェハ表面に酸化膜を形成しても実施可能である。また、トレンチ内を埋め込む絶縁物は、熱酸化膜でも堆積した酸化膜や窒化膜などでも実施可能である。
【００５９】
図１１は、図９あるいは図１０に示したプロセスフローで形成したｐピラー４中のｐ型不純物濃度について縦（深さ）方向におけるプロファイルの一例を示している。
【００６０】
図９あるいは図１０中のｎピラー３は、例えば１０μｍ程度の深さであれば１回の埋め込みエピタキシャル成長により実現でき、それに対して前述したプロセスフローでｐピラー４を形成する際の拡散による深さ方向の不純物濃度プロファイルは次第（連続的）に小さくなっていく。図８中のｎピラー３も、拡散により形成すると、ｐピラー４と同様な不純物濃度プロファイルを持つようになる。
【００６１】
なお、トレンチ内に絶縁物１１を埋め込む際に、絶縁物で完全に埋め込む必要はなく、図１２に示すように、絶縁物中に空洞１２が存在しても構わない。アスペクト比の高いトレンチ内に絶縁物１１を埋め込む場合、絶縁膜を堆積すると、メサ角部において異常成長が起こることがある。しかし、トレンチ側壁が酸化膜などで欠陥などを発生させずにパッシベーション膜が形成されていれば、絶縁物１１中に空洞１２が存在していても電気的に問題はない。
【００６２】
さらに、前記絶縁物１１を埋め込まないで、ｎピラー層３とｐピラー層４の境界部に沿って間欠的あるいは連続的に空洞が存在するように構成しても、前記絶縁物１１を埋め込んだ場合とほぼ同様の効果が得られる。
【００６３】
＜第３の実施形態＞
図１３は、本発明の第３の実施形態に係るリサーフ構造を埋め込んだ縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００６４】
このＭＯＳＦＥＴは、図１を参照して前述した第１の実施形態のＭＯＳＦＥＴと比べて、ドリフト層中のスーパージャンクション構造を構成するｎピラー層３とｐピラー層４の境界部に沿って間欠的に空洞１２が存在している点が異なり、その他は同じであるので図１中と同一符号を付して詳しい説明は省略する。
【００６５】
上記空洞１２は、第２の実施形態で示したパワーＭＯＳＦＥＴと同様に絶縁膜として働き、耐圧は低下せず、横方向の空乏層を小さくするので、ＭＯＳＦＥＴのオン抵抗は小さくなる。
【００６６】
上記したような断面形状を有する構造は、アスペクト比の高いスーパージャンクションを形成するプロセスを採用することにより実現可能である。
【００６７】
図１４（Ａ）乃至（Ｆ）は、図１３のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図である。
【００６８】
まず、不純物濃度が２段階に変化したエピウェハをｎピラー３およびそれより不純物濃度が低いｎ−ドリフト層２として用意する。そして、ｎピラー３の表面にｐピラーを形成するためのボロンイオンをマスクパターン９２を用いて選択的に注入する。その後、絶縁物挿入用のトレンチを形成し、拡散を行う。この際、絶縁物挿入用のトレンチで分離されている領域内では横方向拡散は起きないので、アスペクト比の高いｐピラー４が形成される。その後、水素雰囲気中で熱処理を行うことにより、トレンチ側壁のＳｉ原子が流動し、空洞１２を形成しながらトレンチを埋めるようになり、平坦な表面が得られる。その後、表面にＭＯＳＦＥＴ構造を形成する。
【００６９】
図１４に示したプロセスフローでは、ｐピラー４のみイオン注入により形成したが、ｎピラー３もリンをイオン注入することにより形成するように実施可能である。また、ピラーの拡散時に、トレンチ側壁やウェハ表面に酸化膜を形成しても実施可能である。また、空洞の数は、トレンチ幅などの形状により決まるので、単数でも複数でも実施可能である。
【００７０】
また、図１４に示したプロセスフローで形成したｐピラー４は、拡散により深さ方向へ不純物濃度が次第（連続的）に小さくなっていくプロファイルを有する。ｎピラー３も拡散により形成すると、ｐピラーと同様な不純物濃度プロファイルを持つようになる。
【００７１】
なお、本発明は、前述した各実施形態に限定されるものではなく、これらに基づいて当業者が容易に考え得る変形はすべて適用可能である。
【００７２】
即ち、例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
【００７３】
また、ｐピラー層４の平面パターンは、前記ストライプ状に限らず、格子状や千鳥状に形成してもよい。
【００７４】
また、ｐベース層６及びｎソース層７、ゲート電極１０の平面パターンは、前記ストライプ状に限らず、格子状および千鳥状に形成してもよく、ストライプ状に形成する場合、スーパージャンクション構造と平行に形成しても、直交するように形成してもよい。
【００７５】
また、ＭＯＳゲート構造は、前記プレナー構造に限らず、トレンチ構造でも実施可能である。
【００７６】
また、半導体として、前記シリコン（Ｓｉ）に限らず、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【００７７】
また、前記パワーＭＯＳＦＥＴに限らず、スーパージャンクション構造を有する素子であれば、ＳＢＤ、ＭＰＳダイオード、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ、ＪＦＥＴ、ＩＧＢＴなどの素子でも適用可能である。
【００７８】
【発明の効果】
上述したように本発明の電力用半導体素子によれば、従来と同様なプロセスで従来のスーパージャンクション構造よりも低いオン抵抗を実現でき、ウェハコストやチップコストの低いパワーＭＯＳＦＴを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図２】図１中のｎ−ドリフト層の厚さを変化させた場合のオン抵抗の変化を示す特性図。
【図３】図１のＭＯＳＦＥＴにおいて従来例のスーパージャンクション構造よりもオン抵抗が低くなる最大の層厚比ＡＭＡＸ とスーパージャンクション構造のアスペクト比Ｂとの積ＡＭＡＸ ・Ｂのアスペクト比依存性を示す特性図。
【図４】図１のＭＯＳＦＥＴにおいて最も低いオン抵抗からその＋５％程度のオン抵抗までを実現する層厚比Ａとスーパージャンクション構造のアスペクト比Ｂの積Ａ・Ｂのアスペクト比依存性を示す特性図。
【図５】図１のＭＯＳＦＥＴにおいて最もオン抵抗が低くなる最適層厚比Ａｏｐｔとスーパージャンクション構造のアスペクト比Ｂの積Ａｏｐｔ・Ｂのアスペクト比依存性を示す特性図。
【図６】図１のＭＯＳＦＥＴにおいてｎ−ドリフト層厚ｔのアスペクト比依存性を示す特性図。
【図７】図１のＭＯＳＦＥＴにおいてｎ−層不純物濃度Ｎｎのアスペクト比依存性を示す特性図。
【図８】本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図９】図８のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図。
【図１０】図８のＭＯＳＦＥＴを製造するプロセスフローの他の例を示す概略的な断面図。
【図１１】図９あるいは図１０に示したプロセスフローで形成したｐピラー４中の不純物濃度について縦方向におけるプロファイルの一例を示す図。
【図１２】本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図１３】本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【図１４】図１３のＭＯＳＦＥＴを製造するプロセスフローの一例を示す概略的な断面図。
【図１５】従来のスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの構成を模式的に示す断面図。
【符号の説明】
１…ｎ＋ドレイン層、２…ｎ−ドリフト層（第１の半導体層）、３…ｎピラー層（第２の半導体層）、４…ｐピラー層（第３の半導体層）、５…ドレイン電極（第１の主電極）、６…ｐベース層（第４の半導体層）、７…ｎソース層（第５の半導体層）、８…ソース電極（第２の主電極）、９…Ｓｉ酸化膜（ゲート絶縁膜）、１０…ゲート電極（制御電極）。
Claims (12)
- 第１導電型の第１の半導体層と、
前記第１の半導体層上に形成され、横方向に周期的に配置された第１導電型の第２の半導体層および第２導電型の第３の半導体層と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第２の半導体層および第３の半導体層の表面に選択的に形成された第２導電型の第４の半導体層と、
前記第４の半導体層の表面に選択的に形成された第１導電型の第５の半導体層と、
前記第４の半導体層および前記第５の半導体層の表面に接合するように形成された第２の主電極と、
前記第２の半導体層、第４の半導体層および第５の半導体層の表面にゲート絶縁膜を介して形成された制御電極
とを具備し、
前記第１の半導体層の不純物濃度は前記第２の半導体層の不純物濃度よりも低く、前記第１の半導体層の厚さｔと前記第２の半導体層の厚さｄとの和に対する前記第１の半導体層の厚さｔの比（＝ｔ／（ｔ＋ｄ））を表わす層厚比Ａは０．７２以下であることを特徴とする電力用半導体素子。 - 前記第３の半導体層の水平方向の周期ｗに対する前記第２の半導体層の厚さｄの比（＝ｄ／ｗ）を表わすアスペクト比Ｂと前記層厚比Ａとの積（Ａ×Ｂ）が、１．１５以下であることを特徴とする請求項１記載の電力用半導体素子。
- 前記第３の半導体層の水平方向の周期ｗに対する前記第２の半導体層の厚さｄの比（＝ｄ／ｗ）を表わすアスペクト比Ｂと前記層厚比Ａとの関係が、
−０．０４Ｂ＋０．４８＜（Ａ×Ｂ）＜０．１３Ｂ＋０．５９
であることを特徴とする請求項１記載の電力用半導体素子。 - 前記第３の半導体層の水平方向の周期ｗに対する前記第２の半導体層の厚さｄの比（＝ｄ／ｗ）を表わすアスペクト比Ｂと前記層厚比Ａとの積（Ａ×Ｂ）が、
０．５８＜（Ａ×Ｂ）＜０．７１
であることを特徴とする請求項１記載の電力用半導体素子。 - 前記第１の半導体層の厚さｔと、耐圧ＶＢ（Ｖ）と、前記アスペクト比Ｂと、前記層厚比Ａとの関係が、
ｔ＜２．５３×１０−６×（Ａ×ＶＢ）７／６ （ｃｍ）
であることを特徴とする請求項２記載の電力用半導体素子。 - 前記第１の半導体層の不純物濃度Ｎｎと、耐圧ＶＢ（Ｖ）と、前記アスペクト比Ｂと、前記層厚比Ａとの関係が、
Ｎｎ＞１．１１×１０１８×（Ａ×ＶＢ）−４／３ （ｃｍ−３）
であることを特徴とする請求項３記載の電力用半導体素子。 - 前記第２の半導体層と前記第３の半導体層との間に絶縁物が介在することを特徴とする請求項１記載の電力用半導体素子。
- 前記絶縁物中に空洞が存在することを特徴とする請求項７記載の電力用半導体素子。
- 前記第２の半導体層もしくは前記第３の半導体層のどちらか一方もしくは両方は、深さ方向に不純物濃度が次第に小さくなる不純物プロファイルを有することを特徴とする請求項１乃至８のいずれか１項に記載の電力用半導体素子。
- 前記第２の半導体層と前記第３の半導体層の境界部に空洞が存在することを特徴とする請求項１記載の電力用半導体素子。
- 前記空洞は前記境界部に沿って間欠的に存在することを特徴とする請求項１０記載の電力用半導体素子。
- 前記第２の半導体層もしくは前記第３の半導体層のどちらか一方もしくは両方は、深さ方向に不純物濃度が次第に小さくなる不純物プロファイルを有することを特徴とする請求項１０または１１記載の電力用半導体素子。
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