CN102376580B - 超级结半导体器件的制作方法 - Google Patents
超级结半导体器件的制作方法 Download PDFInfo
- Publication number
- CN102376580B CN102376580B CN 201010265294 CN201010265294A CN102376580B CN 102376580 B CN102376580 B CN 102376580B CN 201010265294 CN201010265294 CN 201010265294 CN 201010265294 A CN201010265294 A CN 201010265294A CN 102376580 B CN102376580 B CN 102376580B
- Authority
- CN
- China
- Prior art keywords
- type
- epitaxial loayer
- semi
- conductive
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种超级结半导体器件的制作方法，在高掺杂的第一种类型半导体的硅基片上成长第一种类型半导体的外延层；在所述外延层上端区域中形成第二种类型半导体的阱；在所述外延层中形成沟槽并在所述沟槽中填入第二种类型半导体的硅；在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；在所述外延层上形成栅氧化膜和栅极区；在所形成的阱中形成高掺杂的第一种类型半导体的源区；形成栅-金属间介质膜；形成接触孔；形成表面金属膜；形成背面金属层。本发明能够有效提高器件的可靠性，降低工艺成本。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种超级结半导体器件的制作方法。
背景技术
超级结MOSFET(METAL-OXIDE-SEMICONDUCTOR FIELD EFFECTTRANSISTOR，金属-氧化物-半导体场效应管，结合图1所示)采用新的耐压层结构-利用一系列的交替排列的P型和N型半导体薄层(或称半导体柱层)，在截止状态下P型区和N型区在较低电压下就完全耗尽，承受高的电压，因此可以使P型区和N型区都在相对高掺杂浓度下实现高的击穿电压；在导通状态下，由于N型区具有相对高的掺杂浓度(一般可以做到常规VDMOS的N型区掺杂浓度的10倍以上)，从而获得低导通电阻；超级结MOSFET由于同时可以获得低导通电阻和高击穿电压，打破了传统功率MOSFET理论极限，获得了广泛重视。
该器件的结构和制作方法可分为两大类：第一类是利用多次光刻-外延成长和注入来获得交替排列的P型和N型掺杂区。第二类是在N型硅外延层上开沟槽，往沟槽中填入P型多晶硅，或倾斜注入P型杂质，或填入P型外延。上述第一类工艺不仅工艺复杂，实现难度大，而且成本很高。第二类工艺中，利用P型外延填满沟槽的方式虽然工艺难度较大，但由于其拥有成本低的特点，很有应用前景。
由于采用了交替排列的P型和N型半导体薄层做为器件的耐压结构，在超级结器件的工艺集成上比现在常规的VDMOS(VERTICALDOUBLE-DIFFUSION METAL-OXIDE-SEMICONDUCTOR垂直双扩散金属-氧化物半导体场效应管)更为复杂。一种作法是建议在沟槽形成之前先进行一次阱的注入和源的注入，而做为场板介质的膜的淀积是在第二次源注入完成之后利用CVD工艺来完成的。这样做的缺点是，第一次源的注入使成本增加，特别是采用CVD成长场板介质膜，其膜的质量较差，不能满足器件在使用中需要的可靠性要求。
发明内容
本发明要解决的技术问题是提供一种超级结半导体器件的制作方法，能够有效提高器件的可靠性，降低工艺成本。
为解决上述技术问题，本发明的超级结半导体器件的制作方法采用的第一种技术方案包括如下步骤：
步骤1、在高掺杂的第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤3、在所述外延层中形成沟槽；
步骤4、在所述沟槽中填入第二种类型半导体的硅；
步骤5、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；
步骤6、在所述外延层上形成栅氧化膜和栅极区；
步骤7、在步骤2所形成的阱中形成高掺杂的第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
本发明的超级结半导体器件的制作方法采用的第二种技术方案包括以下步骤：
步骤1、在高掺杂的第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；
步骤5、在所述外延层上形成栅氧化膜和栅极区；
步骤6、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤7、在所述阱中形成高掺杂的第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
本发明的超级结半导体器件的制作方法采用的第三种技术方案包括以下步骤：
步骤1、在高掺杂的第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；
步骤5、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤6、在所述外延层上形成栅氧化膜和栅极区；
步骤7、在所述阱中形成高掺杂的第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
本发明的超级结半导体器件的制作方法采用的第四种技术方案包括以下步骤：
步骤1、在高掺杂的第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层上形成栅氧化膜和栅极区；
步骤5、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤6、在所述栅极区的表面形成场板介质膜，并在器件的终端区域完成图形化；
步骤7、在所述阱中形成高掺杂的第一种类型半导体的源区；
步骤8、在所述外延层和栅极区上形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
本发明的超级结半导体器件的制作方法采用的第五种技术方案包括以下步骤：
步骤1、在高掺杂的第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤5、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；
步骤6、在所述外延层上形成栅氧化膜和栅极区；
步骤7、在所述阱中形成高掺杂的第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
所述第一种类型半导体为N型，第二种类型半导体为P型。
所述外延层的厚度为20-100微米。
所述高掺杂的第一种类型半导体的硅基片的电阻率为0.001-0.01欧姆.厘米。
所述第一种类型半导体的外延层的电阻率为40-0.2欧姆.厘米。
所述第二种类型半导体的硅的电阻率为130-0.5欧姆.厘米。
本发明采用扩散工艺或扩散与CVD工艺相结合的方法形成场板介质膜，利用扩散工艺得到的高质量的栅氧化膜，提高器件的可靠性。
本发明可以采用全面注入的方法形成由第二种类型半导体材料构成的阱，减少了一次光刻工艺，能有效减低工艺成本。
本发明通过提供接触孔的优化技术，包括硅的刻蚀和接触孔之后的高掺杂浓度的P型注入，来提高器件的电流处理能力。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1-12是本发明的方法一实施例工艺流程示意图。
具体实施方式
在下面的实施例中均以一个BVDS(漏源击穿电压)600伏的器件为例进行具体说明。
实施例一
步骤一、参见图1所示，在N+硅基板1-0(高掺杂的第一种类型半导体的硅基片)上形成N-外延层1(第一种类型半导体的外延层)，N+硅基板1-0的电阻率在本实施例中为0.001-0.003欧姆.厘米。N-外延层1的厚度和电阻率是按照器件设计的要求来确定的，如对BVDS600V的器件，N-外延层1的厚度为40-50微米，掺杂浓度在1E15-E16ATOMS/CM3水平，在N-外延层1形成后，利用光刻和离子注入在N-外延层1上端的指定区域形成P阱2。
步骤二、参见图2所示，在N-外延层1上生长介质膜(图中未示)，利用光刻胶做掩膜完成介质膜的刻蚀，再利用该介质膜做硬掩膜，完成沟槽的刻蚀。这里沟槽的深度一般在40-50微米，该沟槽的刻蚀停留在N-外延层1中或者接触到N+硅基板1-0的表面(即所述沟槽的刻蚀要将所述N-外延层1刻穿，停留在N+硅基板1-0的表面)。之后，在所述沟槽中生长P型硅3，利用P型硅将所述沟槽填充满，再通过回刻或化学机械研磨将所述沟槽表面的P型硅除去，使沟槽表面平坦化。最后，利用湿法或干法刻蚀将所述介质膜除掉，得到图2所示的结构。本步骤中前述的介质膜可以是5000-20000埃的氧化膜，也可以是氧化膜与氮化膜两层膜的组合，或者是氧化膜-氮化膜-氧化膜的组合，或是氧化膜与氮氧化膜两层膜的组合，还可以是氧化膜-氮氧化膜-氧化膜的组合。
步骤三、在所述N-外延层1包括沟槽的表面淀积500-15000埃厚的场板用氧化膜(场板介质膜)，之后在器件的终端区域形成图形化，而将别的区域的场板介质膜完全除掉。该场板介质膜至少部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃，厚度为100-8000埃，其余部分可以利用CVD方法成长。
步骤四、参见图3，在所述外延层上利用扩散工艺进行栅氧化膜4成长，栅氧化膜4的厚度为800-1500埃，扩散时的温度为800-1200℃。所述的扩散工艺可以采用湿氧工艺也可以采用干氧工艺。之后，在所述栅氧化膜4上淀积栅膜，该栅膜可以是N型高掺杂的多晶硅或无定形硅，采用CVD工艺完成淀积；所述的高掺杂可以采用原位掺杂或在栅膜淀积后通过做离子注入获得。在由N型高掺杂的多晶硅或无定形硅形成的栅膜上还可以再淀积钨、钨硅或其他金属或含金属的材料以降低栅极区的电阻；最后利用光刻和刻蚀工艺完成栅极区的图形化，形成栅极区5。
步骤五、参见图4所示，在P阱2中利用光刻形成位于所述沟槽两侧的N+源区图形，之后进行N+注入形成N+源区6。
步骤六、参见图5，在栅极区5和N-外延层1的上端成长栅-金属间介质膜7。该栅-金属间介质膜7一般为置于下层的不掺杂的氧化膜或氮化膜加上置于上层的BPSG(BORON-DOPED PHOSPHOSILICATE GLASS，硼磷硅玻璃)或PSG(PHOSPHOSSILICATE GLASS，磷硅玻璃)构成，整个栅-金属间介质膜7的厚度为6000-15000埃，之后利用光刻和刻蚀在栅-金属间介质膜7中形成接触孔8。
步骤七、参见图6，在所述栅-金属间介质膜7的表面和接触孔8中成长表面金属膜9，一般为ALCu(铝铜)、ALSiCu(铝硅铜)，厚度为10000-60000埃。之后利用光刻和刻蚀形成栅电极11和源电极12；最后将N+硅基板1-0减薄到需要的厚度，并N+硅基板1-0的背面(即图6所示的下端面)完成背面金属的淀积，形成背面金属层10。在背面金属层10上形成器件的漏电极14。
实施例二
本实施例与实施例一的不同之处在于，所形成的P阱2，其进行离子注入前不使用光刻，而是采用全面离子注入的方法，在N-外延层1上端区域形成P阱2，以减少制造成本，注入后的示意图如图7所示；另一不同处是在步骤四中，先在N-外延层1上端区域(包括P阱2)中形成沟槽栅的浅沟槽(深度2-6微米)，然后在该浅沟槽中形成栅氧化膜4和栅极层5，最后形成的器件结构如图8所示。
实施例三
本实施例与实施例一的不同之处在于，将形成P阱2的离子注入工艺步骤放在沟槽工艺步骤完成之后，即在步骤一中不做P阱离子注入，而是在步骤二沟槽填充工艺完成之后，步骤三场板介质膜形成进行之前进行P阱离子注入，而且是采用全面离子注入的方法，在N-外延层1上端区域形成P阱2，以减少制造成本；另一不同处是如实施例二所述在步骤四中，要先形成沟槽栅的浅沟槽(深度2-6微米)，再形成栅氧化膜4和栅极层5，最后形成的器件结构如图8所示。
实施例四
本实施例与实施例一的不同之处在于，将形成P阱2的离子注入工艺步骤放在沟槽工艺步骤完成之后，即在步骤一中不做P阱离子注入，而是在步骤二沟槽填充工艺完成之后，步骤三场板介质膜形成进行之前进行P阱离子注入，离子注入是在光刻之后进行，在N-外延层1上端指定区域形成P阱2，最后形成的器件结构如图6所示。
实施例五
本实施例与实施例一的不同之处在于，将形成P阱2的离子注入工艺步骤放在场板介质膜工艺步骤完成之后，即在步骤一中不做P阱离子注入，而是在步骤三场板介质膜图形化完成之后，步骤四的栅氧化膜4成长进行之前进行P阱离子注入；离子注入是在光刻之后进行，在N-外延层1上端指定区域形成P阱2，最后形成的器件结构如图6所示。
实施例六
本实施例与实施例一的不同之处在于，将形成P阱2的离子注入工艺步骤放在场板介质膜工艺步骤完成之后，即在步骤一中不做P阱离子注入，而是在步骤三完成之后，步骤四的栅氧化膜4成长进行之前进行P阱离子注入，而且P阱离子注入是做全面离子注入，在N-外延层1上端区域形成P阱2，以减少制造成本；另一不同处是在步骤四中如实施例二所述，要先形成沟槽栅的浅沟槽(深度2-6微米)，再形成栅氧化膜4和栅极层5，最后形成的器件结构如图8所示。
实施例七
本实施例与实施例一的不同之处在于，将形成P阱2的离子注入工艺步骤放在场板介质膜工艺步骤完成之后，即在步骤一中不做P阱离子注入，而是在步骤四栅极层5完成之后，步骤五N+注入进行之前进行P阱注入，而且P阱离子注入是做全面离子注入，在N-外延层1上端区域形成P阱2，以减少制造成本，最后形成的器件结构如图6所示。
实施例八
本实施例与实施例一的不同之处在于，将形成P阱2的离子注入工艺步骤放在栅极区5形成之后与场板介质膜工艺步骤完成之前，即在步骤一中不做P阱离子注入，而是实施步骤一(但不做P阱)后，然后进行步骤二，之后进行步骤四形成栅氧化膜和栅极区5；接下来进行P阱全面离子注入，在N-外延层1上端区域形成P阱2；之后按步骤三形成场板介质膜；再依次完成步骤五、六、七，最后形成的器件结构如图6所示。
为了提高器件的电流处理能力，在接触孔形成之后，可以做接触孔的P型离子注入，形成如图9所示的器件结构。P型离子注入可以采用B(硼)，能量在40-150KEV，剂量在5414-1E16/CM2的范围，也可以用BF2或其他P型杂质来完成。最后形成的器件结构如图10所示。
为了进一步提高器件的电流处理的能力，可以在接触孔打开之后，将露出的硅刻蚀掉0-10000埃(参见图11)，之后做全面P型离子注入，形成如图12所示的器件结构。P型离子注入可以采用B，能量在20-150KEV，剂量在5414-1E16/CM2的范围，也可以用BF2或其他P型杂质来完成。所述硅的刻蚀可以与接触孔打开在同一步骤中实现，也可以在接触孔打开完成后另加一步硅刻蚀来完成。
为了改善器件的可靠性，场板介质膜可以利用扩散工艺完成，扩散时温度为800-1200℃，场板介质膜的厚度为100-12000埃，如果厚度还不够，可以在其上淀积采用CVD方法形成的氧化膜，以减小成本；最后的栅-金属间介质膜7也可以加在之前形成的氧化膜上，增大该膜的厚度。
为了改善器件的特性，在栅氧化膜形成前可以做一次牺牲氧化，然后再淀积栅氧化膜；所述牺牲氧化膜利用扩散工艺方法淀积，厚度为100-1500埃。但是当在栅氧化膜形成前，已经利用扩散工艺形成场板氧化膜的情况下，可以不用该牺牲氧化，以减低制造成本。
为了降低制造成本，可以利用沟槽刻蚀后留下的介质膜(该介质膜是在沟槽刻蚀时作为硬掩膜，即沟槽刻蚀后该介质膜不去除)做为场板介质膜，只要保证其厚度满足需求就可。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤：
步骤1、在第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤3、在所述外延层中形成沟槽；
步骤4、在所述沟槽中填入第二种类型半导体的硅；
步骤5、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；所述场板介质膜至少有一部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃；
步骤6、在所述外延层上形成栅氧化膜和栅极区；
步骤7、在所述阱中形成第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
2.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤：
步骤1、在第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；所述场板介质膜至少有一部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃；
步骤5、在所述外延层上形成栅氧化膜和栅极区；
步骤6、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤7、在所述阱中形成第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
3.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤：
步骤1、在第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；所述场板介质膜至少有一部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃；
步骤5、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤6、在所述外延层上形成栅氧化膜和栅极区；
步骤7、在所述阱中形成第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
4.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤：
步骤1、在第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层上形成栅氧化膜和栅极区；
步骤5、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤6、在所述栅极区的表面形成场板介质膜，并在器件的终端区域完成图形化；所述场板介质膜至少有一部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃；
步骤7、在所述阱中形成第一种类型半导体的源区；
步骤8、在所述外延层上和栅极区上形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
5.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤：
步骤1、在第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤5、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；所述场板介质膜至少有一部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃；
步骤6、在所述外延层上形成栅氧化膜和栅极区；
步骤7、在所述阱中形成第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
6.如权利要求1-5中任一所述的制作方法，其特征在于：所述第一种类型半导体为N型，第二种类型半导体为P型。
7.如权利要求1-5中任一所述的制作方法，其特征在于：所述外延层的厚度为20-100微米。
8.如权利要求1-5中任一所述的制作方法，其特征在于：所述阱利用光刻选定的区域进行离子注入形成；或者所述阱进行全面离子注入形成。
9.如权利要求1-5中任一所述的制作方法，其特征在于：所述栅氧化膜的形成前，先形成一层牺牲氧化膜，然后再淀积栅氧化膜；所述牺牲氧化膜利用扩散工艺方法淀积，厚度为100-1500埃。
10.如权利要求1-5中任一所述的制作方法，其特征在于：所述接触孔的形成，包括在接触孔开孔之后的第二种类型半导体的离子注入。
11.如权利要求1-5中任一所述的制作方法，其特征在于：在所述接触孔的形成中，该接触孔底部露出的硅的刻蚀量为0-10000埃。
12.如权利要求11所述的制作方法，其特征在于：所述硅的刻蚀与接触孔打开在同一步骤中实现；或者所述硅的刻蚀在接触孔打开完成后另加一步硅刻蚀来完成。
13.如权利要求1-5中任一所述的制作方法，其特征在于：所述第一种类型半导体的硅基片的电阻率为0.001-0.01欧姆.厘米。
14.如权利要求1-5中任一所述的制作方法，其特征在于：所述第一种类型半导体的外延层的电阻率为40-0.2欧姆.厘米。
15.如权利要求1-5中任一所述的制作方法，其特征在于：所述第二种类型半导体的硅的电阻率为130-0.5欧姆.厘米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010265294 CN102376580B (zh) | 2010-08-26 | 2010-08-26 | 超级结半导体器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010265294 CN102376580B (zh) | 2010-08-26 | 2010-08-26 | 超级结半导体器件的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102376580A CN102376580A (zh) | 2012-03-14 |
| CN102376580B true CN102376580B (zh) | 2013-09-11 |
Family
ID=45794986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010265294 Active CN102376580B (zh) | 2010-08-26 | 2010-08-26 | 超级结半导体器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102376580B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104103524B (zh) * | 2014-08-11 | 2019-03-12 | 肖胜安 | 一种超级结器件制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534836B1 (en) * | 1999-10-25 | 2003-03-18 | Seiko Instruments Inc. | MOSFET semiconductor device |
| JP2003101022A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 電力用半導体素子 |
| CN1518123A (zh) * | 2003-01-07 | 2004-08-04 | ��ʽ���綫֥ | 电力半导体器件 |
| CN101814436A (zh) * | 2009-11-05 | 2010-08-25 | 苏州博创集成电路设计有限公司 | 纵向高压深槽半导体管的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1724822A3 (en) * | 2005-05-17 | 2007-01-24 | Sumco Corporation | Semiconductor substrate and manufacturing method thereof |
-
2010
- 2010-08-26 CN CN 201010265294 patent/CN102376580B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534836B1 (en) * | 1999-10-25 | 2003-03-18 | Seiko Instruments Inc. | MOSFET semiconductor device |
| JP2003101022A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 電力用半導体素子 |
| CN1518123A (zh) * | 2003-01-07 | 2004-08-04 | ��ʽ���綫֥ | 电力半导体器件 |
| CN101814436A (zh) * | 2009-11-05 | 2010-08-25 | 苏州博创集成电路设计有限公司 | 纵向高压深槽半导体管的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102376580A (zh) | 2012-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10763351B2 (en) | Vertical trench DMOSFET having integrated implants forming enhancement diodes in parallel with the body diode | |
| CN102867825B (zh) | 沟栅场效应晶体管结构及其形成方法 | |
| EP1033759B1 (en) | MOS-gated device having a buried gate and process for forming same | |
| US7910486B2 (en) | Method for forming nanotube semiconductor devices | |
| CN101976683B (zh) | 一种绝缘栅双极型晶体管及其制造方法 | |
| TWI469347B (zh) | 帶有溝槽-氧化物-奈米管超級接面之元件結構及製備方法 | |
| TWI471942B (zh) | 半導體裝置及其製造方法 | |
| CN109830532A (zh) | 超结igbt器件及其制造方法 | |
| CN102097323A (zh) | 形成具有屏蔽电极结构的绝缘栅场效应晶体管器件的方法 | |
| TW202006956A (zh) | 具有整合的偽肖特基二極體於源極接觸溝槽之功率金屬氧化物半導體場效電晶體 | |
| TW201216468A (en) | Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts | |
| CN103972287A (zh) | 半导体装置 | |
| CN1219329C (zh) | 具有分离栅的自对准双栅金属氧化物半导体场效应晶体管 | |
| CN109119461B (zh) | 一种超结mos型功率半导体器件及其制备方法 | |
| CN101834141A (zh) | 一种不对称型源漏场效应晶体管的制备方法 | |
| CN107910267A (zh) | 功率半导体器件及其制造方法 | |
| CN103050523B (zh) | 绝缘栅双极型晶体管及其制造方法 | |
| CN104465771B (zh) | 具有场电极的晶体管器件 | |
| CN102157377B (zh) | 超结vdmos器件及其制造方法 | |
| CN101764101B (zh) | Bcd集成工艺 | |
| CN101937913A (zh) | 包括阱区的电子器件 | |
| CN102376580B (zh) | 超级结半导体器件的制作方法 | |
| CN114664934B (zh) | 一种含有场板的dmos晶体管及其制作方法 | |
| CN207398150U (zh) | 功率半导体器件 | |
| CN102214561A (zh) | 超级结半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140110 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20140110 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Patentee before: Shanghai Huahong NEC Electronics Co., Ltd. |