KR100531925B1 - 전력용 반도체소자 - Google Patents

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Abstract

본 발명은 종래의 초접합(superjunction) MOSFET와 마찬가지의 프로세스로 보다 낮은 온저항의 MOSFET를 제공한다.
n기둥층(3)과 p기둥층(4)으로 형성되는 초접합구조의 드레인측에 n- 드리프트층(2)을 삽입하고, n- 드리프트층의 두께(t)와 초접합구조의 두께(d)의 합에 대한 n- 드리프트층의 두께(t)의 층두께비(=t/(t+d))를 0.72 이하로 한다.

Description

전력용 반도체소자 {POWER SEMICONDUCTOR ELEMENT}
본 발명은 대전력의 제어에 이용되는 전력용 반도체소자에 관한 것으로, 특히 초접합(superjunction)구조를 가진 종형(縱型) 파워 MOSFET에서의 드리프트층의 구조에 관한 것이다.
전력용 반도체소자의 하나인 종형 파워 MOSFET는, 그 온저항이 전도층(드리프트층) 부분의 전기저항에 크게 의존한다. 상기 드리프트층의 전기저항을 결정하는 도프농도는, 베이스와 드리프트층이 형성하는 pn접합의 내압에 따라 한계 이상으로는 상승되지 않는다. 이 때문에, 소자내압과 온저항에는 트레이드오프의 관계가 존재하고, 이 트레이드오프를 개선하는 것이 저소비전력 소자에 있어서는 중요하게 된다. 이 트레이드오프는 소자재료에 의해 결정되는 한계가 있고, 이 한계를 넘는 것이 기존의 파워소자를 넘는 낮은 온저항소자의 실현으로의 길이다.
이 문제를 해결하는 MOSFET의 일례로서, 드리프트층에 초접합구조라 불리는 리서프구조(p기둥층과 n기둥층)를 매립한 구조가 알려져 있다.
도 15는 리서프 구조를 매립한 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도이다.
이 MOSFET는, n기둥층(103)의 한쪽 표면에 n+형 드레인층(n+기판; 101)이 형성되고, 이 n+형 드레인층(101)상에는 드레인전극(105)이 형성되어 있다. 또, n기둥층(103)의 다른쪽 표면에는 복수의 p형 베이스층(106)이 선택적으로 형성되고, 이 각 p형 베이스층(106) 표면에는 n+형 소스층(107)이 선택적으로 형성되어 있다. 또, 상기 p형 베이스층(106) 및 상기 n+형 소스층(107)으로부터 상기 n기둥층(103)을 매개로 인접한 상기 p형 베이스층(106) 및 상기 n+형 소스층(107)에 도달하는 영역상에는, 게이트 절연막(109)을 매개로 게이트전극 (110)이 형성되어 있다.
또, 상기 게이트 절연막(109)을 매개로 게이트전극(110)을 사이에 끼우도록 한쪽의 상기 p형 베이스층(106) 및 n+형 소스층(107)상에는 각각의 소스전극(108)이 형성되어 있다. 그리고, 상기 p형 베이스층(106)과 상기 드레인전극(105) 사이의 상기 n기둥층(103)내에는 상기 p형 베이스층(106)에 접속된 p기둥층(104)이 형성되어 있다. 즉, 드리프트층 전체에 n기둥층(103)과 p기둥층(104)이 번갈아 횡방향으로 반복하는 종형 리서프구조로 되어 있다. 이러한 초접합구조의 MOSFET에서는 이들 기둥층의 간격(셀폭)을 좁게 함으로써, 상기 n기둥층(103)의 불순물 농도를 증가시키는 것이 가능하게 되어 온저항이 떨어진다.
상기 MOSFET에 초접합구조를 매립하는 구체적인 프로세스를 설명하면, 에피택셜 성장된 Si기판상의 n층 표면에 선택적으로 붕소를 이온주입하고, n층의 에피택셜 성장을 행함으로써, 상기 이온주입한 붕소를 매립한다. 상기 에피택셜 성장된 n층 표면에 재차 선택적으로 붕소의 이온 주입을 행한 후, 재차 n층의 에피택셜 성장을 행한다. 이와 같이 붕소이온의 매립과 결정성장(매립 에피택셜 성장)을 복수회 반복하는 공정후, 열처리를 가하여 매립된 붕소를 확산시키면, 종방향(깊이방향)으로 신장된 단면파형의 p기둥층(104)이 형성된다.
그러나, 상기한 바와 같이 n층의 에피택셜 성장과 p형 도펀트의 이온주입을 반복하여 초접합구조를 매립하는 방법은 복잡한 제작프로세스를 필요로 하기 때문에, 종래의 파워 MOSFET에 비해 웨이퍼의 제조비용이 증가해 버린다.
또, 상술한 바와 같이 폭을 좁게 함으로써 온저항을 떨어뜨리는 것이 가능하지만, 셀폭을 좁게 하기 위해서는 상기 이온주입된 붕소의 1회당의 확산의 깊이 및 폭을 작게 하고, 붕소이온의 매립과 에피택셜 성장의 반복횟수를 늘리지 않으면 안되기 때문에, 웨이퍼 비용이 한층 증가해 버린다.
또한, 초접합구조의 MOSFET의 구조는 특허문헌1 등에도 개시되어 있다.
[특허문헌1]
일본 특표(特表) 제2001-501042호 공보
상기한 바와 같이 종래의 초접합구조를 매립한 종형 파워 MOSFET는 온저항을 떨어뜨리기 위해 셀폭을 좁게 하기 위해서는 복잡한 제작 프로세스를 필요로 한다는 문제가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 초접합구조를 매립한 종형 파워 MOSFET의 초접합구조를 형성하는 프로세스를 복잡화하지 않고, 고내압, 낮은 온저항의 종형 파워 MOSFET를 실현할 수 있는 전력용 반도체소자를 제공하는 것을 목적으로 한다.
본 발명의 반도체장치는, 제1도전형의 제1반도체층과, 상기 제1반도체층상에 형성되고, 횡방향으로 주기적으로 배치된 제1도전형의 제2반도체층 및 제2도전형의 제3반도체층, 상기 제1반도체층에 전기적으로 접속된 제1주전극, 상기 제2반도체층 및 제3반도체층의 표면에 선택적으로 형성된 제2도전형의 제4반도체층, 상기 제4반도체층의 표면에 선택적으로 형성된 제1도전형의 제5반도체층, 상기 제4반도체층 및 상기 제5반도체층의 표면에 접합하도록 형성된 제2주전극 및, 상기 제2반도체층, 제4반도체층 및 제5반도체층의 표면에 게이트 절연막을 매개로 형성된 제어전극을 구비하고, 상기 제1반도체층의 불순물 농도는 상기 제2반도체층의 불순물 농도보다도 낮으며, 상기 제1반도체층의 두께(t)와 상기 제2반도체층의 두께(d)의 합에 대한 상기 제1반도체층의 두께(t)의 비(=t/(t+d) )를 나타내는 층두께비(A)는 0.72 이하인 것을 특징으로 한다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 또한, 이하의 실시형태에서는 제1도전형을 n형, 제2도전형을 p형으로 하고 있다. 또, 도면중의 동일부분에는 동일번호를 붙이고 있다.
<제1실시형태>
도 1은 본 발명의 제1실시형태에 따른 초접합구조를 가진 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도이다.
이 MOSFET는 제1반도체층으로서 n- 드리프트층(2)의 표면에는 초접합구조를 형성하는 제2반도체층으로서 n기둥층(3)과 제3반도체층인 p기둥층(4)이 형성되어 있다. n- 드리프트층(2)의 다른쪽 표면에 고농도 반도체층인 n+ 드레인층 (1)이 형성되고, 이 n+ 드레인층(1)상에는 제1주전극으로서 드레인전극(5)이 형성되어 있다.
또한, 상기 n- 드리프트층(2)과 n+ 드레인층(1)의 형성방법은, 상기 n- 드리프트층(2)의 편면(片面; 한쪽면)에 불순물 확산을 하여 형성해도 좋고, 상기 n+ 드레인층(1)을 기판(基板)으로 하여 상기 n- 드리프트층(2)을 결정성장해도 좋다.
상기 초접합구조의 표면에는 제4반도체층으로서 p형 베이스층(6)이 선택적으로, 또한 평면 스트라이프 형상으로 확산형성되어 있고, 이 p형 베이스층 (6)의 표면에는 제5반도체층으로서의 n+형 소스층(7)이 선택적으로, 또한 평면 스트라이프 형상으로 확산형성되어 있다.
그리고, p형 베이스층(6)에 형성된 n+형 소스층(7)으로부터 당해 p형 베이스층(6), n기둥층(3)을 매개로 인접한 p형 베이스층(6) 및 n+형 소스층(7)에 도달하는 영역상의 표면에는, 막두께 약 0.1㎛의 게이트 절연막(예컨대, Si 산화막; 9)을 매개로 제어전극으로서 게이트전극(10)이 평면 스트라이프 형상으로 형성되어 있다.
더욱이, 게이트 절연막(9)을 매개로 게이트전극(110)을 사이에 끼우고, 각 p형 베이스층(6)상에는, p형 베이스층(6)의 표면 및 n+형 소스층(7)의 표면에 접합하도록 제2주전극인 소스전극(8)이 평면 스트라이프 형상으로 형성되어 있다.
상술한 바와 같이 본 실시예의 MOSFET는 제2반도체층(n기둥층(3))과 제3반도체층(p기둥층(4))으로 형성되는 초접합구조 및 제1반도체층(n- 드리프트층; 2)으로 드리프트층이 구성되어 있다.
제1주전극(드레인전극(5))과 제2주전극(소스전극(8)) 사이에 고전압을 가했을 때에 n기둥층(3)과 p기둥층(4)으로 이루어진 초접합구조가 완전 공핍화된다. 그리고, 상기 2개의 영역(초접합구조 및 n- 드리프트층(2)) 양쪽에서 내압을 유지하고 있기 때문에, 초접합구조의 두께를 종래예보다도 얇게 하는 것이 가능해진다. 따라서, 종래예와 같은 애스펙트비의 초접합구조를 복수회의 매립 에피택셜에 의해 형성하는 경우에는, 종래예보다도 매립 에피택셜 횟수를 줄이는 것이 가능해져 프로세스의 간략화가 가능하게 되고, 웨이퍼 비용을 저감시키는 것이 가능하게 된다.
도 2는 도 1 중의 n- 드리프트층(2)의 두께를 변화시킨 경우의 온저항의 변화를 나타낸 특성도이다. 횡축은 드리프트층 전체의 두께(초접합구조의 두께(d)와 n- 드리프트층(2)의 두께(t)의 합)에 대한 n- 드리프트층(2)의 두께(t)의 비 A(=t/(t+d))를 나타내는 층두께비이다. 종축은 종래의 초접합 MOSFET의 온저항으로 규격화한 온저항을 나타내고 있다. 여기에서, p기둥층(4)의 수평방향의 주기(w)에 대한 n기둥층(3)의 두께(d)의 비(=d/w)를 나타내는 초접합(SJ) 구조의 애스펙트비(B)를 파라미터로 하여 1.5부터 3까지 변화시킨 경우의 온저항을 나타내고 있다.
도 2로부터 알 수 있는 바와 같이, 종축은 규격화한 온저항이기 때문에, 이 값이 1 이하로 되는 것은 본 실시예의 구조가 종래예의 구조보다도 낮은 온저항으로 되는 것을 나타내고 있다.
초접합구조의 이점을 얻기 위해서는, 애스펙트비(B)는 1.5 이상인 것이 바람직하고, 애스펙트비(B)가 1.5인 경우는 층두께비(A)를 0.72 이하로 하면, 종래예의 초접합 MOSFET보다도 낮은 온저항으로 된다. 애스펙트비(B)가 같고 낮은 온저항이라는 것은 프로세스의 공정이나 난이도를 증가시키지 않고 낮은 온저항을 얻는 것이 가능하다는 것을 나타내고 있다.
또, 도 2로부터 알 수 있는 바와 같이, 초접합구조의 애스펙트비(B)가 변화하면, 본 실시예의 MOSFET가 종래예의 초접합 MOSFET보다도 낮은 온저항으로 되는 층두께비(A)의 범위가 변화한다. 또, 층두께비(A)를 변화시키면 가장 온저항이 작아지는 층두께비가 존재한다.
도 3은 도 1의 MOSFET에 있어서 종래예의 초접합구조보다도 온저항이 낮아지는 최대의 층두께비(AMAX)와 초접합구조의 애스펙트비(B)의 곱(AMAXㆍB)의 애스펙트비 의존성을 나타낸 특성도이다.
도 3으로부터 알 수 있는 바와 같이, 애스펙트비(B)가 변화해도 최대 층두께비(AMAX)와 애스펙트비(B)의 곱(AMAX ×B)은 변화하지 않고, 1.15 정도로 되어 있다. 이로부터, 층두께비(A)와 애스펙트비(B)의 곱이 1.15 이하로 되도록 소자를 형성함으로써, 종래예의 초접합 MOSFET보다도 낮은 온저항을 실현할 수 있다.
도 4는 도 1의 MOSFET에 있어서 가장 낮은 온저항으로부터 그 +5% 정도의 온저항까지를 실현하는 층두께비(A)와 초접합구조의 애스펙트비(B)의 곱(AㆍB)의 애스펙트비 의존성을 나타낸 특성도이다.
도 4로부터 알 수 있는 바와 같이, 낮은 온저항이 얻어지도록 AㆍB가 해칭표시의 최적범위에 들어가도록 층두께비(A)와 애스펙트비(B)를 설계하는 것이 바람직하다. 여기에서, 해칭표시의 범위는,
-0.04B + 0.48 < (A ×B) < 0.13B + 0.59 …(1)
이다.
도 5는 도 1의 MOSFET에 있어서 가장 온저항이 낮아지는 최적 층두께비 (Aopt)와 초접합구조의 애스펙트비(B)의 곱(AoptㆍB)의 애스펙트비 의존성을 나타낸 특성도이다.
도 5로부터 알 수 있는 바와 같이, AoptㆍB의 곱은 B에 관계없이 거의 일정하다. AoptㆍB를 0.65 정도로 함으로써 본 실시예의 구조에 의해 가장 낮은 온저항을 실현할 수 있다. 10% 정도의 프로세스 마진을 고려하여,
0.58 < (A ×B) < 0.71 …(2)
로 하는 것이 바람직하다.
다음으로, 도 1 중의 n- 드리프트층(2)의 구체적인 설계에 대해 설명한다.
n- 드리프트층(2)의 두께(t)와 불순물 농도(Nn)는, 종래예의 파워 MOSFET의 드리프트층과 마찬가지로 설계가 가능하다.
종래의 파워 MOSFET의 드리프트층 두께(td)는 내압(VB)에 대해,
td = C ×VB7/6 (㎝) …(3)
으로 표시되는 것이 알려져 있다. 단, C는 상수이다.
이에 대해, 종래의 파워 MOSFET에서는, 드리프트층에서 모든 내압을 유지하지만, 본 실시예의 MOSFET에서는 n- 드리프트층(2)과 초접합구조의 양쪽에서 내압을 유지한다. n- 드리프트층(2)에서 유지하는 내압은 거의 층두께비(A)에 비례하기 때문에, n- 드리프트층(2)의 두께(t)는 다음 식과 같이 표시된다.
t = Ct ×(A ×VB)7/6 (㎝) …(4)
단, Ct는 n-층 두께 계수이다.
여기에서, 층두께비(A)가 최대 층두께비(AMAX)일 때의 n- 드리프트층 두께(t)와 내압(VB)보다 n-층 두께 계수(Ct)를 구하여 플로트하면, 도 6에 나타낸 바와 같이 된다.
도 6은 도 1의 MOSFET에 있어서 최대 층두께비(AMAX)일 때의 n- 드리프트층 두께(t)의 애스펙트비 의존성을 나타낸 특성도이다.
도 6으로부터 알 수 있는 바와 같이, Ct는 애스펙트비(B)에 의존하지 않고, 2.3 ×10-6으로 거의 일정(一定)으로 된다. 이에 따라, 최대의 n- 드리프트층 두께(tMAX)를 구하는 것이 가능하고, n- 드리프트층 두께를 tMAX 이하로 함으로써, 종래의 초접합 MOSFET보다도 낮은 온저항을 실현할 수 있다. 프로세스 마진을 고려하여 10% 정도의 여유를 갖게 하면,
t < 2.53 ×10-6 ×(A ×VB)7/6 (㎝) …(5)
으로 하는 것이 바람직하다.
또, 종래의 파워 MOSFET의 드리프트층 농도(Nd)는 내압(VB)에 대해,
Nd = D ×VB-4/3 (㎝-3) …(6)
으로 표시되는 것이 알려져 있다. 단, D는 상수이다.
그리고, 상기 드리프트층 두께와 마찬가지로 본 실시예의 MOSFET에 이용하도록 위 식 (6)을 변형하면,
Nn = Dn ×(A ×VB)-4/3 (㎝-3) …(7)
로 된다. 단, Dn은 n-층 농도 상수이다.
여기에서, 층두께비(A)가 최대 층두께비(AMAX)일 때의 n- 드리프트층 농도(Nn)와 내압(VB)보다 n-층 농도 상수(Dn)를 구하여 플로트하면, 도 7과 같이 된다.
도 7은 도 1의 MOSFET에 있어서 최대 층두께비(AMAX)일 때의 n- 드리프트층 농도(Nn)의 애스펙트비 의존성을 나타낸 특성도이다.
도 7로부터 알 수 있는 바와 같이, n-층 농도 상수(Dn)도 상술한 n-층 두께 계수(Ct)와 마찬가지로 애스펙트비에 의존하지 않고, 1.23 ×1018으로 거의 일정으로 된다. 이에 따라, 최대의 n- 드리프트층 불순물 농도(NnMAX)를 구하는 것이 가능하고, n- 드리프트층 불순물 농도를 NnMAX 이상으로 함으로써, 종래의 초접합 MOSFET보다도 낮은 온저항을 실현할 수 있다. 프로세스 마진을 고려하여 10% 정도의 여유를 갖게 하면,
Nn > 1.11 ×1018 ×(A ×VB)-4/3 (㎝-3) …(8)
로 하는 것이 바람직하다.
이들 식을 이용하여, 600V급 소자의 구체적인 설계를 행하면, 다음과 같이 된다. 내압 마진을 고려하여 내압은 700V로 한다. 애스펙트비(B)를 2로 한 경우는, 도 3에 나타낸 바와 같이 층두께비(A)를 0.57 이하로 한다. 가장 온저항이 낮아지는 층두께비(Aopt)는 도 5에 나타낸 바와 같이 0.325로 된다. 이에 따라, n- 드리프트층(2)의 두께(t)와 농도(Nn)는,
t < 27.2㎛
Nn > 3.8 ×1014 (㎝-3)
으로 되고, 최적의 n- 드리프트층(2)의 두께(t)와 농도(Nn)는,
t = 14.1㎛
Nn = 8 ×1014 (㎝-3)
으로 된다.
상기한 바와 같이 최적 설계를 행함으로써, 가장 낮은 온저항이 실현되고, 종래의 초접합 MOSFET와 비교하여 애스펙트비(B)를 0.5 크게 한 것과 마찬가지의 효과가 얻어진다. 즉, 최적 설계된 애스펙트비 B=2인 본 실시예의 파워 MOSFET는 애스펙트비 B=2.5인 종래의 초접합 MOSFET와 동등한 온저항으로 된다.
이에 따라, 복수회의 매립 에피택셜 성장에 의해 초접합구조를 형성하는 경우, 본 실시예의 파워 MOSFET에서는 성장횟수를 1회 줄이더라도 종래의 파워 MOSFET와 같은 온저항을 실현하는 것이 가능하다.
<제2실시형태>
도 8은 본 발명의 제2실시형태에 따른 리서프구조를 매립한 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도이다.
이 MOSFET는 도 1을 참조하여 상술한 제1실시형태의 MOSFET와 비교하여, 드리프트층내의 초접합구조를 구성하는 n기둥층(3)과 p기둥층(4) 사이에 절연막 (11)이 개재되어 있는 점이 다르고 그 외는 동일하기 때문에, 도 1과 동일한 부호를 붙이고 상세한 설명은 생략한다. 또한, 상기 절연막(11)은 p베이스층(6)의 일부를 관통하도록 형성되어 있지만, p베이스층(6)은 소스전극(8)이 접합하고 있기 때문에 전체적으로 동일 전위로 설정되어 있다.
상기 구성에 있어서, 상기 절연막(11)의 두께가 어느 정도 얇으면, 제1주전극(드레인전극(5))과 제2주전극(소스전극(8)) 사이에 고전압을 가했을 때에 n기둥층(3)과 p기둥층(4)으로 이루어진 초접합구조가 완전 공핍화되는 동작에 영향이 없어 내압은 저하하지 않는다. 덧붙여서, n기둥층(3)과 p기둥층(4) 사이의 공핍층이 작아지기 때문에 온저항은 더 저하한다.
그리고, 절연막(11)이 삽입되어 있기 때문에, p기둥층(4) 내의 불순물의 확산이 억제되어 애스펙트비(B)가 높은 초접합구조를 형성하는 것이 용이해진다.
도 9는 도 8의 MOSFET를 제조하는 프로세스 흐름의 일례를 나타낸 개략적인 단면도이다.
먼저, n기둥층(3) 및 그보다 불순물 농도가 낮은 n- 드리프트층(2)으로서 불순물 농도가 2단계로 변화한 에피택셜 웨이퍼(실리콘 웨이퍼)를 준비하고, 마스크 패턴(91)을 이용하여 n기둥층(3)에 절연물 삽입용의 트렌치를 형성하며, 트렌치내에 절연막(11)을 매립한다. 그리고, p기둥을 형성하기 위한 붕소이온을 마스크 패턴(92)을 이용하여 선택적으로 주입하고, 확산시킨다. 이 때, 절연막(11)으로 분리되어 있는 영역내에서는 횡방향 확산은 일어나지 않기 때문에, 애스펙트비가 높은 p기둥층(4)이 형성된다. 그 후, 표면에 MOSFET 구조를 형성한다.
도 10은 도 8의 MOSFET를 제조하는 프로세스 흐름의 다른 예를 나타낸 개략적인 단면도이다.
먼저, n기둥층(3) 및 그보다 불순물 농도가 낮은 n- 드리프트층(2)으로서 불순물 농도가 2단계로 변화한 에피택셜 웨이퍼를 준비한다. 그리고, n기둥층(3)의 표면에 p기둥을 형성하기 위한 붕소이온을 마스크 패턴(92)을 이용하여 선택적으로 주입한다. 그 후, 절연물 삽입용의 트렌치를 형성하고, 확산을 행한다. 이 때, 절연물 삽입용의 트렌치로 분리되어 있는 영역내에서는 횡방향 확산은 일어나지 않기 때문에, 애스펙트비가 높은 p기둥층(4)이 형성된다. 그 후, 트렌치내에 절연물(11)을 매립하고, 표면에 MOSFET 구조를 형성한다.
도 9 혹은 도 10에 나타낸 프로세스 흐름에서는 p기둥층(4)만 이온주입에 의해 형성했지만, n기둥층(3)도 인을 이온주입함으로써 형성해도 실시가능하다. 또, 기둥의 확산시에 트렌치 측벽이나 웨이퍼 표면에 산화막을 형성해도 실시가능하다. 또, 트렌치내를 매립하는 절연물은 열산화막이라도, 퇴적한 산화막이나 질화막 등이라도 실시가능하다.
도 11은 도 9 혹은 도 10에 나타낸 프로세스 흐름으로 형성한 p기둥층(4)내의 p형 불순물 농도에 대해 종(깊이)방향에서의 프로파일의 일례를 나타내고 있다.
도 9 혹은 도 10내의 n기둥층(3)은, 예컨대 10㎛ 정도의 깊이이면 1회의 매립 에피택셜 성장에 의해 실현할 수 있고, 그에 대해 상술한 프로세스 흐름에서 p기둥층(4)을 형성할 때의 확산에 의한 깊이방향이 불순물 농도 프로파일은 점차(연속적)로 작아져 간다. 도 8 중의 n기둥층(3)도 확산에 의해 형성하면, p기둥층(4)과 마찬가지의 불순물 농도 프로파일을 갖게 된다.
또한, 트렌치내에 절연물(11)을 매립할 때에 절연물로 완전히 매립할 필요는 없고, 도 12에 나타낸 바와 같이 절연물내에 공동(空洞; 12)이 존재해도 상관없다. 애스펙트비가 높은 트렌치내에 절연물(11)을 매립하는 경우, 절연막을 퇴적하면, 메사 각부(角部)에 있어서 이상 성장이 발생하는 경우가 있다. 그러나, 트렌치 측벽이 산화막 등에서 결함 등을 발생시키지 않고 패시베이션막이 형성되어 있으면, 절연물(11)내에 공동(12)이 존재하고 있어도 전기적으로 문제는 없다.
더욱이, 상기 절연물(11)을 매립하지 않고 n기둥층(3)과 p기둥층(4)의 경계부를 따라 간헐적 혹은 연속적으로 공동이 존재하도록 구성해도, 상기 절연물 (11)을 매립한 경우와 거의 마찬가지의 효과가 얻어진다.
<제3실시형태>
도 13은 본 발명의 제3실시형태에 따른 리서프구조를 매립한 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도이다.
이 MOSFET는 도 1을 참조하여 상술한 제1실시형태의 MOSFET와 비교하여, 드리프트층내의 초접합구조를 구성하는 n기둥층(3)과 p기둥층(4)의 경계부를 따라 간헐적으로 공동(12)이 존재하고 있는 점이 다르고, 그 외는 같기 때문에, 도 1과 동일한 부호를 붙이고 상세한 설명은 생략한다.
상기 공동(12)은 제2실시형태에서 나타낸 파워 MOSFET와 마찬가지로 절연막으로서 동작하고, 내압은 저하하지 않고 횡방향의 공핍층을 작게 하기 때문에 MOSFET의 온저항은 작아진다.
상기한 바와 같은 단면형상을 갖는 구조는 애스펙트비가 높은 초접합을 형성하는 프로세스를 채용함으로써 실현가능하다.
도 14는 도 13의 MOSFET를 제조하는 프로세스 흐름의 일례를 나타낸 개략적인 단면도이다.
먼저, 불순물 농도가 2단계로 변화한 애피텍셜 웨이퍼를 n기둥층(3) 및 그보다 불순물 농도가 낮은 n- 드리프트층(2)으로서 준비한다. 그리고, n기둥층 (3)의 표면에 p기둥을 형성하기 위한 붕소이온을 마스크패턴(92)을 이용하여 선택적으로 주입한다. 그 후, 절연물 삽입용의 트렌치를 형성하고, 확산을 행한다. 이 때, 절연물 삽입용의 트렌치로 분리되어 있는 영역내에서는 횡방향 확산은 일어나지 않기 때문에, 애스펙트비가 높은 p기둥층(4)이 형성된다. 그 후, 수소분위기내에서 열처리를 행함으로써, 트렌치 측벽의 Si원자가 유동(流動)하고, 공동(12)을 형성하면서 트렌치를 메우도록 되어 평탄한 표면이 얻어진다. 그 후, 표면에 MOSFET 구조를 형성한다.
도 14에 나타낸 프로세스 흐름에서는 p기둥층(4)만 이온주입에 의해 형성했지만, n기둥층(3)도 인을 이온주입함으로써 형성해도 실시가능하다. 또, 기둥의 확산시에 트렌치 측벽이나 웨이퍼 표면에 산화막을 형성해도 실시가능하다. 또, 공동의 수는 트렌치 폭 등의 형상에 따라 결정되기 때문에, 단수라도 복수라도 실시가능하다.
또, 도 14에 나타낸 프로세스 흐름에서 형성한 p기둥층(4)은 확산에 의해 깊이방향으로 불순물 농도가 점차(연속적)로 작아져 가는 프로파일을 갖는다. n기둥층(3)도 확산에 의해 형성하면, p기둥과 마찬가지의 불순물 농도 프로파일을 갖게 된다.
또한, 본 발명은 상술한 각 실시형태에 한정되는 것은 아니고, 이것들에 기초하여 당업자가 용이하게 생각할 수 있는 변형은 전부 적용가능하다.
즉, 예컨대 제1도전형을 n형, 제2도전형을 p형으로 하여 설명했지만, 제1도전형을 p형, 제2도전형을 n형으로 해도 실시가능하다.
또, p기둥층(4)의 평면패턴은 상기 스트라이프모양에 한정되지 않고, 격자모양이나 물떼새모양(지그재그모양)으로 형성해도 좋다.
또, p베이스층(6) 및 n소스층(7), 게이트전극(10)의 평면패턴은 상기 스트라이프모양에 한정되지 않고, 격자모양 및 물떼새모양으로 형성해도 좋으며, 스트라이프모양으로 형성하는 경우, 초접합구조와 평행하게 형성해도, 직교하도록 형성해도 좋다.
또, MOS 게이트구조는 상기 플레이너 구조에 한정되지 않고, 트렌치 구조라도 실시가능하다.
또, 반도체로서 상기 실리콘(Si)에 한정되지 않고, 예컨대 실리콘 카바이드(SiC)나 질화갈륨(GaN), 질화알루미늄(AlN) 등의 화합물 반도체나 다이아몬드 등의 와이드밴드갭 반도체를 이용할 수 있다.
또, 상기 파워 MOSFET에 한정되지 않고, 초접합구조를 가진 소자이면, SBD, MPS 다이오드, MOSFET와 SBD의 혼재(混載)소자, SIT, JFET, IGBT 등의 소자라도 적용가능하다.
상술한 바와 같이 본 발명의 전력용 반도체소자에 의하면, 종래와 마찬가지의 프로세스로 종래의 초접합구조보다도 낮은 온저항을 실현할 수 있어, 웨이퍼 비용이나 칩비용이 낮은 파워 MOSFET를 실현할 수 있다.
도 1은 본 발명의 제1실시형태에 따른 초접합구조를 가진 종형 파워 MOS FET의 구성을 모식적으로 나타낸 단면도이고,
도 2는 도 1 중의 n- 드리프트층의 두께를 변화시킨 경우의 온저항의 변화를 나타낸 특성도,
도 3은 도 1의 MOSFET에 있어서 종래예의 초접합구조보다도 온저항이 낮아지는 최대의 층두께비(AMAX)와 초접합구조의 애스펙트비(B)의 곱(AMAXㆍB)의 애스펙트비 의존성을 나타낸 특성도,
도 4는 도 1의 MOSFET에 있어서 가장 낮은 온저항으로부터 그 +5% 정도의 온저항까지를 실현하는 층두께비(A)와 초접합구조의 애스펙트비(B)의 곱(AㆍB)의 애스펙트비 의존성을 나타낸 특성도,
도 5는 도 1의 MOSFET에 있어서 가장 온저항이 낮아지는 최적 층두께비 (Aopt)와 초접합구조의 애스펙트비(B)의 곱(AoptㆍB)의 애스펙트비 의존성을 나타낸 특성도,
도 6은 도 1의 MOSFET에 있어서 n- 드리프트층 두께(t)의 애스펙트비 의존성을 나타낸 특성도,
도 7은 도 1의 MOSFET에 있어서 n- 드리프트층 불순물 농도(Nn)의 애스펙트비 의존성을 나타낸 특성도,
도 8은 본 발명의 제2실시형태에 따른 초접합구조를 가진 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도,
도 9는 도 8의 MOSFET를 제조하는 프로세스 흐름의 일례를 나타낸 개략적인 단면도,
도 10은 도 8의 MOSFET를 제조하는 프로세스 흐름의 다른 예를 나타낸 개략적인 단면도,
도 11은 도 9 혹은 도 10에 나타낸 프로세스 흐름으로 형성한 p기둥층(4)내의 p형 불순물 농도에 대해 종방향에서의 프로파일의 일례를 나타낸 도면,
도 12는 본 발명의 제2실시형태에 따른 초접합구조를 가진 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도,
도 13은 본 발명의 제3실시형태에 따른 초접합구조를 가진 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도,
도 14는 도 13의 MOSFET를 제조하는 프로세스 흐름의 일례를 나타낸 개략적인 단면도,
도 15는 종래의 초접합구조를 가진 종형 파워 MOSFET의 구성을 모식적으로 나타낸 단면도이다.
<부호의 설명>
1 -- n+ 드레인층, 2 -- n- 드리프트층(제1반도체층),
3 -- n기둥층(제2반도체층), 4 -- p기둥층(제3반도체층),
5 -- 드레인전극(제1주전극), 6 -- p베이스층(제4반도체층),
7 -- n소스층(제5반도체층), 8 -- 소스전극(제2주전극),
9 -- Si산화막(게이트 절연막), 10 -- 게이트전극(제어전극).

Claims (12)

  1. 제1도전형의 제1반도체층과,
    상기 제1반도체층상에 형성되고, 횡방향으로 주기적으로 배치된 제1도전형의 제2반도체층 및 제2도전형의 제3반도체층,
    상기 제1반도체층에 전기적으로 접속된 제1주전극,
    상기 제2반도체층 및 제3반도체층의 표면에 선택적으로 형성된 제2도전형의 제4반도체층,
    상기 제4반도체층의 표면에 선택적으로 형성된 제1도전형의 제5반도체층,
    상기 제4반도체층 및 상기 제5반도체층의 표면에 접합하도록 형성된 제2주전극 및,
    상기 제2반도체층, 제4반도체층 및 제5반도체층의 표면에 게이트 절연막을 매개로 형성된 제어전극을 구비하고,
    상기 제1반도체층의 불순물 농도는 상기 제2반도체층의 불순물 농도보다도 낮고, 상기 제1반도체층의 두께(t)와 상기 제2반도체층의 두께(d)의 합에 대한 상기 제1반도체층의 두께(t)의 비(=t/(t+d))를 나타내는 층두께비(A)는 0.72 이하인 것을 특징으로 하는 전력용 반도체소자.
  2. 제1항에 있어서, 상기 제3반도체층의 수평방향의 주기(w)에 대한 상기 제2반도체층의 두께(d) 비(=d/w)를 나타내는 애스펙트비(B)와 상기 층두께비(A)의 곱(A×B)이 1.15 이하인 것을 특징으로 하는 전력용 반도체소자.
  3. 제1항에 있어서, 상기 제3반도체층의 수평방향의 주기(w)에 대한 상기 제2반도체층의 두께(d) 비(=d/w)를 나타내는 애스펙트비(B)와 상기 층두께비(A)의 관계가,
    -0.04B + 0.48 < (A×B) < 0.13B + 0.59
    인 것을 특징으로 하는 전력용 반도체소자.
  4. 제1항에 있어서, 상기 제3반도체층의 수평방향의 주기(w)에 대한 상기 제2반도체층의 두께(d) 비(=d/w)를 나타내는 애스펙트비(B)와 상기 층두께비(A)의 곱(A ×B)이,
    0.58 < (A ×B) < 0.71
    인 것을 특징으로 하는 전력용 반도체소자.
  5. 제2항에 있어서, 상기 제1반도체층의 두께(t)와, 내압(VB(V)), 상기 애스펙트비(B) 및, 상기 층두께비(A)의 관계가,
    t < 2.53 ×10-6 ×(A×VB)7/6 (㎝)
    인 것을 특징으로 하는 전력용 반도체소자.
  6. 제3항에 있어서, 상기 제1반도체층의 불순물 농도(Nn)와, 내압(VB(V)), 상기 애스펙트비(B) 및, 상기 층두께비(A)의 관계가,
    Nn > 1.11 ×1018 ×(A×VB)-4/3 (㎝-3)
    인 것을 특징으로 하는 전력용 반도체소자.
  7. 제1항에 있어서, 상기 제2반도체층과 상기 제3반도체층 사이에 절연물이 개재하는 것을 특징으로 하는 전력용 반도체소자.
  8. 제7항에 있어서, 상기 절연물내에 공동이 존재하는 것을 특징으로 하는 전력용 반도체소자.
  9. 제1항 내지 제8항중 어느 한 항에 있어서, 상기 제2반도체층 또는 상기 제3반도체층의 어느 한쪽 또는 양쪽은 깊이방향으로 불순물 농도가 점차 작아지는 불순물 프로파일을 갖는 것을 특징으로 하는 전력용 반도체소자.
  10. 제1항에 있어서, 상기 제2반도체층과 상기 제3반도체층의 경계부에 공동이 존재하는 것을 특징으로 하는 전력용 반도체소자.
  11. 제10항에 있어서, 상기 공동은 상기 경계부를 따라 간헐적으로 존재하는 것을 특징으로 하는 전력용 반도체소자.
  12. 제10항 또는 제11항에 있어서, 상기 제2반도체층 또는 상기 제3반도체층의 어느 한쪽 또는 양쪽은 깊이방향으로 불순물 농도가 점차 작아지는 불순물 프로파일을 갖는 것을 특징으로 하는 전력용 반도체소자.
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