JP2002246595A - トランジスタ - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Abstract
(57)【要約】
【課題】高耐圧で導通抵抗の低いトランジスタを提供す
る。 【解決手段】第１の導電型のドレイン層１２上に第２の
導電型の耐圧層１３を形成し、耐圧層１３内に、耐圧層
１３表面からの拡散によって、部分的に第１の導電型の
導電領域２６ａを形成する。導電領域２６ａの底部はド
レイン層１２と接触させる。また、耐圧層１３内に、第
２の導電型のベース領域３３ａ、３３ｂを形成し、ベー
ス領域３３ａ、３３ｂ内に、第１の導電型のソース領域
３７ａを形成し、トランジスタ１を構成させる。耐圧層
１３に含まれる第２の導電型の不純物濃度は、ドレイン
層１２に含まれる第１の導電型の不純物濃度よりも高く
されている。その結果、本発明のトランジスタを逆バイ
アス状態に置いたときに、トランジスタの降伏電圧が高
くなっている。
る。 【解決手段】第１の導電型のドレイン層１２上に第２の
導電型の耐圧層１３を形成し、耐圧層１３内に、耐圧層
１３表面からの拡散によって、部分的に第１の導電型の
導電領域２６ａを形成する。導電領域２６ａの底部はド
レイン層１２と接触させる。また、耐圧層１３内に、第
２の導電型のベース領域３３ａ、３３ｂを形成し、ベー
ス領域３３ａ、３３ｂ内に、第１の導電型のソース領域
３７ａを形成し、トランジスタ１を構成させる。耐圧層
１３に含まれる第２の導電型の不純物濃度は、ドレイン
層１２に含まれる第１の導電型の不純物濃度よりも高く
されている。その結果、本発明のトランジスタを逆バイ
アス状態に置いたときに、トランジスタの降伏電圧が高
くなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴやＩ
ＧＢＴ等の電界効果トランジスタの技術分野に関する。
ＧＢＴ等の電界効果トランジスタの技術分野に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴを図面を用いて説明
する。図３７を参照し、符号１０１は文献に記載されて
いる従来型のｎチャネルＭＯＳＦＥＴの一例であり、シ
リコン単結晶から成りＮ+型の不純物が高濃度にドープ
された基板１０５と、該基板１０５上にエピタキシャル
成長によって形成されたＮ-型のドレイン層１０６とを
有している。ドレイン層１０６内には、表面からＰ型の
不純物が部分的に拡散され、複数のベース領域１１２が
形成されている。
する。図３７を参照し、符号１０１は文献に記載されて
いる従来型のｎチャネルＭＯＳＦＥＴの一例であり、シ
リコン単結晶から成りＮ+型の不純物が高濃度にドープ
された基板１０５と、該基板１０５上にエピタキシャル
成長によって形成されたＮ-型のドレイン層１０６とを
有している。ドレイン層１０６内には、表面からＰ型の
不純物が部分的に拡散され、複数のベース領域１１２が
形成されている。
【０００３】ベース領域１１２内には、その表面からＮ
型の不純物が部分的に拡散され、各ベース領域１１２毎
にリング状のソース領域１１４が１個形成されている。
符号１１５で示した領域は、ベース領域１１２の端部と
ソース領域１１４の外周部分の間の部分であり、チャネ
ル領域と呼ばれている。
型の不純物が部分的に拡散され、各ベース領域１１２毎
にリング状のソース領域１１４が１個形成されている。
符号１１５で示した領域は、ベース領域１１２の端部と
ソース領域１１４の外周部分の間の部分であり、チャネ
ル領域と呼ばれている。
【０００４】ベース領域１１２とソース領域１１４とチ
ャネル領域１１５とで、１つのセル１１７が形成され
る。ＭＯＳＦＥＴ１０１は、多数のセル１１７を有して
おり、各セル１１７が格子状に規則正しく配置されてい
る。
ャネル領域１１５とで、１つのセル１１７が形成され
る。ＭＯＳＦＥＴ１０１は、多数のセル１１７を有して
おり、各セル１１７が格子状に規則正しく配置されてい
る。
【０００５】図３８に、ＭＯＳＦＥＴ１０１のセル１１
７の配置状態を示す。各セル１１７のチャネル領域１１
５上と、セル１１７間のドレイン層１０６表面上にはゲ
ート酸化膜１２１が形成されており、ゲート酸化膜１２
１上にはゲート電極１３１が配置されている。
７の配置状態を示す。各セル１１７のチャネル領域１１
５上と、セル１１７間のドレイン層１０６表面上にはゲ
ート酸化膜１２１が形成されており、ゲート酸化膜１２
１上にはゲート電極１３１が配置されている。
【０００６】ソース領域１１４の内側には、ベース領域
１１２表面が露出しており、ソース領域１１４表面とベ
ース領域１１２の表面には、ソース電極１３２が形成さ
れており、ソース領域１１４とベース領域１１２とは、
共にソース電極１３２に接続されている。ゲート電極膜
１３１上には層間絶縁膜１２２が配置されており、各セ
ル１１７上に形成されたソース電極１３２は、層間絶縁
膜１２２上に形成されたソース電極１３２によって互い
に接続されている。従って、ソース電極１３２とゲート
電極膜１３１とは互いに絶縁されている。
１１２表面が露出しており、ソース領域１１４表面とベ
ース領域１１２の表面には、ソース電極１３２が形成さ
れており、ソース領域１１４とベース領域１１２とは、
共にソース電極１３２に接続されている。ゲート電極膜
１３１上には層間絶縁膜１２２が配置されており、各セ
ル１１７上に形成されたソース電極１３２は、層間絶縁
膜１２２上に形成されたソース電極１３２によって互い
に接続されている。従って、ソース電極１３２とゲート
電極膜１３１とは互いに絶縁されている。
【０００７】ソース電極１３２は、金属薄膜がパターニ
ングされて構成されている。この金属薄膜は、パターニ
ングの際に、その一部がソース電極膜１３２を構成する
部分と分離され、ソース電極１３２とは絶縁された状態
でゲート電極膜１３１に接続される。そして、その部分
の金属薄膜によってゲート電極が構成されている。
ングされて構成されている。この金属薄膜は、パターニ
ングの際に、その一部がソース電極膜１３２を構成する
部分と分離され、ソース電極１３２とは絶縁された状態
でゲート電極膜１３１に接続される。そして、その部分
の金属薄膜によってゲート電極が構成されている。
【０００８】符号１３５は保護膜であり、該保護膜１３
５及び層間絶縁膜１２２はパターニングされ、ＭＯＳＦ
ＥＴ１０１上には、ソース電極１３２が部分的に露出し
ており、また、ゲート電極も部分的に露出している。
５及び層間絶縁膜１２２はパターニングされ、ＭＯＳＦ
ＥＴ１０１上には、ソース電極１３２が部分的に露出し
ており、また、ゲート電極も部分的に露出している。
【０００９】また、基板１０５の裏面にはドレイン電極
１３３が形成されており、このドレイン電極１３３と、
ソース電極１３２の露出部分と、ゲート電極の露出部分
とが外部端子にそれぞれ接続され、外部端子を電気回路
に接続することで、このＭＯＳＦＥＴを動作させるよう
に構成されている。
１３３が形成されており、このドレイン電極１３３と、
ソース電極１３２の露出部分と、ゲート電極の露出部分
とが外部端子にそれぞれ接続され、外部端子を電気回路
に接続することで、このＭＯＳＦＥＴを動作させるよう
に構成されている。
【００１０】このＭＯＳＦＥＴ１０１を使用する場合、
ソース電極１３２を接地電位に置き、ドレイン電極１３
３に正電圧を印加した状態でゲート電極を介してゲート
電極膜１３１にスレッショルド以上のゲート電圧(正電
圧)を印加すると、Ｐ型のチャネル領域１１５表面にＮ
型の反転層が形成され、ソース領域１１４とドレイン層
１０６とが反転層によって接続される。その結果、ドレ
イン電極１３３からソース電極１３２に向けて電流が流
れる。
ソース電極１３２を接地電位に置き、ドレイン電極１３
３に正電圧を印加した状態でゲート電極を介してゲート
電極膜１３１にスレッショルド以上のゲート電圧(正電
圧)を印加すると、Ｐ型のチャネル領域１１５表面にＮ
型の反転層が形成され、ソース領域１１４とドレイン層
１０６とが反転層によって接続される。その結果、ドレ
イン電極１３３からソース電極１３２に向けて電流が流
れる。
【００１１】その状態からゲート電極スレッショルド電
圧以下の電圧(例えば接地電位)を印加すると反転層は消
滅し、ベース領域１１２とドレイン層１０６とは逆バイ
アス状態になり、ドレイン電極１３３とソース電極１３
２の間には電流は流れないようになる。
圧以下の電圧(例えば接地電位)を印加すると反転層は消
滅し、ベース領域１１２とドレイン層１０６とは逆バイ
アス状態になり、ドレイン電極１３３とソース電極１３
２の間には電流は流れないようになる。
【００１２】上記のようなＭＯＳＦＥＴ１０１は、ゲー
ト電極に印加する電圧を制御することで、ドレイン電極
１３３とソース電極１３２との間の導通を制御できるの
で、高速なスイッチとして、電源回路やモータ制御回路
等の電力を扱う電気回路に広く使用されている。
ト電極に印加する電圧を制御することで、ドレイン電極
１３３とソース電極１３２との間の導通を制御できるの
で、高速なスイッチとして、電源回路やモータ制御回路
等の電力を扱う電気回路に広く使用されている。
【００１３】上記のようなＭＯＳＦＥＴ１０１では、遮
断状態にあるときに、ドレイン電極１３３とソース電極
１３２の間に大きな電圧が印加される場合がある。
断状態にあるときに、ドレイン電極１３３とソース電極
１３２の間に大きな電圧が印加される場合がある。
【００１４】ＭＯＳＦＥＴ１０１が遮断状態にある間
は、チャネル領域１１５を含むベース領域１１２とドレ
イン層１０６との間が逆バイアスされるから、その部分
のＰＮ接合の耐圧でＭＯＳＦＥＴ１０１の耐圧は決定さ
れることになる。
は、チャネル領域１１５を含むベース領域１１２とドレ
イン層１０６との間が逆バイアスされるから、その部分
のＰＮ接合の耐圧でＭＯＳＦＥＴ１０１の耐圧は決定さ
れることになる。
【００１５】ＰＮ接合の形状は、濃度の高い方の拡散層
の形状に注目し、プレーナ接合、円筒接合、球状接合の
三種類に大別でき、プレーナ接合の耐圧が最も高く、球
状接合の耐圧が最も低いことが知られている。
の形状に注目し、プレーナ接合、円筒接合、球状接合の
三種類に大別でき、プレーナ接合の耐圧が最も高く、球
状接合の耐圧が最も低いことが知られている。
【００１６】上記のようなセル１１７が多数個配置され
たＭＯＳＦＥＴは、セル１１７の底面ではプレーナ接合
が形成されるが、セル１１７が四角形等の多角形のた
め、辺部分では円筒接合が形成され、頂点部分では球状
接合が必ず形成されてしまい、各セル１１７の頂点部分
の耐圧で全体の耐圧が決定されてしまっていた。
たＭＯＳＦＥＴは、セル１１７の底面ではプレーナ接合
が形成されるが、セル１１７が四角形等の多角形のた
め、辺部分では円筒接合が形成され、頂点部分では球状
接合が必ず形成されてしまい、各セル１１７の頂点部分
の耐圧で全体の耐圧が決定されてしまっていた。
【００１７】また、導通時の電流は、比較的抵抗値の高
いドレイン層１０６を流れるため、導通抵抗が大きいと
いう問題もある。
いドレイン層１０６を流れるため、導通抵抗が大きいと
いう問題もある。
【００１８】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、高耐圧のトランジスタを提供することにある。
また、本発明の他の目的は導通抵抗が低いトランジスタ
を提供することにある。
の不都合を解決するために創作されたものであり、その
目的は、高耐圧のトランジスタを提供することにある。
また、本発明の他の目的は導通抵抗が低いトランジスタ
を提供することにある。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１の導電型のドレイン層
と、前記ドレイン層上にエピタキシャル成長によって形
成された第２の導電型の耐圧層とを少なくとも有する半
導体基板と、前記半導体基板の前記耐圧層側から部分的
に拡散された不純物によって形成され、底部が前記ドレ
イン層に接続された第１の導電型の導電領域と、前記半
導体基板の前記耐圧層側から部分的に拡散された不純物
によって形成された第２の導電型のベース領域と、前記
ベース領域内に形成された第１の導電型のソース領域
と、前記ソース領域と前記導電領域との間に位置する前
記ベース領域の表面をチャネル領域としたときに、少な
くとも前記チャネル領域表面に配置されたゲート絶縁膜
と、前記ゲート酸化膜上に配置されたゲート電極膜と、
前記ソース領域と前記ベース領域に電気的に接続された
ソース電極と、前記ドレイン層に電気的に接続されたド
レイン電極とを有し、前記耐圧層の不純物濃度は、前記
ドレイン層の不純物濃度よりも高くされたトランジスタ
である。請求項２記載の発明は、前記導電領域を挟んで
互いに対抗する前記チャネル領域を有する請求項１記載
のトランジスタである。請求項３記載の発明は、前記導
電領域の表面には、前記互いに対抗するチャネル領域間
に亘って、前記ゲート絶縁膜と前記ゲート電極膜が配置
された請求項２記載のトランジスタである。請求項４記
載の発明は、前記導電領域は、表面を該導電領域とは反
対の導電型の領域で囲まれた部分を有する請求項１乃至
請求項３のいずれか１項記載のトランジスタである。請
求項５記載の発明は、前記ベース領域の表面近傍の外周
部分の一部は、前記導電領域に食い込んでいる請求項１
乃至請求項４のいずれか１項記載のトランジスタであ
る。請求項６記載の発明は、前記ベース領域の前記導電
領域内に形成された部分が前記チャネル領域にされた請
求項５記載のトランジスタである。請求項７記載の発明
は、前記ベース領域の表面濃度は、前記耐圧層の濃度よ
りも高い請求項１乃至請求項６のいずれか１項記載のト
ランジスタである。請求項８記載の発明は、前記半導体
基板の前記耐圧層とは反対の側には、前記ドレイン層よ
りも高濃度の第１の導電型の低抵抗層が配置された請求
項１乃至請求項８のいずれか１項記載のトランジスタで
ある。請求項９記載の発明は、前記半導体基板の前記耐
圧層とは反対の側には、第２の導電型のコレクタ層が配
置された請求項１乃至請求項８のいずれか１項記載のト
ランジスタである。請求項１０記載の発明は、前記半導
体基板の前記耐圧層とは反対の側には、ショットキー電
極が配置され、前記半導体基板と前記ショットキー電極
の間にショットキーダイオードが構成され、前記トラン
ジスタが導通状態に置かれたときに、前記ショットキー
電極から前記半導体基板内に少数キャリアが注入される
ように構成された請求項１乃至請求項８のいずれか１項
記載のトランジスタである。請求項１１記載の発明は、
前記半導体基板の前記耐圧層とは反対の側には、第２の
導電型の基板が配置された請求項１乃至請求項８のいず
れか１項記載のトランジスタであって、前記トランジス
タは、底部が前記基板に接続された第２の導電型のアイ
ソレーション領域によって囲まれたトランジスタ。
に、請求項１記載の発明は、第１の導電型のドレイン層
と、前記ドレイン層上にエピタキシャル成長によって形
成された第２の導電型の耐圧層とを少なくとも有する半
導体基板と、前記半導体基板の前記耐圧層側から部分的
に拡散された不純物によって形成され、底部が前記ドレ
イン層に接続された第１の導電型の導電領域と、前記半
導体基板の前記耐圧層側から部分的に拡散された不純物
によって形成された第２の導電型のベース領域と、前記
ベース領域内に形成された第１の導電型のソース領域
と、前記ソース領域と前記導電領域との間に位置する前
記ベース領域の表面をチャネル領域としたときに、少な
くとも前記チャネル領域表面に配置されたゲート絶縁膜
と、前記ゲート酸化膜上に配置されたゲート電極膜と、
前記ソース領域と前記ベース領域に電気的に接続された
ソース電極と、前記ドレイン層に電気的に接続されたド
レイン電極とを有し、前記耐圧層の不純物濃度は、前記
ドレイン層の不純物濃度よりも高くされたトランジスタ
である。請求項２記載の発明は、前記導電領域を挟んで
互いに対抗する前記チャネル領域を有する請求項１記載
のトランジスタである。請求項３記載の発明は、前記導
電領域の表面には、前記互いに対抗するチャネル領域間
に亘って、前記ゲート絶縁膜と前記ゲート電極膜が配置
された請求項２記載のトランジスタである。請求項４記
載の発明は、前記導電領域は、表面を該導電領域とは反
対の導電型の領域で囲まれた部分を有する請求項１乃至
請求項３のいずれか１項記載のトランジスタである。請
求項５記載の発明は、前記ベース領域の表面近傍の外周
部分の一部は、前記導電領域に食い込んでいる請求項１
乃至請求項４のいずれか１項記載のトランジスタであ
る。請求項６記載の発明は、前記ベース領域の前記導電
領域内に形成された部分が前記チャネル領域にされた請
求項５記載のトランジスタである。請求項７記載の発明
は、前記ベース領域の表面濃度は、前記耐圧層の濃度よ
りも高い請求項１乃至請求項６のいずれか１項記載のト
ランジスタである。請求項８記載の発明は、前記半導体
基板の前記耐圧層とは反対の側には、前記ドレイン層よ
りも高濃度の第１の導電型の低抵抗層が配置された請求
項１乃至請求項８のいずれか１項記載のトランジスタで
ある。請求項９記載の発明は、前記半導体基板の前記耐
圧層とは反対の側には、第２の導電型のコレクタ層が配
置された請求項１乃至請求項８のいずれか１項記載のト
ランジスタである。請求項１０記載の発明は、前記半導
体基板の前記耐圧層とは反対の側には、ショットキー電
極が配置され、前記半導体基板と前記ショットキー電極
の間にショットキーダイオードが構成され、前記トラン
ジスタが導通状態に置かれたときに、前記ショットキー
電極から前記半導体基板内に少数キャリアが注入される
ように構成された請求項１乃至請求項８のいずれか１項
記載のトランジスタである。請求項１１記載の発明は、
前記半導体基板の前記耐圧層とは反対の側には、第２の
導電型の基板が配置された請求項１乃至請求項８のいず
れか１項記載のトランジスタであって、前記トランジス
タは、底部が前記基板に接続された第２の導電型のアイ
ソレーション領域によって囲まれたトランジスタ。
【００２０】本発明は上記のように構成されており、従
来技術とは異なり、第１の導電型のドレイン層上に第２
の導電型の耐圧層をエピタキシャル成長で形成してい
る。
来技術とは異なり、第１の導電型のドレイン層上に第２
の導電型の耐圧層をエピタキシャル成長で形成してい
る。
【００２１】更に、その耐圧層上に窓明けしたシリコン
酸化膜等のマスク層を形成し、耐圧層内に第１の導電型
の不純物を部分的に拡散させ、耐圧層内の所望位置に第
１の導電型の導電領域を形成している。
酸化膜等のマスク層を形成し、耐圧層内に第１の導電型
の不純物を部分的に拡散させ、耐圧層内の所望位置に第
１の導電型の導電領域を形成している。
【００２２】また、耐圧層上に、窓開けした酸化膜等を
マスクとし、不純物を窓開部分から注入し、拡散させて
第２の導電型のベース領域を部分的に形成している。
マスクとし、不純物を窓開部分から注入し、拡散させて
第２の導電型のベース領域を部分的に形成している。
【００２３】このベース領域内に第１の導電型のソース
領域が形成されると、ベース領域の端部とソース領域の
端部との間に位置し、且つ、ゲート絶縁膜及びゲート電
極膜の下方に位置するベース領域の部分がチャネル領域
となる。
領域が形成されると、ベース領域の端部とソース領域の
端部との間に位置し、且つ、ゲート絶縁膜及びゲート電
極膜の下方に位置するベース領域の部分がチャネル領域
となる。
【００２４】ベース領域の底面は、ベース領域と同じ導
電型の耐圧層に接続されており、導電領域の底部は、導
電領域と同じ導電型のドレイン層に接続されており、ド
レイン層とソース領域とが、導電領域と、チャネル領域
表面に形成される反転層とを介して接続される。
電型の耐圧層に接続されており、導電領域の底部は、導
電領域と同じ導電型のドレイン層に接続されており、ド
レイン層とソース領域とが、導電領域と、チャネル領域
表面に形成される反転層とを介して接続される。
【００２５】本発明のトランジスタは、耐圧層に含まれ
る第２の導電型の不純物濃度が、ドレイン層に含まれる
第１の導電型の不純物濃度よりも高くされており、その
結果、本発明のトランジスタを逆バイアス状態に置いた
ときに、トランジスタの降伏電圧が高くなっている。
る第２の導電型の不純物濃度が、ドレイン層に含まれる
第１の導電型の不純物濃度よりも高くされており、その
結果、本発明のトランジスタを逆バイアス状態に置いた
ときに、トランジスタの降伏電圧が高くなっている。
【００２６】図３６は、横軸に、耐圧層とドレイン層の
濃度の比、即ち、(耐圧層の濃度)／(ドレイン層の濃度)
の値を取り、縦軸にゲート電極とソース電極を短絡させ
て本発明のｎチャネルＭＯＳトランジスタを逆バイアス
に置いた場合の降伏電圧の値をとった。横軸は対数目盛
である。
濃度の比、即ち、(耐圧層の濃度)／(ドレイン層の濃度)
の値を取り、縦軸にゲート電極とソース電極を短絡させ
て本発明のｎチャネルＭＯＳトランジスタを逆バイアス
に置いた場合の降伏電圧の値をとった。横軸は対数目盛
である。
【００２７】横軸の値“１”以下の領域、即ち、耐圧層
の濃度がドレイン層の濃度よりも低い場合には、降伏電
圧が小さくなることが分かる。濃度比が１以上５以下の
範囲で降伏電圧が大きくなっている。
の濃度がドレイン層の濃度よりも低い場合には、降伏電
圧が小さくなることが分かる。濃度比が１以上５以下の
範囲で降伏電圧が大きくなっている。
【００２８】
【発明の実施の形態】本発明を図面を用いて説明する。
以下、第１の導電型をＮ型、第２の導電型をＰ型として
説明する。
以下、第１の導電型をＮ型、第２の導電型をＰ型として
説明する。
【００２９】図１を参照し、符号１０は、本発明に用い
られるウェハ(半導体基板)であり、Ｎ+型のシリコン単
結晶から成る基板１１と、該基板１１上に配置されたド
レイン層１２と、該ドレイン層１２上に配置された耐圧
層１３とを有している。
られるウェハ(半導体基板)であり、Ｎ+型のシリコン単
結晶から成る基板１１と、該基板１１上に配置されたド
レイン層１２と、該ドレイン層１２上に配置された耐圧
層１３とを有している。
【００３０】ここでは、基板１１と、ドレイン層１２
と、耐圧層１３は、シリコン単結晶で構成されている。
基板１１を構成するシリコン単結晶には、Ｎ型不純物が
添加され、導電型がＮ型にされている。
と、耐圧層１３は、シリコン単結晶で構成されている。
基板１１を構成するシリコン単結晶には、Ｎ型不純物が
添加され、導電型がＮ型にされている。
【００３１】ドレイン層１２と耐圧層１３とは、それぞ
れエピタキシャル法によって基板１１上にこの順序で形
成されており、エピタキシャル成長の際に、ドレイン層
１２にはＮ型不純物が添加され、耐圧層１３にはＰ型の
不純物が添加され、それぞれの導電型がＮ型とＰ型にさ
れている。
れエピタキシャル法によって基板１１上にこの順序で形
成されており、エピタキシャル成長の際に、ドレイン層
１２にはＮ型不純物が添加され、耐圧層１３にはＰ型の
不純物が添加され、それぞれの導電型がＮ型とＰ型にさ
れている。
【００３２】ドレイン層１２の表面にＰ型の不純物を注
入し、拡散させても、基板１１とドレイン層１２と耐圧
層１３とが積層された構造の半導体基板が得られるが、
耐圧層１３を拡散によって形成する場合には、耐圧層１
３の表面側の濃度が底部側の濃度に比べて高くなる。
入し、拡散させても、基板１１とドレイン層１２と耐圧
層１３とが積層された構造の半導体基板が得られるが、
耐圧層１３を拡散によって形成する場合には、耐圧層１
３の表面側の濃度が底部側の濃度に比べて高くなる。
【００３３】本発明では、耐圧層１３はエピタキシャル
成長によって形成されているので、耐圧層１３の内部の
Ｐ型不純物濃度は均一である。
成長によって形成されているので、耐圧層１３の内部の
Ｐ型不純物濃度は均一である。
【００３４】Ｎ+型の基板１１の不純物濃度は１×１０
18〜１×１０19原子／ｃｍ3であり、ドレイン層１２の
不純物の濃度範囲は３×１０13〜３×１０15原子／ｃｍ
3であり、耐圧層１３の不純物の濃度範囲は４×１０13
〜６×１０15原子／ｃｍ3である。
18〜１×１０19原子／ｃｍ3であり、ドレイン層１２の
不純物の濃度範囲は３×１０13〜３×１０15原子／ｃｍ
3であり、耐圧層１３の不純物の濃度範囲は４×１０13
〜６×１０15原子／ｃｍ3である。
【００３５】本発明では、耐圧層１３のＰ型の不純物の
濃度は、ドレイン層１２のＮ型の不純物の濃度よりも高
くされており、コンピュータを用いた耐圧のシミュレー
ション結果によると、この不純物の濃度の大小関係が成
立し、且つ、導電領域の表面がゲート絶縁膜２５とゲー
ト電極膜２７で覆われている場合に、トランジスタを逆
バイアス状態に置いたときの降伏電圧が高くなってい
る。
濃度は、ドレイン層１２のＮ型の不純物の濃度よりも高
くされており、コンピュータを用いた耐圧のシミュレー
ション結果によると、この不純物の濃度の大小関係が成
立し、且つ、導電領域の表面がゲート絶縁膜２５とゲー
ト電極膜２７で覆われている場合に、トランジスタを逆
バイアス状態に置いたときの降伏電圧が高くなってい
る。
【００３６】なお、ドレイン層１２の厚さは５μｍ〜２
００μｍ程度であり、耐圧層１３の厚さは２μｍ〜１５
μｍ程度のものが用いられる。
００μｍ程度であり、耐圧層１３の厚さは２μｍ〜１５
μｍ程度のものが用いられる。
【００３７】このウェハ１０を熱酸化し、図２に示すよ
うに、耐圧層１３表面に厚さ１．０μｍ程度のシリコン
酸化膜から成る一次酸化膜１９を形成する。このとき、
ウェハ１０裏面側の基板１１表面にも酸化膜が形成され
る。但し、この第２図及び後述する各図面では、基板１
１に形成される酸化膜は省略する。
うに、耐圧層１３表面に厚さ１．０μｍ程度のシリコン
酸化膜から成る一次酸化膜１９を形成する。このとき、
ウェハ１０裏面側の基板１１表面にも酸化膜が形成され
る。但し、この第２図及び後述する各図面では、基板１
１に形成される酸化膜は省略する。
【００３８】一次酸化膜１９を形成した後、図３に示す
ように、フォトリソグラフ工程とエッチング工程によっ
て一次酸化膜１９をパターニングし、１個のトランジス
タを構成されるウェハ１０の領域の外周付近に、リング
状の酸化膜リング２２を形成する。
ように、フォトリソグラフ工程とエッチング工程によっ
て一次酸化膜１９をパターニングし、１個のトランジス
タを構成されるウェハ１０の領域の外周付近に、リング
状の酸化膜リング２２を形成する。
【００３９】図３の符号２０ａは、この酸化膜リング２
２の内周側の開口を示しており、符号２０ｂは、酸化膜
リング２２の外側の開口を示している。これらの開口２
０ａ、２０ｂの底面には、耐圧層１３表面が露出してい
る。この状態の平面図を図２３に示す。図３は図２３の
Ａ1−Ａ1線切断面図に相当する。
２の内周側の開口を示しており、符号２０ｂは、酸化膜
リング２２の外側の開口を示している。これらの開口２
０ａ、２０ｂの底面には、耐圧層１３表面が露出してい
る。この状態の平面図を図２３に示す。図３は図２３の
Ａ1−Ａ1線切断面図に相当する。
【００４０】次いで、図４に示すように、ウェハ１０表
面の所定位置にパターニングしたレジスト膜２３を形成
する。この状態の平面図を図２４に示す。図４は図２４
のＡ 2−Ａ2線切断面図に相当する。
面の所定位置にパターニングしたレジスト膜２３を形成
する。この状態の平面図を図２４に示す。図４は図２４
のＡ 2−Ａ2線切断面図に相当する。
【００４１】レジスト膜２３の酸化膜リング２２の内側
の部分には、複数個の開口２１(ここでは４個)が形成さ
れており、その開口２１底面には耐圧層１３表面が露出
している。
の部分には、複数個の開口２１(ここでは４個)が形成さ
れており、その開口２１底面には耐圧層１３表面が露出
している。
【００４２】次いで、図５に示すように、レジスト膜２
３上にＮ型不純物(例えばリン)５１を照射すると、開口
２１、２０ｂ底面に露出する耐圧層１３内部の表面近傍
にＮ型不純物が注入される。符号２４ａと符号２４ｂ
は、Ｎ型不純物により、レジスト膜２３の開口２１底面
と酸化膜リング２２外周の開口２０ｂ底面に形成された
Ｎ型高不純物層を示している。酸化膜リング２２外周の
Ｎ型高濃度不純物層２４ｂはリング状になっている。
３上にＮ型不純物(例えばリン)５１を照射すると、開口
２１、２０ｂ底面に露出する耐圧層１３内部の表面近傍
にＮ型不純物が注入される。符号２４ａと符号２４ｂ
は、Ｎ型不純物により、レジスト膜２３の開口２１底面
と酸化膜リング２２外周の開口２０ｂ底面に形成された
Ｎ型高不純物層を示している。酸化膜リング２２外周の
Ｎ型高濃度不純物層２４ｂはリング状になっている。
【００４３】次に、図６に示すように、レジスト膜２３
を剥離し、耐圧層１３表面を露出させた後、熱酸化し、
耐圧層１３表面にシリコン酸化膜から成るゲート絶縁膜
を形成する。図７の符号２５は、そのゲート絶縁膜を示
している。
を剥離し、耐圧層１３表面を露出させた後、熱酸化し、
耐圧層１３表面にシリコン酸化膜から成るゲート絶縁膜
を形成する。図７の符号２５は、そのゲート絶縁膜を示
している。
【００４４】次いで、熱処理し、Ｎ型高濃度不純物層２
４a、２４ｂを拡散源としてＮ型不純物を拡散させる
と、図８に示すように、酸化膜リング２２の内側のＮ型
高濃度不純物層２４ａの拡散によってＮ型の導電領域２
６ａが形成され、酸化膜リング２２の外側のＮ型高濃度
不純物層２４ｂの拡散によってＮ型のストッパ層２６ｂ
が形成される。
４a、２４ｂを拡散源としてＮ型不純物を拡散させる
と、図８に示すように、酸化膜リング２２の内側のＮ型
高濃度不純物層２４ａの拡散によってＮ型の導電領域２
６ａが形成され、酸化膜リング２２の外側のＮ型高濃度
不純物層２４ｂの拡散によってＮ型のストッパ層２６ｂ
が形成される。
【００４５】各導電領域２６ａは長方形又は正方形形状
であり、ストッパ層２６ｂはリング形状である。酸化膜
リング２２内側の表面において、導電領域２６ａが露出
していない部分には、耐圧層１３表面が露出している。
であり、ストッパ層２６ｂはリング形状である。酸化膜
リング２２内側の表面において、導電領域２６ａが露出
していない部分には、耐圧層１３表面が露出している。
【００４６】この状態の平面図を、図２５に示す。図８
は、図２５のＡ3−Ａ3線切断面図に相当する。
は、図２５のＡ3−Ａ3線切断面図に相当する。
【００４７】次に、図９に示すように、ゲート絶縁膜２
５及び酸化膜リング２２表面に、ポリシリコンから成る
ゲート電極膜２７を形成した後、図１０に示すように、
フォトリソグラフ工程とエッチング工程によって、ゲー
ト絶縁膜２５とゲート電極膜２７を同じパターンにエッ
チングする。
５及び酸化膜リング２２表面に、ポリシリコンから成る
ゲート電極膜２７を形成した後、図１０に示すように、
フォトリソグラフ工程とエッチング工程によって、ゲー
ト絶縁膜２５とゲート電極膜２７を同じパターンにエッ
チングする。
【００４８】図２６はその状態の平面図であり、パター
ニングされたゲート絶縁膜２５及びゲート電極膜２７
は、各導電領域２６ａの中央を横断しており、ゲート絶
縁膜２５及びゲート電極膜２７の横断部分の両側には、
導電領域２６ａ表面が露出している。導電領域２６ａの
露出部分は長方形である。
ニングされたゲート絶縁膜２５及びゲート電極膜２７
は、各導電領域２６ａの中央を横断しており、ゲート絶
縁膜２５及びゲート電極膜２７の横断部分の両側には、
導電領域２６ａ表面が露出している。導電領域２６ａの
露出部分は長方形である。
【００４９】符号２８ａ、２８ｂは、ゲート絶縁膜２５
及びゲート電極膜２７のパターニングによって形成され
た開口を示しており、符号２８ａは、ゲート絶縁膜２５
及びゲート電極膜２７で囲まれた開口であり、符号２８
ｂは、ゲート絶縁膜２５及びゲート電極膜２７の外周部
分と酸化膜リング２２との間に位置する開口である。な
お、図１０は、図２６のＡ4−Ａ4線截断面図に相当す
る。
及びゲート電極膜２７のパターニングによって形成され
た開口を示しており、符号２８ａは、ゲート絶縁膜２５
及びゲート電極膜２７で囲まれた開口であり、符号２８
ｂは、ゲート絶縁膜２５及びゲート電極膜２７の外周部
分と酸化膜リング２２との間に位置する開口である。な
お、図１０は、図２６のＡ4−Ａ4線截断面図に相当す
る。
【００５０】次に、フォトリソグラフ工程により、図１
１に示すように、酸化膜リング２２の外側のストッパ層
２６ｂ表面をパターニングしたレジスト膜３１で覆い、
酸化膜リング２２の内側にはレジスト膜３１を配置せ
ず、ゲート絶縁膜２５及びゲート電極膜２７で覆われて
いない部分の導電領域２６ａと耐圧層１３表面を露出さ
せた状態で、図１２に示すように、ウェハ１０の耐圧層
１３側表面にＰ型不純物５２を照射する。ここではＰ型
不純物５２としてホウ素を用いた。
１に示すように、酸化膜リング２２の外側のストッパ層
２６ｂ表面をパターニングしたレジスト膜３１で覆い、
酸化膜リング２２の内側にはレジスト膜３１を配置せ
ず、ゲート絶縁膜２５及びゲート電極膜２７で覆われて
いない部分の導電領域２６ａと耐圧層１３表面を露出さ
せた状態で、図１２に示すように、ウェハ１０の耐圧層
１３側表面にＰ型不純物５２を照射する。ここではＰ型
不純物５２としてホウ素を用いた。
【００５１】Ｐ型不純物５２は、レジスト膜３１と酸化
膜リング２２とゲート電極膜２７を透過できず、開口２
８ａ、２８ｂ底面に露出している導電領域２６ａ表面と
耐圧層１３表面に、Ｐ型の高濃度不純物層３３ａ、３３
ｂが形成される。このＰ型の高濃度不純物層３３ａ、３
３ｂの平面パターンは、開口２８ａ、２８ｂの平面パタ
ーンと一致しており、Ｎ型の導電領域２６ａ表面にも、
Ｐ型の高濃度不純物層３３ａ、３３ｂは形成される。
膜リング２２とゲート電極膜２７を透過できず、開口２
８ａ、２８ｂ底面に露出している導電領域２６ａ表面と
耐圧層１３表面に、Ｐ型の高濃度不純物層３３ａ、３３
ｂが形成される。このＰ型の高濃度不純物層３３ａ、３
３ｂの平面パターンは、開口２８ａ、２８ｂの平面パタ
ーンと一致しており、Ｎ型の導電領域２６ａ表面にも、
Ｐ型の高濃度不純物層３３ａ、３３ｂは形成される。
【００５２】レジスト膜３１を除去した後、熱処理し、
高濃度不純物層３３ａ、３３ｂを拡散源としてＰ型不純
物を拡散させると、図１３に示すように、Ｐ型のベース
領域３３ａ、３３ｂが形成される。図１３は、ベース領
域３３ａ、３３ｂとストッパ層２６ｂ表面に形成された
酸化膜を除去した状態を示している。また、この状態の
平面図を図２７に示す。図１３は、図２７のＡ5−Ａ5線
截断面図に相当する。
高濃度不純物層３３ａ、３３ｂを拡散源としてＰ型不純
物を拡散させると、図１３に示すように、Ｐ型のベース
領域３３ａ、３３ｂが形成される。図１３は、ベース領
域３３ａ、３３ｂとストッパ層２６ｂ表面に形成された
酸化膜を除去した状態を示している。また、この状態の
平面図を図２７に示す。図１３は、図２７のＡ5−Ａ5線
截断面図に相当する。
【００５３】Ｐ型不純物は耐圧層１３の深さ方向の他、
横方向にも拡散するため、ベース領域３３ａ、３３ｂの
端部は、ゲート絶縁膜２５の下方又は酸化膜リング２２
の下方に潜り込む。
横方向にも拡散するため、ベース領域３３ａ、３３ｂの
端部は、ゲート絶縁膜２５の下方又は酸化膜リング２２
の下方に潜り込む。
【００５４】導電領域２６ａは、その上部、即ち導電領
域２６ａのウェハ１０の表面に近い部分でベース領域３
３ａ、３３ｂ又は耐圧層１３とＰＮ接合を形成し、下部
では耐圧層１３とＰＮ接合を形成している。
域２６ａのウェハ１０の表面に近い部分でベース領域３
３ａ、３３ｂ又は耐圧層１３とＰＮ接合を形成し、下部
では耐圧層１３とＰＮ接合を形成している。
【００５５】ベース領域３３ａ、３３ｂを形成するとき
の熱処理により、導電領域２６ａとストッパ層２６ｂも
一緒に熱処理され、拡散される。このときの拡散によ
り、導電領域２６ａとストッパ層２６ｂの底部は、ドレ
イン層１２に接続される。
の熱処理により、導電領域２６ａとストッパ層２６ｂも
一緒に熱処理され、拡散される。このときの拡散によ
り、導電領域２６ａとストッパ層２６ｂの底部は、ドレ
イン層１２に接続される。
【００５６】次に、図１４に示すように、ベース領域３
３ａ、３３ｂの表面にパターニングしたレジスト膜３４
を形成する。この状態の平面図を図２８に示す。ベース
領域３３ａ、３３ｂは、ゲート絶縁膜２５及びゲート電
極膜２７に接する幅一定の長方形の領域を除き、レジス
ト膜３４によって覆われている。図１４は、図２８のＡ
6−Ａ6線截断面図に相当する。
３ａ、３３ｂの表面にパターニングしたレジスト膜３４
を形成する。この状態の平面図を図２８に示す。ベース
領域３３ａ、３３ｂは、ゲート絶縁膜２５及びゲート電
極膜２７に接する幅一定の長方形の領域を除き、レジス
ト膜３４によって覆われている。図１４は、図２８のＡ
6−Ａ6線截断面図に相当する。
【００５７】図１４、２８中の符号３５ａ、３５ｂは、
レジスト膜３４の開口を示しており、符号３５ａは、ゲ
ート絶縁膜２５及びゲート電極膜２７によって囲われた
開口であり、符号３５ｂは、ゲート絶縁膜２５及びゲー
ト電極膜２７の外側に位置する開口である。
レジスト膜３４の開口を示しており、符号３５ａは、ゲ
ート絶縁膜２５及びゲート電極膜２７によって囲われた
開口であり、符号３５ｂは、ゲート絶縁膜２５及びゲー
ト電極膜２７の外側に位置する開口である。
【００５８】この状態で、図１５に示すように、ウェハ
１０の耐圧層１３側表面にＮ型の不純物５３を照射する
と、開口３５ａ、３５ｂ底面に高濃度Ｎ型不純物層３６
ａ、３６ｂが形成される。ここではＮ型不純物５３とし
てひ素を用いた。
１０の耐圧層１３側表面にＮ型の不純物５３を照射する
と、開口３５ａ、３５ｂ底面に高濃度Ｎ型不純物層３６
ａ、３６ｂが形成される。ここではＮ型不純物５３とし
てひ素を用いた。
【００５９】次いで、レジスト膜３４を剥離した後、熱
処理をすると高濃度Ｎ型不純物層３６ａ、３６ｂが拡散
され、図１６に示すように、それぞれＮ型のソース領域
３７ａと、スクライブ層３７ｂが形成される。熱処理の
際に形成された酸化膜は省略してある。
処理をすると高濃度Ｎ型不純物層３６ａ、３６ｂが拡散
され、図１６に示すように、それぞれＮ型のソース領域
３７ａと、スクライブ層３７ｂが形成される。熱処理の
際に形成された酸化膜は省略してある。
【００６０】図２９は、酸化膜を省略した状態の平面図
を示している。図１６は、図２９のＡ7−Ａ7線切断面図
に相当する。
を示している。図１６は、図２９のＡ7−Ａ7線切断面図
に相当する。
【００６１】複数(６個)のソース領域３７ａのうち、４
個のソース領域３７ａは、ゲート絶縁膜２５及びゲート
電極膜２７で囲まれており、他の２個のソース領域３７
ａは、ゲート絶縁膜２５及びゲート電極膜２７と酸化膜
リング２２の間に位置している。
個のソース領域３７ａは、ゲート絶縁膜２５及びゲート
電極膜２７で囲まれており、他の２個のソース領域３７
ａは、ゲート絶縁膜２５及びゲート電極膜２７と酸化膜
リング２２の間に位置している。
【００６２】いずれのソース領域３７ａも略矩形形状で
あり、特に、ゲート絶縁膜２５及びゲート電極膜２７で
囲まれた４個のソース領域３７ａは２個一組で平行に対
向している。スクライブ層３７ｂは、酸化膜リング２２
よりも外側に位置している。
あり、特に、ゲート絶縁膜２５及びゲート電極膜２７で
囲まれた４個のソース領域３７ａは２個一組で平行に対
向している。スクライブ層３７ｂは、酸化膜リング２２
よりも外側に位置している。
【００６３】また、熱処理によってＮ型不純物が深さ方
向に拡散し、ソース領域３７ａとスクライブ層３７ｂが
形成される際、Ｎ型不純物は横方向にも拡散するため、
ソース領域３７ａの端部のゲート絶縁膜２５又は酸化膜
リング２２側の辺は、ゲート絶縁膜２５又は酸化膜リン
グ２２の下方に潜り込んでいる。
向に拡散し、ソース領域３７ａとスクライブ層３７ｂが
形成される際、Ｎ型不純物は横方向にも拡散するため、
ソース領域３７ａの端部のゲート絶縁膜２５又は酸化膜
リング２２側の辺は、ゲート絶縁膜２５又は酸化膜リン
グ２２の下方に潜り込んでいる。
【００６４】ソース領域３７ａの深さ方向の拡散は、ベ
ース領域３３ａ、３３ｂの深さよりも浅く、且つ、横方
向拡散はベース領域３３ａ、３３ｂの縁を超えないよう
になっている。従って、ソース領域３７ａは、ベース領
域３３ａ、３３ｂないに形成されている。
ース領域３３ａ、３３ｂの深さよりも浅く、且つ、横方
向拡散はベース領域３３ａ、３３ｂの縁を超えないよう
になっている。従って、ソース領域３７ａは、ベース領
域３３ａ、３３ｂないに形成されている。
【００６５】特に、ベース領域３３ａ、３３ｂの表面近
傍であって、ゲート絶縁膜２５の下方に位置し、且つ、
ソース領域３７ａと導電領域２６ａの間に位置する部分
はチャネル領域１８と呼ばれており、ゲート電極膜２７
に印加される電圧によって極性が反転し、ソース領域３
７ａと導電領域２６ａとを電気的に接続するようになっ
ている。
傍であって、ゲート絶縁膜２５の下方に位置し、且つ、
ソース領域３７ａと導電領域２６ａの間に位置する部分
はチャネル領域１８と呼ばれており、ゲート電極膜２７
に印加される電圧によって極性が反転し、ソース領域３
７ａと導電領域２６ａとを電気的に接続するようになっ
ている。
【００６６】次に、図１７に示すように、ウェハ１０の
耐圧層１３側表面に、ＣＶＤ法によってシリコン酸化物
から成る層間絶縁膜３８を形成し、フォトリソグラフ工
程とエッチング工程によってパターニングする。
耐圧層１３側表面に、ＣＶＤ法によってシリコン酸化物
から成る層間絶縁膜３８を形成し、フォトリソグラフ工
程とエッチング工程によってパターニングする。
【００６７】図１８の符号３９ａ、３９ｂは、パターニ
ングされた状態の層間絶縁膜を示している。符号３９ａ
で示した層間絶縁膜は、ゲート電極膜２７の一部の表面
を除き、ゲート電極膜２７の表面と、ゲート絶縁膜２５
及びゲート電極膜２７の側面を覆っている。符号３９ｂ
で示した層間絶縁膜は、酸化膜リング２２の表面及び内
周の側面を覆っている。
ングされた状態の層間絶縁膜を示している。符号３９ａ
で示した層間絶縁膜は、ゲート電極膜２７の一部の表面
を除き、ゲート電極膜２７の表面と、ゲート絶縁膜２５
及びゲート電極膜２７の側面を覆っている。符号３９ｂ
で示した層間絶縁膜は、酸化膜リング２２の表面及び内
周の側面を覆っている。
【００６８】酸化膜リング２２よりも内側では、層間絶
縁膜３９ａ、３９ｂに形成された開口４１ａの底面に、
ソース領域３７ａ表面とベース領域３３ａ、３３ｂ表面
とが露出している。酸化膜リング２２よりも外側では、
スクライブ層３７ｂ表面が露出している。
縁膜３９ａ、３９ｂに形成された開口４１ａの底面に、
ソース領域３７ａ表面とベース領域３３ａ、３３ｂ表面
とが露出している。酸化膜リング２２よりも外側では、
スクライブ層３７ｂ表面が露出している。
【００６９】次に、図１９に示すように、ウェハ１０の
耐圧層１３側の面に、スパッタ法や蒸着法によって金属
膜４２を形成する。ここではスパッタ法によってアルミ
ニウム薄膜を形成した。
耐圧層１３側の面に、スパッタ法や蒸着法によって金属
膜４２を形成する。ここではスパッタ法によってアルミ
ニウム薄膜を形成した。
【００７０】次に、フォトリソグラフ工程とエッチング
工程によって、図２０に示すように、金属膜４２をパタ
ーニングする。この状態の平面図を図３０に示す。図２
０は、図３０のＡ8−Ａ8線切断面図に相当する。
工程によって、図２０に示すように、金属膜４２をパタ
ーニングする。この状態の平面図を図３０に示す。図２
０は、図３０のＡ8−Ａ8線切断面図に相当する。
【００７１】図２０、３０の符号４３ａ〜４３ｃは、金
属膜２４のパターニングによって形成された電極であ
り、符号４３ａはソース電極、符号４３ｂは等電位電
極、符号４３ｃはゲート電極を示している。各電極４３
ａ〜４３ｃは互いに分離されており、ソース電極４３ａ
はソース領域３７ａとベース領域３３ａ、３３ｂに接触
している。
属膜２４のパターニングによって形成された電極であ
り、符号４３ａはソース電極、符号４３ｂは等電位電
極、符号４３ｃはゲート電極を示している。各電極４３
ａ〜４３ｃは互いに分離されており、ソース電極４３ａ
はソース領域３７ａとベース領域３３ａ、３３ｂに接触
している。
【００７２】ゲート電極４３ｃの下側に位置する層間絶
縁膜３９ａには開口が設けられており、ゲート電極４３
ｃは、ゲート電極膜２７と接触している。また、等電位
電極４３ｂは、スクライブ層３７ｂに接触している。
縁膜３９ａには開口が設けられており、ゲート電極４３
ｃは、ゲート電極膜２７と接触している。また、等電位
電極４３ｂは、スクライブ層３７ｂに接触している。
【００７３】従って、ソース電極４３ａは、ソース領域
３７ａとベース領域３３ａ、３３ｂに電気的に接続され
ており、ゲート電極４３ｃはゲート電極膜２７に電気的
に接続されており、等電位電極４３ｂは、スクライブ層
２２とストッパ層２６ｂを介して、ドレイン層１２及び
基板１１に電気的に接続されている。
３７ａとベース領域３３ａ、３３ｂに電気的に接続され
ており、ゲート電極４３ｃはゲート電極膜２７に電気的
に接続されており、等電位電極４３ｂは、スクライブ層
２２とストッパ層２６ｂを介して、ドレイン層１２及び
基板１１に電気的に接続されている。
【００７４】次に、図２１に示すように、ウェハ１０の
耐圧層１３側に絶縁性を有する保護膜４６を形成する。
ここではＣＶＤ法を用い、シリコン酸化物を堆積させて
保護膜４６とした。
耐圧層１３側に絶縁性を有する保護膜４６を形成する。
ここではＣＶＤ法を用い、シリコン酸化物を堆積させて
保護膜４６とした。
【００７５】次に、保護膜４６をフォトリソグラフ工程
とエッチング工程により、保護膜４６をパターニング
し、図２２に示すように、ソース電極４３ａとゲート電
極４３ｃの表面を部分的に露出させた後、ウェハ１０裏
面の基板１１を露出させ、その表面に金属膜から成るド
レイン電極４８を形成すると、本発明の一例のトランジ
スタ１が得られる。
とエッチング工程により、保護膜４６をパターニング
し、図２２に示すように、ソース電極４３ａとゲート電
極４３ｃの表面を部分的に露出させた後、ウェハ１０裏
面の基板１１を露出させ、その表面に金属膜から成るド
レイン電極４８を形成すると、本発明の一例のトランジ
スタ１が得られる。
【００７６】この状態の平面図を図３１に示す。符号４
９、５０は、保護膜４６の開口部分であり、底面にソー
ス電極４３ａが露出するソースパッドと、ゲート電極４
３ｃが露出するゲートパッドをそれぞれ示している。こ
の状態の平面図を図２２は、図３１のＡ9−Ａ9線切断面
図に相当する。
９、５０は、保護膜４６の開口部分であり、底面にソー
ス電極４３ａが露出するソースパッドと、ゲート電極４
３ｃが露出するゲートパッドをそれぞれ示している。こ
の状態の平面図を図２２は、図３１のＡ9−Ａ9線切断面
図に相当する。
【００７７】最終的に得られたトランジスタ１のベース
領域３３ａ、３３ｂの表面不純物濃度は１×１０17〜１
×１０18個／ｃｍ2、ソース領域３７ａの表面不純物濃
度は１×１０19〜４×１０20個／ｃｍ2である。導電領
域２６ａの表面不純物濃度はベース領域３３ａ、３３ｂ
の表面濃度よりも低く、５×１０14〜６×１０16個／ｃ
ｍ2である。
領域３３ａ、３３ｂの表面不純物濃度は１×１０17〜１
×１０18個／ｃｍ2、ソース領域３７ａの表面不純物濃
度は１×１０19〜４×１０20個／ｃｍ2である。導電領
域２６ａの表面不純物濃度はベース領域３３ａ、３３ｂ
の表面濃度よりも低く、５×１０14〜６×１０16個／ｃ
ｍ2である。
【００７８】このトランジスタ１はｎチャネル型である
から、トランジスタ１を動作させる場合、ソース電極４
３ａを接地電位に置き、ドレイン電極４８に正電圧を印
加し、ゲート電極膜２７にスレッショルド電圧以上の正
電圧を印加すると、チャネル領域１８の表面にｎ型の反
転層が形成され、反転層を通ってドレイン電極４８から
ソース電極４３ａに向けて電流が流れる。
から、トランジスタ１を動作させる場合、ソース電極４
３ａを接地電位に置き、ドレイン電極４８に正電圧を印
加し、ゲート電極膜２７にスレッショルド電圧以上の正
電圧を印加すると、チャネル領域１８の表面にｎ型の反
転層が形成され、反転層を通ってドレイン電極４８から
ソース電極４３ａに向けて電流が流れる。
【００７９】図３２(ａ)の符号５９はその電流を示して
おり、その電流は、基板１１、ドレイン層１２、導電領
域２６ａ、ベース領域３３ａ、３３ｂ内の反転層、ソー
ス領域３７ａの順に流れる。
おり、その電流は、基板１１、ドレイン層１２、導電領
域２６ａ、ベース領域３３ａ、３３ｂ内の反転層、ソー
ス領域３７ａの順に流れる。
【００８０】その状態からゲート電極膜２７にグラウン
ド電圧を印加すると、反転層が消滅し、電流は流れなく
なる。
ド電圧を印加すると、反転層が消滅し、電流は流れなく
なる。
【００８１】図３２(ｂ)はその状態を示している。この
状態では、Ｎ型の基板１１とドレイン層１２と導電領域
２６ａに対し、Ｐ型のベース領域３３ａ、３３ｂが逆バ
イアスされるため、その間に形成されているＰＮ接合を
中心として空乏層５６が広がる。
状態では、Ｎ型の基板１１とドレイン層１２と導電領域
２６ａに対し、Ｐ型のベース領域３３ａ、３３ｂが逆バ
イアスされるため、その間に形成されているＰＮ接合を
中心として空乏層５６が広がる。
【００８２】上記トランジスタ１は、第１の導電型をＮ
型、第２の導電型をＰ型としたｎチャネルＭＯＳトラン
ジスタであったが、第１の導電型をＰ型、第２の導電型
をＮ型としたｐチャネルＭＯＳトランジスタも本発明に
含まれる。このトランジスタ場合、トランジスタ１のＰ
型の層又は領域がＮ型になり、Ｎ型の層又は領域がＰ型
になる。即ち、基板１１とドレイン層１２と、導電領域
２６ａとソース領域３７ａはＰ型であり、耐圧層１３と
ベース領域３３ａ、３３ｂはＮ型になる。
型、第２の導電型をＰ型としたｎチャネルＭＯＳトラン
ジスタであったが、第１の導電型をＰ型、第２の導電型
をＮ型としたｐチャネルＭＯＳトランジスタも本発明に
含まれる。このトランジスタ場合、トランジスタ１のＰ
型の層又は領域がＮ型になり、Ｎ型の層又は領域がＰ型
になる。即ち、基板１１とドレイン層１２と、導電領域
２６ａとソース領域３７ａはＰ型であり、耐圧層１３と
ベース領域３３ａ、３３ｂはＮ型になる。
【００８３】また、本発明のトランジスタはＭＯＳトラ
ンジスタに限定されるものではなく、ＰＮ接合型のＩＧ
ＢＴやショットキーバリア型のＩＧＢＴも含まれる。
ンジスタに限定されるものではなく、ＰＮ接合型のＩＧ
ＢＴやショットキーバリア型のＩＧＢＴも含まれる。
【００８４】図３３のトランジスタ２は、ＰＮ接合型の
ＩＧＢＴの例である。このトランジスタ２のウェハ６５
はＰ型のシリコン単結晶で構成されたコレクタ層６１を
有しており、そのコレクタ層６１裏面にコレクタ電極５
４が形成されている他は、上記トランジスタ１と同じ構
成である。
ＩＧＢＴの例である。このトランジスタ２のウェハ６５
はＰ型のシリコン単結晶で構成されたコレクタ層６１を
有しており、そのコレクタ層６１裏面にコレクタ電極５
４が形成されている他は、上記トランジスタ１と同じ構
成である。
【００８５】即ち、ウェハ６５は、Ｐ型のコレクタ層６
１と、このコレクタ層６１上にシリコンのエピタキシャ
ル成長で形成されたＮ型のドレイン層１２と、ドレイン
層１２上にシリコンのエピタキシャル成長で形成された
Ｐ型の耐圧層を有している。
１と、このコレクタ層６１上にシリコンのエピタキシャ
ル成長で形成されたＮ型のドレイン層１２と、ドレイン
層１２上にシリコンのエピタキシャル成長で形成された
Ｐ型の耐圧層を有している。
【００８６】このトランジスタ２では、コレクタ層６１
とドレイン層１２との間にＰＮ接合が形成されており、
コレクタ層６１からドレイン層１２内に向けて少数キャ
リアが注入され、ドレイン層１２の抵抗率が低くなる。
コレクタ層６１のＰ型不純物濃度は３×１０18〜２×１
０19原子／ｃｍ3)である。
とドレイン層１２との間にＰＮ接合が形成されており、
コレクタ層６１からドレイン層１２内に向けて少数キャ
リアが注入され、ドレイン層１２の抵抗率が低くなる。
コレクタ層６１のＰ型不純物濃度は３×１０18〜２×１
０19原子／ｃｍ3)である。
【００８７】また、図３４に示したトランジスタ３は本
発明のショットキー接合型のＩＧＢＴの例である。この
トランジスタ３のウェハ６６は、比較的低濃度のＮ型の
ドレイン層１２と、そのドレイン層１２上にシリコンの
エピタキシャル成長によって形成されたＰ型の耐圧層１
３とを有している。
発明のショットキー接合型のＩＧＢＴの例である。この
トランジスタ３のウェハ６６は、比較的低濃度のＮ型の
ドレイン層１２と、そのドレイン層１２上にシリコンの
エピタキシャル成長によって形成されたＰ型の耐圧層１
３とを有している。
【００８８】ドレイン層１２の裏面には、ショットキー
電極５５が形成されている。ショットキー電極５５とド
レイン層１２との間にはショットキー接合が形成されて
おり、ショットキー電極５５がアノード側、ドレイン層
１２がカソード側のダイオードが構成されている。
電極５５が形成されている。ショットキー電極５５とド
レイン層１２との間にはショットキー接合が形成されて
おり、ショットキー電極５５がアノード側、ドレイン層
１２がカソード側のダイオードが構成されている。
【００８９】このトランジスタ３では、ショットキー電
極５５からドレイン層１２内に少数キャリアが注入され
る。
極５５からドレイン層１２内に少数キャリアが注入され
る。
【００９０】このトランジスタ３は、ショットキー接合
型のＩＧＢＴであり、耐圧層１３やベース領域３３ａ、
３３ｂの導電型は第一例のトランジスタ１と同じであっ
たが、導電型を反対にすることもできる。その場合に
は、ショットキー電極５５とドレイン層１２との間に形
成されるダイオードの極性は、ドレイン領域１２がアノ
ードとなり、ショットキー電極５５がカソードとなる。
型のＩＧＢＴであり、耐圧層１３やベース領域３３ａ、
３３ｂの導電型は第一例のトランジスタ１と同じであっ
たが、導電型を反対にすることもできる。その場合に
は、ショットキー電極５５とドレイン層１２との間に形
成されるダイオードの極性は、ドレイン領域１２がアノ
ードとなり、ショットキー電極５５がカソードとなる。
【００９１】また、本発明のトランジスタは、個別半導
体素子に限定されるものではない。図３５のトランジス
タ４のウェハ６６は、Ｐ型のシリコン単結晶から成る基
板６２と、該基板６２上にシリコンのエピタキシャル成
長、又は埋込拡散によって形成されたＮ型のドレイン層
１２と、シリコンのエピタキシャル成長によって形成さ
れたＰ型の耐圧層１３とを有している。
体素子に限定されるものではない。図３５のトランジス
タ４のウェハ６６は、Ｐ型のシリコン単結晶から成る基
板６２と、該基板６２上にシリコンのエピタキシャル成
長、又は埋込拡散によって形成されたＮ型のドレイン層
１２と、シリコンのエピタキシャル成長によって形成さ
れたＰ型の耐圧層１３とを有している。
【００９２】このトランジスタ４は、ウェハ６６の耐圧
層１３側の表面から基板６２まで達するＰ型のアイソレ
ーション拡散６８によって周囲を囲まれている。
層１３側の表面から基板６２まで達するＰ型のアイソレ
ーション拡散６８によって周囲を囲まれている。
【００９３】符号５６は、基板６２裏面に形成された接
地電極であり、この接地電極５６が接地電位に接続され
ることにより、基板６２が接地電位に置かれる。
地電極であり、この接地電極５６が接地電位に接続され
ることにより、基板６２が接地電位に置かれる。
【００９４】このトランジスタ４のベース領域３３、ソ
ース領域３７ａ、導電領域２６ｂ、ゲート絶縁膜２５、
ゲート電極膜２７、層間絶縁膜３９はトランジスタ１と
同じ工程によって製造され、同じ構造になっている。
ース領域３７ａ、導電領域２６ｂ、ゲート絶縁膜２５、
ゲート電極膜２７、層間絶縁膜３９はトランジスタ１と
同じ工程によって製造され、同じ構造になっている。
【００９５】ソース電極７０ａを構成する金属膜は、パ
ターニングによって一部がソース電極７０ａから分離さ
れ、ドレイン電極７０ｂと不図示のゲート電極とを構成
している。符号６３ａ、６３ｂは、保護膜４６に形成さ
れた開口であり、一方の開口６３ａの底面にはソース電
極７０ａが露出しており、他方の開口６３ｂの底面には
ドレイン電極７０ｂが露出している。
ターニングによって一部がソース電極７０ａから分離さ
れ、ドレイン電極７０ｂと不図示のゲート電極とを構成
している。符号６３ａ、６３ｂは、保護膜４６に形成さ
れた開口であり、一方の開口６３ａの底面にはソース電
極７０ａが露出しており、他方の開口６３ｂの底面には
ドレイン電極７０ｂが露出している。
【００９６】ゲート電極は、不図示の位置において、ゲ
ート電極膜２７に接続されている。ドレイン電極７０ｂ
は、ベース領域３３やソース領域３７ａには接続されて
おらず、導電領域２６ａに電気的に接続されている。
ート電極膜２７に接続されている。ドレイン電極７０ｂ
は、ベース領域３３やソース領域３７ａには接続されて
おらず、導電領域２６ａに電気的に接続されている。
【００９７】従って、このトランジスタ４では、ソース
電極７０ａとドレイン電極７０ｂとゲート電極とは、ウ
ェハ６６の同じ側に配置されている。
電極７０ａとドレイン電極７０ｂとゲート電極とは、ウ
ェハ６６の同じ側に配置されている。
【００９８】アイソレーション領域６８の外側には、同
一チップ内に複数のトランジスタや抵抗素子等の電気素
子が形成されており、その電気素子によって、例えば、
トランジスタ４を制御する回路が構成されている。この
ように本発明のトランジスタは、集積回路も含むもので
ある。
一チップ内に複数のトランジスタや抵抗素子等の電気素
子が形成されており、その電気素子によって、例えば、
トランジスタ４を制御する回路が構成されている。この
ように本発明のトランジスタは、集積回路も含むもので
ある。
【００９９】
【発明の効果】本発明によれば高耐圧のトランジスタを
得ることができる。また、導通抵抗が低いトランジスタ
を得ることができる。
得ることができる。また、導通抵抗が低いトランジスタ
を得ることができる。
【図１】本発明の一例のトランジスタの製造工程を説明
するための断面図(１)
するための断面図(１)
【図２】その続きの断面図(２)
【図３】その続きの断面図(３)
【図４】その続きの断面図(４)
【図５】その続きの断面図(５)
【図６】その続きの断面図(６)
【図７】その続きの断面図(７)
【図８】その続きの断面図(８)
【図９】その続きの断面図(９)
【図１０】その続きの断面図(１０)
【図１１】その続きの断面図(１１)
【図１２】その続きの断面図(１２)
【図１３】その続きの断面図(１３)
【図１４】その続きの断面図(１４)
【図１５】その続きの断面図(１５)
【図１６】その続きの断面図(１６)
【図１７】その続きの断面図(１７)
【図１８】その続きの断面図(１８)
【図１９】その続きの断面図(１９)
【図２０】その続きの断面図(２０)
【図２１】その続きの断面図(２１)
【図２２】その続きの断面図(２２)
【図２３】図３に対応する平面図
【図２４】図４に対応する平面図
【図２５】図８に対応する平面図
【図２６】図１０の断面図に対応する平面図
【図２７】図１３の断面図に対応する平面図
【図２８】図１４の断面図に対応する平面図
【図２９】図１６の断面図に対応する平面図
【図３０】図２０の断面図に対応する平面図
【図３１】図２２の断面図に対応する平面図
【図３２】(ａ)：本発明のトランジスタの電流の流れ方
を説明するための図 (ｂ)：本発明のトランジスタの空乏層の広がり方を説明
するための図
を説明するための図 (ｂ)：本発明のトランジスタの空乏層の広がり方を説明
するための図
【図３３】ＰＮ接合型のＩＧＢＴ構造を持つ本発明のト
ランジスタの例
ランジスタの例
【図３４】ショットキー接合型のＩＧＢＴ構造を持つ本
発明のトランジスタの例
発明のトランジスタの例
【図３５】本発明に含まれる集積回路の一例
【図３６】濃度比と耐圧の関係を説明するためのグラフ
【図３７】従来技術のＭＯＳＦＥＴを説明するための断
面図
面図
【図３８】その平面図
１〜４……トランジスタ １０……半導体基板(ウェハ) １１……基板 １２……ドレイン層 １３……耐圧層 １８……チャネル領域 ２５……ゲート絶縁膜 ２６ａ……導電領域 ２７……ゲート電極膜 ３３、３３ａ、３３ｂ……ベース領域 ３７ａ……ソース領域 ４３ａ、７０ａ……ソース電極 ４３ｃ……ゲート電極 ４８、７０ｂ……ドレイン電極 ５５……ショットキー電極 ６１……コレクタ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 １０２Ａ 27/06 29/48 Ｚ 29/872 29/50 Ｂ 29/417
Claims (11)
- 【請求項１】第１の導電型のドレイン層と、前記ドレイ
ン層上にエピタキシャル成長によって形成された第２の
導電型の耐圧層とを少なくとも有する半導体基板と、 前記半導体基板の前記耐圧層側から部分的に拡散された
不純物によって形成され、底部が前記ドレイン層に接続
された第１の導電型の導電領域と、 前記半導体基板の前記耐圧層側から部分的に拡散された
不純物によって形成された第２の導電型のベース領域
と、 前記ベース領域内に形成された第１の導電型のソース領
域と、 前記ソース領域と前記導電領域との間に位置する前記ベ
ース領域の表面をチャネル領域としたときに、少なくと
も前記チャネル領域表面に配置されたゲート絶縁膜と、 前記ゲート酸化膜上に配置されたゲート電極膜と、 前記ソース領域と前記ベース領域に電気的に接続された
ソース電極と、 前記ドレイン層に電気的に接続されたドレイン電極とを
有し、 前記耐圧層の不純物濃度は、前記ドレイン層の不純物濃
度よりも高くされたトランジスタ。 - 【請求項２】前記導電領域を挟んで互いに対抗する前記
チャネル領域を有する請求項１記載のトランジスタ。 - 【請求項３】前記導電領域の表面には、前記互いに対抗
するチャネル領域間に亘って、前記ゲート絶縁膜と前記
ゲート電極膜が配置された請求項２記載のトランジス
タ。 - 【請求項４】前記導電領域は、表面を該導電領域とは反
対の導電型の領域で囲まれた部分を有する請求項１乃至
請求項３のいずれか１項記載のトランジスタ。 - 【請求項５】前記ベース領域の表面近傍の外周部分の一
部は、前記導電領域に食い込んでいる請求項１乃至請求
項４のいずれか１項記載のトランジスタ。 - 【請求項６】前記ベース領域の前記導電領域内に形成さ
れた部分が前記チャネル領域にされた請求項５記載のト
ランジスタ。 - 【請求項７】前記ベース領域の表面濃度は、前記耐圧層
の濃度よりも高い請求項１乃至請求項６のいずれか１項
記載のトランジスタ。 - 【請求項８】前記半導体基板の前記耐圧層とは反対の側
には、前記ドレイン層よりも高濃度の第１の導電型の低
抵抗層が配置された請求項１乃至請求項８のいずれか１
項記載のトランジスタ。 - 【請求項９】前記半導体基板の前記耐圧層とは反対の側
には、第２の導電型のコレクタ層が配置された請求項１
乃至請求項８のいずれか１項記載のトランジスタ。 - 【請求項１０】前記半導体基板の前記耐圧層とは反対の
側には、ショットキー電極が配置され、 前記半導体基板と前記ショットキー電極の間にショット
キーダイオードが構成され、 前記トランジスタが導通状態に置かれたときに、前記シ
ョットキー電極から前記半導体基板内に少数キャリアが
注入されるように構成された請求項１乃至請求項８のい
ずれか１項記載のトランジスタ。 - 【請求項１１】前記半導体基板の前記耐圧層とは反対の
側には、第２の導電型の基板が配置された請求項１乃至
請求項８のいずれか１項記載のトランジスタであって、 前記トランジスタは、底部が前記基板に接続された第２
の導電型のアイソレーション領域によって囲まれたトラ
ンジスタ。
Priority Applications (1)
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|---|---|---|---|
| JP2001041309A JP2002246595A (ja) | 2001-02-19 | 2001-02-19 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001041309A JP2002246595A (ja) | 2001-02-19 | 2001-02-19 | トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002246595A true JP2002246595A (ja) | 2002-08-30 |
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ID=18903768
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001041309A Pending JP2002246595A (ja) | 2001-02-19 | 2001-02-19 | トランジスタ |
Country Status (1)
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| JP (1) | JP2002246595A (ja) |
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