JPH11214529A - Ｍｏｓデバイスの集積化方法及び半導体チイップ - Google Patents

Ｍｏｓデバイスの集積化方法及び半導体チイップ

Info

Publication number
JPH11214529A
JPH11214529A JP10303877A JP30387798A JPH11214529A JP H11214529 A JPH11214529 A JP H11214529A JP 10303877 A JP10303877 A JP 10303877A JP 30387798 A JP30387798 A JP 30387798A JP H11214529 A JPH11214529 A JP H11214529A
Authority
JP
Japan
Prior art keywords
gate electrode
mos
corner
transistor
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10303877A
Other languages
English (en)
Inventor
Ferruccio Frisina
フリシナ フェルッシオ
Davide Bolognesi
ボロネーシ ダヴィデ
Angelo Mari
マリ アンジェロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of JPH11214529A publication Critical patent/JPH11214529A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

(57)【要約】 【課題】 ＭＯＳデバイスを製造するための既知の製造
工程に対して付加的な製造工程をできるだけ必要としな
い製造方法を提供することにある。 【解決手段】 互いに異なる閾値電圧を有する複数の同
一ＭＯＳ技術デバイスを集積化するに当たり、ａ）ほぼ
直線状の部分及びコーナ部分を有すると共に単位面積当
たりのコーナ密度をそれぞれ有する少なくとも２個のＭ
ＯＳデバイスの少なくとも２個のゲート電極（５，
５′、１０，１０′）を半導体材料層（２，２′）上に
同時に形成する工程と、ｂ）前記半導体層に不純物を選
択的に導入して、ゲート電極の下方に延在する前記少な
くとも２個のＭＯＳデバイスのためのチャネル領域
（７，７′）を同時に形成する工程とを具え、前記不純
物の選択的な導入が前記ゲート電極をマスクとして用
い、前記チャネル領域が各ゲート電極のコーナ部におい
て前記ほぼ直線状部分における不純物濃度よりも低い不
純物濃度を有し、前記２個のＭＯＳデバイスが単位面積
当たりのコーナ部の密度及び各ゲート電極のコーナ部の
開口角に依存する閾値電圧をそれぞれ有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、互いに異なる閾値
電圧を有する複数の同一ＭＯＳ技術デバイスを同一の半
導体チイップに集積化する方法、特にＭＯＳトランジス
タが縦方向電流及び／又は横方向電流を流すデバイスの
集積化方法に関するものである。
【０００２】
【従来の技術】互いに異なる閾値電圧を有する複数のＭ
ＯＳデバイスを同一の半導体チイップに集積化する既知
の方法では、ゲート酸化膜の厚さを変え又はＭＯＳトラ
ンジスタのチャネル領域の不純物濃度が変えられてい
た。
【０００３】例えば、互いに異なる閾値電圧を有する横
型ＭＯＳトランジスタを同一のチイップに集積化する場
合、異なる値の閾値電圧を得るため多数の選択的な不純
物のイオン注入が必要であり、各イオン注入はそれぞれ
不純物のドーズ量を有すると共に同一の閾値電圧を有す
るＭＯＳトランジスタのチャネル領域についてだけ行う
必要がある。
【０００４】或いは、横型ＭＯＳトランジスタは、共通
基板に形成した異なる不純物濃度の半導体ウエル内に形
成することもできる。
【０００５】チャネル領域の不純物を制御する代わりに
ゲート酸化膜の厚さを制御しようとする場合、異なる値
の閾値電圧を得るためには酸化膜の多数の成長工程及び
選択的な除去工程が必要である。
【０００６】
【発明が解決しようとする課題】同様な考えが縦型のＭ
ＯＳトランジスタにも適用される。縦型ＭＯＳトランジ
スタの既知の製造工程では、例えばＮ型の低濃度の不純
物が添加されたドレイン層にゲート電極を形成し、ゲー
ト電極をマスクとして用いドレイン層に不純物（この場
合、Ｐ型）を選択的に導入して所謂トランジスタの本体
領域を形成している。この本体領域はゲート電極の下方
に延在してトランジスタのチャネル領域を形成してい
る。同一のチイップに異なる閾値電圧を有する複数の縦
型のＭＯＳトランジスタを集積化するためには、各トラ
ンジスタ毎に割り当てられた不純物注入を行って異なる
不純物濃度の本体領域を形成するか、又はゲート酸化膜
を制御することを望む場合異なる値の閾値電圧を得るた
めには酸化膜の多数の成長工程及び選択的な除去工程が
必要である。
【０００７】このような製造プロセスでは、製造工程が
一層長くなり、処理が複雑になり、しかも製造コストが
高価になってしまう。
【０００８】上述した従来技術の説明の観点より、本発
明の目的は、同一の半導体チイップに互いに異なる閾値
電圧を有するＭＯＳデバイスを集積化するに際し、ＭＯ
Ｓデバイスを製造するための既知の製造工程に対して付
加的な製造工程をできるだけ必要としない製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】上述した目的を達成する
ため、本発明によるＭＯＳデバイスの集積化方法は、互
いに異なる閾値電圧を有する複数の同一ＭＯＳ技術デバ
イスを集積化するに当たり、 ａ）ほぼ直線状の部分及びコーナ部分を有すると共に単
位面積当たりのコーナ部の密度をそれぞれ有する少なく
とも２個のＭＯＳデバイスの少なくとも２個のゲート電
極を半導体材料層上に同時に形成する工程と、 ｂ）前記半導体層に不純物を選択的に導入して、ゲート
電極の下方に延在する前記少なくとも２個のＭＯＳデバ
イスのためのチャネル領域を同時に形成する工程とを具
え、前記不純物の選択的な導入が前記ゲート電極をマス
クとして用い、前記チャネル領域が各ゲート電極のコー
ナ部において前記ほぼ直線状部分における不純物濃度よ
りも低い不純物濃度を有し、前記２個のＭＯＳデバイス
が単位面積当たりのコーナ部の密度及び各ゲート電極の
コーナ部の開口角に依存する閾値電圧をそれぞれ有する
ことを特徴とする。
【００１０】本発明においては、互いに異なる閾値電圧
を有する複数のＭＯＳデバイスを同一の基板に簡単な方
法でかつ安価に集積化することができる。チイップに集
積化すべき少なくとも１個のＭＯＳデバイスが縦方向の
電流路を有するＭＯＳトランジスタの場合、本発明によ
る方法は既知の方法に比べて付加的な処理工程を必要と
せず、実際に不純物を選択的に注入してチャネル領域を
形成する工程ｂ）はドレイン層にＭＯＳトランジスタの
本体領域を形成するための通常の工程と一致しており、
ＭＯＳトランジスタの閾値電圧はゲート電極の幾何学的
な形態を制御するだけで、すなわち単位面積当たりのコ
ーナ部の密度及び／又はコーナ部の開口角を制御するだ
けで調整することができる。
【００１１】縦型のＭＯＳトランジスタと共に１個又は
複数個の横型ＭＯＳトランジスタを集積化する場合、通
常の方法のようにドレイン層とは反対の導電型のウエル
を形成することに加えて、本発明による方法は、既知の
方法に比べて、ゲート電極をマスクとして用いる不純物
の選択的な注入工程を行う。一方、この工程は縦型ＭＯ
Ｓトランジスタを形成するために既に行われているの
で、本発明による方法は付加的な工程を必要としないば
かりでなく、適切な形態のゲート電極を規定するだけで
ある。
【００１２】最後に、同一のチイップに集積化すべきＭ
ＯＳデバイスが横型のＭＯＳトランジスタだけの場合、
本発明による方法は、ＭＯＳデバイスを製造する既知の
方法に対して１個の工程を付加するだけで（すなわち、
ゲート電極を用いるセルフアライン方法で不純物を注入
する工程）、種々のＭＯＳトランジスタのゲート電極の
形態を制御することにより所望の多数の閾値電圧値を得
ることができる。
【００１３】以下添付図面を参照して本発明の構成及び
作用効果について説明する。尚、本発明は図示の実施例
だけに限定されるものではない。
【００１４】
【発明の実施の形態】図１は異なる閾値電圧を有する２
個の縦型ＭＯＳトランジスタ１’及び１''が集積化され
ている半導体チイップを上面図として示す。この形式の
トランジスタは、一般的に複数の多角形素子セル、正方
形及び矩形、又は複数の細条により形成される。図示の
実施例において、トランジスタ１’は正方形のセルによ
り形成しトランジスタ１''は細条により形成する。
【００１５】図２〜５を参照するに、同一の半導体チイ
ップに異なる閾値電圧を有する２個の縦型ＭＯＳトラン
ジスタを集積化するための本発明による主工程を示す。
図２を参照するに、この処理工程において例えばＮ型の
高不純物濃度の半導体基板１に同一導電型の低不純物濃
度の半導体層２をエピタキシャル成長により形成し、こ
の半導体層は基板１と共にトランジスタ１’及び１''の
ドレインを構成する。次に、ゲート酸化層３及び多結晶
シリコン層４を形成してトランジスタ１’及び１''の各
ゲート電極５及び５’を形成する。これらの電極５，
５’は、図３に示すように、層３及び４を選択的に除去
して層３，４にトランジスタ１’の場合には正方形の開
口をトランジスタ１''の場合には細条状の開口を形成す
ることにより規定する。次の工程（図４）において、ゲ
ート電極５及び５’をマスクとして用いてドレイン層２
にＰ型不純物を選択的に導入し、トランジスタ１’及び
１''の本体領域７を形成する。図示の実施例において、
本体領域７は正方形及び細条の形状を有し、ゲート電極
５，５’の下側に延在してトランジスタのチャネル領域
を形成する。
【００１６】再びゲート電極５，５’をマスクとして用
い、本体領域７にＮ型不純物を選択的に導入してソース
領域８を形成する。
【００１７】本体領域とソース領域とを短絡する工程、
ゲート電極を絶縁する工程、コンタクト用の開口を形成
する工程、メタライゼーションラインを形成する工程及
びチイップ全体を最終的に不動化する工程は通常の方法
により行う。
【００１８】図３を参照するに、チイップの２個の部分
を上面図として示し、これらの部分はほぼ同一の面積を
有し、トランジスタ１’のゲート電極５の開口の寸法を
Ｌ１１，Ｌ２１とし、正方形開口の場合Ｌ１１＝Ｌ２１
とし、２個の隣接する開口間の距離はＳとする。これと
は異なり、一層高い閾値電圧を有するトランジスタ１''
の場合、開口はＬ１２，Ｌ２２を有し、Ｌ２２≫Ｌ１２
及びＬ１２＝Ｌ１１とし、２個の隣接する開口間の距離
はＳに等しくする。
【００１９】本発明においては、ＭＯＳトランジスタの
閾値電圧は、Ｐ型不純物を選択的に導入する際のマスク
として作用するゲート電極の形態だけに応じて変化す
る。実際に、ゲート電極のコーナにおけるチャネル領域
の不純物濃度はゲート電極の直線部の不純物濃度よりも
低い（「Transient Enhanced Threshold Shift in PWRM
OS Trasistors 」、ＩＥＤＭ）。
【００２０】図６を参照するに、この図６はトランジス
タのほぼ矩形セルのチャネル領域における不純物プロフ
ァイルを等しい不純物濃度のものとして実線で示し、こ
の図６に示すようにゲート電極のコーナ付近のチャネル
領域の不純物濃度は直線領域付近の不純物濃度よりも低
くなっている。実際に、コーナ付近には不純物拡散する
一層大きな体積部分が存在する。さらに、ゲート電極の
コーナにより形成される角度αは鋭角になるほど、チャ
ネル領域の不純物濃度は低くなる。
【００２１】図７を参照するに、実線で示す曲線Ａはゲ
ート電極の直線部分に沿う（図６の方向ａ）チャネル領
域の不純物濃度を示し、破線Ｂはゲート電極のコーナ付
近の（図６の方向ｂ）チャネル領域の不純物濃度を示
す。図７から明らかなように、ほぼ直線部分をなすゲー
ト電極付近のチャネル領域のピーク不純物濃度はゲート
電極のコーナ付近のチャネル領域のピーク不純物濃度よ
りも高い。従って、ピーク不純物濃度はゲート電極の形
態に依存するので、縦型ＭＯＳトランジスタの閾値電圧
はゲート電極の形状に依存することになる。
【００２２】各デバイスにおいて、閾値電圧の異なる２
個の領域、すなわちコーナ部と直線部とが存在する。デ
バイスの動作閾値電圧を規定された電流をデバイスに流
すための駆動電圧とした場合、動作閾値電圧は単位面積
当たりのコーナ部の密度に依存することになる。従っ
て、単位面積当たりの高いコーナ密度を有するゲート電
極を具えるトランジスタの閾値電圧は一層低くなる。
【００２３】ほぼ矩形のセル（ゲート電極として矩形の
開口を有する）を有する構造体の場合、単位面積Ｄ当た
りのコーナ密度はトランジスタのセルの側部の（ゲート
電極の開口の）長さＬlonger, Ｌshorter に比例し、
【数１】 ここで、Ｄmax は、Ｌshorter に等しい側長及びＳに等
しいセル間隔を有する正方形のセルの場合に対応する単
位面積当たりの最大コーナ密度である。
【００２４】従って、トランジスタ１’のゲート電極
は、図示の例において、
【数２】 の単位面積当たりのコーナ密度を有する。
【００２５】従って、細条の形態（Ｌlonger＞＞Ｌ
shorter の矩形セルと考えることができる）のトランジ
スタ１’のゲート電極は、
【数３】 の単位面積当たりのコーナ密度を有する。
【００２６】従って、Ｌ12＞＞Ｌ11とすると、Ｄ2 ＜Ｄ
1 となる。これにより、トランジスタ１’が一層高いコ
ーナ密度を有する場合、このトランジスタ１’はゲート
電極に印加される電圧が低くても規定された電流を流す
ことになる。
【００２７】ゲート電極が細条状の形態を有する縦型Ｍ
ＯＳトランジスタの別の実施例を図８及び図９に示す。
これらの実施例において、トランジスタのゲート電極３
０は一定幅の細条とするか、曲がりくねった形態を有し
ている。
【００２８】図８の実施例において、本体領域６０は長
斜方形の形状を有し、図９の実施例において本体領域６
０は曲がりくねった形態を有する。
【００２９】これらの実施例において、メタライゼーシ
ョンによりソース領域への短絡用のコンタクトを形成す
るため少なくとも本体領域の中央部分が残るようにソー
ス領域７０を本体領域６０の内側に形成する。
【００３０】これらの実施例により、単位面積当たり極
めて高いコーナ密度を得ることができ、同一のチイップ
に集積化されたトランジスタのゲート電極のコーナの角
度αが連続的に変化する利点もある。この角度αは、ゲ
ート電極がほぼコーナのない細条となる１８０度の最大
角から用いるフォトリソグラフィ装置の光学的解像度に
より決定される最小の角度まで変化し、単位面積当たり
最大のコーナ密度を得ることができる。
【００３１】図１０から図１３は同一のチイップに異な
る閾値電圧を有する２個の横型ＭＯＳトランジスタを集
積化する本発明による処理工程を示す。図示の実施例に
おいて、同一のチイップに異なる閾値電圧を有する２個
の縦型ＭＯＳトランジスタを集積化するための前述した
説明を参照する。図示の実施例において、例えばＮ型の
高濃度の不純物が添加され半導体基板１上に同一導電型
の低濃度の不純物が添加された半導体層２をエピタキシ
ャル成長する。横型のＭＯＳトランジスタ９’及び９''
の基板を構成する低濃度の不純物が添加されたＰ型の半
導体層２’を形成する。次に、酸化層３及び多結晶シリ
コン層４を形成してゲート電極１０，１０’を構成す
る。電極１０，１０’は層３，４を選択的に除去するこ
とにより規定する。次の工程において、ゲート電極１
０，１０’をマスクとして用いてＰ型不純物を基板層
２’に注入し、ゲート電極１０，１０’の下側に延在す
るＰ型領域７’を形成する。
【００３２】再びゲート電極１０をマスクとして用いて
Ｐ型領域７’にＮ型の不純物を選択的に注入してＮ+ の
ソース領域及びドレイン領域８’を形成する。
【００３３】ゲート電極をアイソレーションする工程、
コンタクトを開口する工程、メタライゼーションライン
を形成する工程及び最終的にチイップ全体を不動化する
工程は通常の方法による行う。
【００３４】有益なものとして、本発明による処理を用
いて同一のチイップに縦型及び横型の両方のＭＯＳトラ
ンジスタう集積化する場合、横型ＭＯＳトランジスタの
Ｐ型ウエル２’にＰ型領域７’を形成するためのイオン
注入が縦型ＭＯＳトランジスタの本体領域７の形成と同
時に行うことができる。
【００３５】図１４において、実線は直線状のゲート電
極１０付近のチャネル領域に沿う不純物濃度プロファイ
ルを示し、破線はゲート電極のコーナ付近のチャネル領
域に沿う不純物濃度プロファイルを示す。
【００３６】本発明による処理は横型トランジスタにも
有益なものとして適用することができる。この理由は、
ゲート電極のコーナの開口の密度及び角度を変更するこ
とにより、付加的な処理工程を必要とすることなく異な
る閾値電圧のトランジスタを得ることが可能であるから
である。
【図面の簡単な説明】
【図１】異なる閾値電圧を有する２個の縦型ＭＯＳトラ
ンジスタ集積化されている半導体チイップの線図的上面
図である。
【図２】同一の半導体チイップに異なる閾値電圧を有す
る少なくとも２個の縦型ＭＯＳトランジスタを集積化す
る本発明による第１の製造工程を示す線図的断面図であ
る。
【図３】異なる閾値電圧を有するそれぞれ集積化された
２個の縦型ＭＯＳトランジスタが存在する半導体チイッ
プの２個の部分を示す上面図である。
【図４】本発明による別の処理工程を示す線図的断面図
である。
【図５】本発明による別の処理工程を示す線図的断面図
である。
【図６】トランジスタのチャネル領域の等しい不純物濃
度のラインを示す縦型ＭＯＳトランジスタのセルの拡大
した上面図である。
【図７】図６のａ及びｂ方向の表面不純物濃度プロファ
イルを示す図である。
【図８】曲がりくねった形態のゲート電極を有する縦型
ＭＯＳトランジスタの２個の別の実施例を具える半導体
チイップを示す上面図である。
【図９】曲がりくねった形態のゲート電極を有する縦型
ＭＯＳトランジスタの２個の別の実施例を具える半導体
チイップを示す上面図である。
【図１０】同一の半導体チイップに異なる閾値電圧を有
する少なくとも２個の縦型ＭＯＳトランジスタを集積化
する本発明による第１の製造工程を示す線図的断面図で
ある。
【図１１】異なる閾値電圧を有するそれぞれ集積化され
た２個の縦型ＭＯＳトランジスタが存在する半導体チイ
ップの２個の部分を示す上面図である。
【図１２】同一の半導体チイップに異なる閾値電圧を有
する少なくとも２個の横型ＭＯＳトランジスタを集積化
する本発明による別の処理工程を示す線図的断面図であ
る。
【図１３】同一の半導体チイップに異なる閾値電圧を有
する少なくとも２個の横型ＭＯＳトランジスタを集積化
する本発明による別の処理工程を示す線図的断面図であ
る。
【図１４】図１１のＸＩＶ−ＸＩＶ線及びＸＩＶ’−Ｘ
ＩＶ’線に沿う表面不純物濃度プロファイルを示す図で
ある。
【符号の説明】
１ 基板 ２，２’ ドレイン層 ３ ゲート酸化層 ５，５’ ゲート電極 ７，７’ チャネル領域 ８ ソース領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダヴィデ ボロネーシ イタリア国 フェラーラ 44011 アルゲ ンタ ヴィア クリスト 24 (72)発明者 アンジェロ マリ イタリア国 カターニア 95032 ベルパ ッソ ヴィア エッフェ カイロリ 28 ／べー

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 互いに異なる閾値電圧を有する複数の同
    一ＭＯＳ技術デバイスを集積化するに当たり、 ａ）ほぼ直線状の部分及びコーナ部分を有すると共に単
    位面積当たりのコーナ部の密度をそれぞれ有する少なく
    とも２個のＭＯＳデバイスの少なくとも２個のゲート電
    極（５，５’、１０，１０’）を半導体材料層（２，
    ２’）上に同時に形成する工程と、 ｂ）前記半導体層に不純物を選択的に導入して、ゲート
    電極の下方に延在する前記少なくとも２個のＭＯＳデバ
    イスのためのチャネル領域（７，７’）を同時に形成す
    る工程とを具え、前記不純物の選択的な導入が前記ゲー
    ト電極をマスクとして用い、前記チャネル領域が各ゲー
    ト電極のコーナ部において前記ほぼ直線状部分における
    不純物濃度よりも低い不純物濃度を有し、前記２個のＭ
    ＯＳデバイスが単位面積当たりのコーナ部の密度及び各
    ゲート電極のコーナ部の開口角に依存する閾値電圧をそ
    れぞれ有することを特徴とするＭＯＳデバイスの集積化
    方法。
  2. 【請求項２】 請求項１に記載の方法において、前記不
    純物を選択的に導入する工程が、前記ゲート電極をマス
    クとして用いる不純物のイオン注入工程と、注入した不
    純物を拡散させる工程とを具えることを特徴とする方
    法。
  3. 【請求項３】 請求項２に記載の方法において、前記Ｍ
    ＯＳ技術デバイスを縦型のパワーＭＯＳトランジスタと
    したことを特徴とする方法。
  4. 【請求項４】 請求項２に記載の方法において、前記Ｍ
    ＯＳ技術デバイスを横型のパワーＭＯＳトランジスタと
    したことを特徴とする方法。
  5. 【請求項５】 請求項２に記載の方法において、前記同
    一の半導体チイップに集積化されたＭＯＳ技術デバイス
    を縦型のＭＯＳトランジスタ及び横型のＭＯＳトランジ
    スタとしたことを特徴とする方法。
  6. 【請求項６】 互いに異なる閾値電圧を有する少なくと
    も２個のＭＯＳデバイスが集積化され、各ＭＯＳデバイ
    スが、各チャネル領域上に形成されほぼ直線状の部分及
    びコーナ部分を有するゲート電極と、前記チャネル領域
    により分離されたソース電極及びドレイン電極とをそれ
    ぞれ具える半導体チイップにおいて、前記２個のＭＯＳ
    デバイスの閾値電圧が、単位面積当たりのコーナ密度及
    び各ゲート電極のコーナの開口角に依存することを特徴
    とする半導体チイップ。
JP10303877A 1997-10-24 1998-10-26 Ｍｏｓデバイスの集積化方法及び半導体チイップ Pending JPH11214529A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP97830543A EP0915509B1 (en) 1997-10-24 1997-10-24 Process for integrating, in a same semiconductor chip, MOS technology devices with different threshold voltages
IT97830543:1 1997-10-24

Publications (1)

Publication Number Publication Date
JPH11214529A true JPH11214529A (ja) 1999-08-06

Family

ID=8230823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10303877A Pending JPH11214529A (ja) 1997-10-24 1998-10-26 Ｍｏｓデバイスの集積化方法及び半導体チイップ

Country Status (4)

Country Link
US (1) US6040609A (ja)
EP (1) EP0915509B1 (ja)
JP (1) JPH11214529A (ja)
DE (1) DE69734982D1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246595A (ja) * 2001-02-19 2002-08-30 Shindengen Electric Mfg Co Ltd トランジスタ
JP2005236252A (ja) * 2003-10-22 2005-09-02 Marvell World Trade Ltd 効率的トランジスタ構造
US7851872B2 (en) 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
WO2013080641A1 (ja) * 2011-12-01 2013-06-06 三菱電機株式会社 半導体装置
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100251280B1 (ko) * 1998-03-25 2000-04-15 윤종용 샐로우 트랜치 아이솔레이션 방법
JP3209972B2 (ja) * 1999-01-14 2001-09-17 沖電気工業株式会社 半導体集積回路装置
US6344379B1 (en) 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US8416405B2 (en) * 2008-08-08 2013-04-09 Chemimage Corporation Raman chemical imaging of implantable drug delivery devices
US9818743B2 (en) * 2013-06-21 2017-11-14 Infineon Technologies Americas Corp. Power semiconductor device with contiguous gate trenches and offset source trenches
US9673103B2 (en) 2015-06-30 2017-06-06 Stmicroelectronics, Inc. MOSFET devices with asymmetric structural configurations introducing different electrical characteristics
US10665461B2 (en) 2018-09-24 2020-05-26 International Business Machines Corporation Semiconductor device with multiple threshold voltages

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941027A (en) * 1984-06-15 1990-07-10 Harris Corporation High voltage MOS structure
JP2968579B2 (ja) * 1990-04-17 1999-10-25 三菱樹脂株式会社 固化押出板の成形方法
JP2809810B2 (ja) * 1990-04-20 1998-10-15 株式会社東芝 半導体装置の製造方法
US5132757A (en) * 1990-11-16 1992-07-21 Unisys Corporation LDD field effect transistor having a large reproducible saturation current
JP2910489B2 (ja) * 1993-03-22 1999-06-23 日本電気株式会社 縦型二重拡散ｍｏｓｆｅｔ
FR2705173B1 (fr) * 1993-05-10 1995-07-28 Sgs Thomson Microelectronics Composant limiteur de courant serie.
JP3322738B2 (ja) * 1993-12-08 2002-09-09 株式会社半導体エネルギー研究所 半導体装置及び集積回路ならびに表示装置
US5757046A (en) * 1994-01-07 1998-05-26 Fuji Electric Company Ltd. MOS type semiconductor device
JP3136885B2 (ja) * 1994-02-02 2001-02-19 日産自動車株式会社 パワーｍｏｓｆｅｔ
JP3249007B2 (ja) * 1994-03-17 2002-01-21 富士通株式会社 半導体装置、その特性評価方法及び設計方法
US5796149A (en) * 1994-09-09 1998-08-18 Nippon Steel Corporation Semiconductor memory using different concentration impurity diffused layers
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
EP0791965A3 (en) * 1996-02-26 1998-09-16 SILICONIX Incorporated Vertical four terminal transistor
JP4059939B2 (ja) * 1996-08-23 2008-03-12 株式会社半導体エネルギー研究所 パワーｍｏｓデバイス及びその作製方法
US5900666A (en) * 1996-12-03 1999-05-04 Advanced Micro Devices, Inc. Ultra-short transistor fabrication scheme for enhanced reliability
US5965925A (en) * 1997-10-22 1999-10-12 Artisan Components, Inc. Integrated circuit layout methods and layout structures

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246595A (ja) * 2001-02-19 2002-08-30 Shindengen Electric Mfg Co Ltd トランジスタ
US8026550B2 (en) 2003-10-22 2011-09-27 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7989852B2 (en) 2003-10-22 2011-08-02 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7863657B2 (en) 2003-10-22 2011-01-04 Marvell World Trade Ltd. Efficient transistor structure
JP4667788B2 (ja) * 2003-10-22 2011-04-13 マーベル ワールド トレード リミテッド 効率的トランジスタ構造
US7960833B2 (en) 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7982280B2 (en) 2003-10-22 2011-07-19 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7851872B2 (en) 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
JP2005236252A (ja) * 2003-10-22 2005-09-02 Marvell World Trade Ltd 効率的トランジスタ構造
WO2013080641A1 (ja) * 2011-12-01 2013-06-06 三菱電機株式会社 半導体装置
JPWO2013080641A1 (ja) * 2011-12-01 2015-04-27 三菱電機株式会社 半導体装置
US9190468B2 (en) 2011-12-01 2015-11-17 Mitsubishi Electric Corporation Semiconductor device
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置
JP5687364B2 (ja) * 2012-01-06 2015-03-18 三菱電機株式会社 半導体装置
JPWO2013103051A1 (ja) * 2012-01-06 2015-05-11 三菱電機株式会社 半導体装置
US9324782B2 (en) 2012-01-06 2016-04-26 Mitsubishi Electric Corporation Semiconductor device

Also Published As

Publication number Publication date
EP0915509A1 (en) 1999-05-12
DE69734982D1 (de) 2006-02-02
US6040609A (en) 2000-03-21
EP0915509B1 (en) 2005-12-28

Similar Documents

Publication Publication Date Title
TWI392086B (zh) 具有堆疊異質摻雜邊緣及漸進漂移區域之改良式減少表面場的高壓ｐ型金屬氧化半導體裝置
US7560368B2 (en) Insulated gate planar integrated power device with co-integrated Schottky diode and process
JP3032138B2 (ja) 高密度ｍｏｓ型電力装置の製造方法およびこの方法により製造された高密度ｍｏｓ型電力装置
US7075149B2 (en) Semiconductor device and its manufacturing method
US5684319A (en) Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
JPH09270466A (ja) 半導体装置及びその製造方法
JPH11214529A (ja) Ｍｏｓデバイスの集積化方法及び半導体チイップ
JP4094945B2 (ja) トレンチ二重拡散金属酸化膜半導体セル
JP2003526948A (ja) 電界効果型半導体装置
KR20020035139A (ko) 감소된 관통 현상을 갖는 트렌치 ｄｍｏｓ 트랜지스터
US5202276A (en) Method of forming a low on-resistance DMOS vertical transistor structure
US4507846A (en) Method for making complementary MOS semiconductor devices
JPH09252115A (ja) Ｍｏｓ技術パワーデバイス
US5844277A (en) Power MOSFETs and cell topology
US7233043B2 (en) Triple-diffused trench MOSFET
KR20070007046A (ko) 트랜지스터 제조
US8138545B2 (en) Semiconductor device and method for manufacturing the same
JP2002016250A (ja) 半導体装置及びその製造方法
KR100242379B1 (ko) 수직찬넬 mosfet 및 그 제조방법
JP4170270B2 (ja) モストランジスタ及びその製造方法
JPH03156976A (ja) 半導体装置及びその製造方法
US20050116298A1 (en) MOS field effect transistor with small miller capacitance
JPH09102555A (ja) 電気的書き換え可能な半導体不揮発性メモリ装置とその製造方法
JP2005085975A (ja) 半導体装置
JP2000315792A (ja) 半導体装置及びその製造方法