JP2003526948A - 電界効果型半導体装置 - Google Patents

電界効果型半導体装置

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JP2003526948A JP2001567046A JP2001567046A JP2003526948A JP 2003526948 A JP2003526948 A JP 2003526948A JP 2001567046 A JP2001567046 A JP 2001567046A JP 2001567046 A JP2001567046 A JP 2001567046A JP 2003526948 A JP2003526948 A JP 2003526948A
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gate
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    • H01L29/8122—Vertical transistors

Abstract

(57)【要約】 【課題】 トレンチ・ゲート型の例えばＭＯＳＦＥＴであって、半導体本体１０の表面１０ａに横並び素子セルと、ドレイン・トレンチ４０を介して表面１０ａから下部ドレイン領域１４ａに延在する少なくとも一つのドレイン配線４１を備えた半導体装置を提供する。 【解決手段】 装置のチャネル形成領域１５が横方向にドレイン・トレンチ４０まで延在する。ドレイン・トレンチ４０はチャネル形成領域１５の厚みを介して下部ドレイン領域１４ａまで延在する。ドレイン・トレンチ４０の横壁上の中間絶縁層２４によりドレイン配線４１がチャネル形成領域１５より分離される。全セルラー配置領域により導電チャネル１２が形成され小型のセルラー配置が実現される。ディスクリート装置構造により基板導電路が不要となり、装置のＯＮ抵抗が低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は電界効果型半導体装置に関する。特にこの発明は、半導体装置の一
つの主表面に各素子セルが隣り合い、ドレイン・トレンチ内でこの主表面から下
部ドレイン領域に少なくとも一つのドレイン配線が延在する構造の、トレンチ・
ゲート型絶縁ゲート電界効果パワートランジスタ（いわゆるＭＯＳＦＥＴ）を含
む半導体装置に関する。さらにこの発明はこれら半導体装置の製造方法に関する
。
【０００２】
【従来の技術】
米国特許ＵＳ−Ａ−５．６８２、０４８には、一つの半導体装置内及び上部に
複数のＭＯＳＦＥＴを集積可能な電界効果型半導体装置が記載されている。各Ｍ
ＯＳＦＥＴの主表面には複数素子セルが隣り合って配されている。各素子セルの
構造は公知で、第１導電型のチャネル形成領域によりソース領域が反対の第２導
電型の下部ドレイン領域から分離されている。公知の方法により、ゲート電極が
チャネル形成領域に容量結合されてソース領域、ドレイン領域間導電チャネルを
制御している。この米国特許ＵＳ−Ａ−５．６８２、０４８の開示内容はすべて
ここに引用されるものである。
【０００３】
【発明が解決しようとする課題】
米国特許ＵＳ−Ａ−５．６８２、０４８の装置では、各ＭＯＳＦＥＴのドレイ
ン領域が、ドレイン・ドリフト領域と装置表面との間に高濃度にドープされた埋
め込み層を有している。各埋め込み層により各ＦＥＴへの互いに分離されたドレ
イン配線が可能となっている。一つの装置内にこれら複数のＭＯＳＦＥＴが集積
されているので、各ＭＯＳＦＥＴは一つの主表面とドレイン埋め込み層との間に
少なくとも一つのドレイン配線を有している。米国特許ＵＳ−Ａ−５．６８２、
０４８では、ドレイン・ドリフト領域のある部分を介して延びるドレイン・トレ
ンチ内に低抵抗材料を用いて、一つの主表面から下部のドレイン埋め込み層への
ドレイン配線を形成する方法を開示している。これらのトレンチ内ドレイン配線
はドレイン・ドリフト領域よりはるかに低抵抗でＭＯＳＦＥＴのＯＮ抵抗を低減
している。
【０００４】 この発明は、さらに小型のセルラー配置のトレンチ内ドレイン配線を有するＭ
ＯＳＦＥＴ等の半導体装置を提供することを目的としている。さらに、ディスク
リート素子内での基板導電路の形成を防止することによりＯＮ抵抗を低減し、そ
して導電チャネルを形成する全セルラー配置領域を広く取れる半導体装置を提供
することを目的としている。
【０００５】
【課題を解決するための手段】
この発明は、複数の隣り合う素子セルと少なくとも一つのトレンチ内ドレイン
配線を備えた電界効果半導体装置であって、チャネル形成領域がドレイン・トレ
ンチへ向かって横方向に延在し、ドレイン・トレンチはチャネル形成領域の厚み
を介して下部ドレイン領域へ延在し、そしてドレイン・トレンチの横壁上の中間
絶縁層によりドレイン配線がチャネル形成領域から分離されている半導体装置を
提供する。
【０００６】 ドレイン配線をチャネル形成領域から分離するのにドレイン・ドリフト領域の
中間部分は必要ないので小型のセルラー配置が達成される。この発明は、低濃度
にドープされたドリフト領域を持たない低電圧装置にも用いることができるトレ
ンチ内ドレイン配線構造を提供する。
【０００７】 ディスクリート素子では、下部ドレイン領域は上記第２導電型の単結晶基板を
有してもよい。装置上面（特に、エキタピシャル層）へのトレンチ内ドレイン配
線により、基板から底面への公知の方法による伝導路形成が不要となる。ＯＮ抵
抗低減に関する装置設計が重要になるにつれ、特にトレンチ・ゲート装置では、
この発明無しには、基板内伝導路により全ソース・ドレイン間ＯＮ抵抗が増大す
ることになる。
【０００８】 全セルラー配置領域内で多くの導電チャネルを形成するには活性ソース領域を
有するセルを介してドレイン・トレンチが延在すればよい。この活性ソース領域
は導電チャネル形成領域の中間部分でドレイン・トレンチから横方向に分離する
ことができる。
【０００９】 トレンチ内ドレイン配線により占められる全セルラー配置領域を縮小するには
、ドレイン・トレンチが無い素子セルが横方向に隣接する配線セルを介して一つ
のドレイン・トレンチ又は各ドレイン・トレンチが延在すればよい。
【００１０】 これらの隣接素子セルにより例えば横方向に配線セルを囲んでもよい。
【００１１】 この発明の各特長と変形例が請求項に掲げられている。
【００１２】 各種素子構造をこの発明により製造することができる。例えば、チャネル形成
領域の厚みを介してドレイン・トレンチをエッチングすると素子本体の主表面に
チャネル形成領域を局部的に配置することができる。このチャネル形成領域は主
表面において前記第１の導電型の連続ドープ層から形成することができる。これ
は例えば、少なくとも素子の活性領域又はドープされたエピタキシャル層内での
非局部（ブランケット）ドーパント注入及び/又は拡散により形成することがで
きる。素子がトレンチ・ゲート型の場合はゲート・トレンチはドレイン・トレン
チと同じプロセスでエッチングすることができる。両トレンチは同じ深さを有し
ても良い。
【００１３】
【発明の実施の形態】
図２，３において線分Ｉ−Ｉは図１，４の断面部分を示す。なお、すべての図
面は略図である。また、各図において、理解しやすいように各構成要素の寸法、
互いの大小関係は拡大又は縮小されている。さらに、各実施形態及び変形例にお
いて同様な要素には同じ参照願号が付与されている。
【００１４】 図１はトレンチ・ゲートＭＯＳＦＥＴであるセルラー・パワー半導体装置の一
実施形態を示す。この装置のトランジスタ・セル領域内で、第１導電型（ここで
はｐ型）のチャネル形成領域１５により反対の第２導電型（ここではｎ型）のソ
ース領域１３とドレイン領域１４が分離されている。領域１３、１５を介してド
レイン領域１４の下部まで延在するトレンチ２０内にゲート電極１１が存在する
。ゲート・トレンチ２０はゲート誘電体２２と横並びであり、ゲート誘電体２２
を介してゲート電極１１がチャネル形成領域１５に容量結合されている。従って
、公知のように素子がＯＮ状態のときにゲート電極１１に電圧を加えると、領域
１５内に（ここでは電子の）導電チャネル１２が形成され、ソース領域１３、ド
レイン領域１４間のこの導電チャネル１２に流れる電流が制御される。ソース領
域１３はこの装置本体の上面の主表面１０ａに隣接しており、ここでソース電極
３３が接触している。この装置はさらに装置本体の上面の主表面１０ａにドレイ
ン電極３４を備える。
【００１５】 この発明ではドレイン電極３４、ドレイン領域１４間に少なくとも一つの配線４
１を形成する効果的な方法を提供する。このドレイン配線４１はドレイン・トレ
ンチ４０内で表面１０ａから下部ドレイン領域１４まで延在している。ドレイン
・トレンチ４０はチャネル形成領域１５の厚みを介して下部ドレイン領域１４ま
でエッチングされている。この結果、チャネル形成領域１５は横方向にドレイン
・トレンチ４０まで延在している。ドレイン・トレンチ４０の横壁上で中間絶縁
層２４により、ドレイン配線４１はチャネル形成領域１５から分離されている。
ドレイン・トレンチ４０が延在している素子セルは好ましくは図１の例のように
活性セルである。従って、ドレイン・トレンチ４０は図１に示すようにゲート・
トレンチ２０に隣接しているソース領域１３を形成するセルを介して延在してい
る。チャネル形成領域１５の中間部１５ａにより、ソース領域１３はドレイン・
トレンチ４０から横方向に分離されている。この配置のため、中間部１５ａはゲ
ート電極１１の制御範囲外となっている。
【００１６】 図１の装置はディスクリート電界効果トランジスタであり、ドレイン領域１４
は第２導電型（ｎ型）の単結晶基板である。この基板（領域１４）の底面は素子
本体１０の裏面１０ｂを形成しており、ここで素子本体１０は例えば素子のリー
ド・フレーム台上に固定される。この素子では単結晶基板（領域１４）上のエピ
タキシャル層内にチャネル形成領域１５が存在している。
【００１７】 図１の装置は、低電圧（例えば、ソース電極３３、ドレイン電極３４間が２０
又は３０ボルト程度）で動作しそして低ドープ・ドレイン・ドリフト領域の無い
構造に形成されている。この場合、チャネル形成領域１５は、単結晶基板１４上
に直接成長する第１導電型（ここではｐ型）のエピタキシャル層により間単に形
成される。エピタキシャル層により、基板即ちドレイン領域１４の第２導電型の
ドーパント濃度（Ｎ＋）より低い第１導電型の導電型決定ドーパント濃度（Ｐ）
を有してチャネル形成領域１５が形成される。
【００１８】 ゲート・トレンチ２０とドレイン・トレンチ４０は共にエピタキシャル層（領
域１５）の厚みを介して基板（領域１４）までエッチングされている。トレンチ
２０、４０は共にフォトリソグラフィ、エッチングによりこの装置配置内で所定
部位に形成してもよい。トレンチ２０、４０は深さＺを有してもよい。
【００１９】 ゲート・トレンチ２０内に設けられるゲート誘電体２２の材料及び厚みは所望
のゲート特性即ちゲート電極１１、チャネル形成領域１５間の容量結合に応じて
選ばれる。ドレイン・トレンチ４０内に設けられるドレイン絶縁体２４の材料及
び厚みは、動作電圧で所望の絶縁性を示し、ドレイン配線４１、チャネル形成領
域１５間の容量を低減するように選ばれる。これにより、典型的には、（少なく
ともチャネル形成領域１５近傍において）ゲート絶縁層２２はドレイン絶縁層２
４より薄くなる。トレンチ酸化により二酸化シリコンで層２２、２４を形成する
とよい。ゲート・トレンチ２０をマスクして直接エッチングによりドレイン・ト
レンチ４０を再露出してもよい。
【００２０】 典型的には、素子本体１０は単結晶シリコンであり、層２２、２４は二酸化シ
リコンである。ゲート電極１１は典型的には導電ドープ多結晶シリコンである。
ドレイン配線４１も、深さが浅いので、導電ドープ多結晶シリコンででもよい。
しかし、特にドレイン・トレンチ４０の幅Ｗ４が狭くなる場合、高導電体、例え
ば、アルミニウム、銅、タングステン等の金属によりドレイン配線４１を形成す
ると効果的である。ソース領域３３、ドレイン領域３４は、例えば、アルミニウ
ムや銅でもよく、また、同じ金属、異なる金属いずれでもよい。従って、セルラ
ー配置において、ソース電極３３上の絶縁層までドレイン電極３４が延在すると
よく、一つの電極が銅で他の電極がアルミニウムであるとよい。ゲート配線パッ
ド（ゲート電極１１のコンタクトをとる）はアルミニウム又は銅でもよい。絶縁
層２３は典型的には二酸化シリコンで素子表面１０ａ上に存在してホールを有し
、これらを介してソース電極３３、ドレイン電極３４が各々領域１３と配線４１
に接触し、ゲート配線パッドが電極１１に接触するようにしてもよい。絶縁上部
層２６は典型的には二酸化シリコンでゲート・トレンチ２０上に存在し、上部ソ
ース電極１３からゲート電極１１を分離する。
【００２１】 典型的な実施形態において、チャネル形成領域１５は、例えば、ソース電極３
３がこれに接触する表面１０ａにおいて、ドーピング濃度（Ｐ）はホウ素原子が
１０１６個ｃｍ−３乃至１０１７個ｃｍ−３であり、増加したドーパント濃度（
Ｐ＋）はホウ素原子が１０１８個ｃｍ−３乃至１０１９個ｃｍ−３である。ソー
ス領域１３、ドレイン領域１４の導電型決定ドーパント濃度（Ｐ＋）は、例えば
、燐又は砒素原子が１０１９個ｃｍ−３乃至１０２２個ｃｍ−３である。
【００２２】 トレンチ２０，４０の深さｚは例えば１μｍ乃至３μｍである。ゲート誘電体
２２の厚みは典型的には７５ｎｍ未満例えば５０ｎｍである。２０又は３０ボル
ト用装置ではドレイン・トレンチ絶縁体２４の厚みは例えば６０ｎｍがよい。ト
レンチ２０，４０の幅Ｗ２、Ｗ４そしてそれらの間隔はこの装置に用いられるプ
ロセス技術とセルラーアレイ配置による。
【００２３】 この発明のドレイン・トレンチ構造は、全く異なる公知のセル配置に適用され
る。例えば、この装置セルは正方形配置、密にパックされた六角形配置さらには
延在するストライプ配置でもよい。図２は互い違いなストライプ配置の一実施形
態を示し、図３は正方形セル配置の一実施形態を示す。これらの図では数個の横
並びの素子セルのみしか示されていないが、典型的には、電極３３、３４間に数
千のこれらの並列セルが配される。この装置の活性セルラー領域は（図示しない
）各種公知の周辺端末処理により装置１０の周辺に固定される。周辺端末処理は
この装置に用いるプロセス技術とこの装置の電圧特性による。周辺端末処理には
通常トランジスタセル形成工程の前に装置表面１０ａの周辺領域に厚いフィール
ド酸化膜を形成することが含まれる。
【００２４】 図２の装置において、ドレイン・トレンチ４０とゲート電極１１が互い違いに
配置されている。この配置状態では図１のソース電極１３とドレイン電極１４も
互い違いに配置されている。各ドレイン・トレンチ４０をゲート・トレンチ２０
と入れ替えることにより、ドレイン電極３４、下部ドレイン領域１４間の大きな
配線領域が形成される。この状態では、ドレイン・トレンチ４０の幅Ｗ４がゲー
ト・トレンチ２０の幅Ｗ２より小さくなり、ドレイン電極３４、ドレイン領域１
４間のオーミック配線抵抗が小さくなる。
【００２５】 図３に、ドレイン・トレンチ４０が無い素子セル１００に横方向に囲まれた配
線セル１０１を介して延びるドレイン・トレンチ４０を有する構造の一実施形態
を示す。この状態では、ドレイン・トレンチ４０の幅Ｗ４がゲート・トレンチ２
０の幅Ｗ２より大きいとドレイン配線抵抗を低減することができる。このドレイ
ン・トレンチの幅は配線セル１０１を他のセル１０１より大きくすることにより
さらに大きくなる。図３の実施形態では、一つの配線セル１０１がアレイの４個
の通常セル１００と置き換わっている。なお、この例ではセル１００、１０１が
正方形配置となっている。
【００２６】 図３には一つの配線セル１０１しか示されていないが、複数のそのような配線
セル１０１を装置内の他のセル１００の中に配置することができる。例えば、図
３のセルラー配置はＸ、Ｙ両方向に繰り返し配置されてもよい。各配線セル１０
１は２列又はそれ以上のセル１００（図３の正方形配置では少なくとも３２個の
セル１００）又は一つの列（図３の正方形配置では１２個のセル１００）により
囲むようにしてもよい。
【００２７】 配線セル１０１はゲート・トレンチ２０近隣にソ−ス領域１３を有する装置の
活性セルでもある。このソ−ス領域１３はチャネル形成領域１５の中間部分１５
ａによりドレイン・トレンチから横方向に分離されている。部分１５ａはゲート
電極１１の制御外にある。
【００２８】 図１の装置のドレイン領域１４は、チャネル形成領域１５の近傍に、この領域
１５の導電型決定ドーパント濃度Ｐより高いドーパント濃度Ｎ＋を有する。図４
は異なる状態を示しており、低ドープ・ドレイン・ドリフト領域１４ｂがチャネ
ル形成領域１５の近傍に存在している。ドリフト領域１４ｂを設けることにより
、例えば、ドレイン電極１４に対する電圧が５０ボルト以上の高電圧装置が実現
できる。
【００２９】 図４の装置のドレイン領域１４は、高ドープ電極領域１４ａが、それほど高濃
度ドープでないドレイン・ドリフト領域１４ｂの下部に形成されている。典型的
には、ドレイン・ドリフト領域１４ｂは、チャネル形成領域１５の第１の導電型
の導電型決定ドーパント濃度Ｐより低い第２導電型のドーパント濃度Ｎ−を有す
る。ドリフト領域１４ｂは典型的には装置基板（領域１４ａ）のエピタキシャル
層である。チャネル形成領域１５はこのエピタキシャル層内又はこのエピタキシ
ャル層上に成長させた第２のエピタキシャル層内に注入及び/又は拡散してもよ
い。ドレイン・トレンチ４０内のドレイン配線４１はチャネル形成領域１５とド
レイン・ドリフト領域１４ｂ両方の厚みを介してさらに高濃度にドープされたド
レイン電極領域１４ａまで延在している。ドレイン・トレンチ４０の横壁上のド
レイン・トレンチ絶縁体２４は例えば５０ボルト用装置で１００ｎｍ厚である。
【００３０】 図４ではゲート・トレンチ２０がドレイン・トレンチ４０と同じ深さを有する
。この状態で高電圧用装置では、高濃度ドープのドレイン電極領域１４ａ近傍の
ゲート絶縁体２２を厚く形成するとよい。図４では、厚い絶縁体２２ａがトレン
チ２０の底部でドリフト領域１４ｂの近傍の横壁の下部に形成されている。この
厚い絶縁体２２ａは例えばドレイン絶縁体２４と同じ厚みと材料を有してもよい
。
【００３１】 図４の装置の変形例として、ドリフト領域１４ｂ内に底部を有する浅いゲート
・トレンチ２０を有してもよい。トレンチ２０，４０は共にまず浅くエッチング
し、そして、ゲート・トレンチ２０をマスクしてドレイン・トレンチ４０を領域
１４ａに達するまでエッチングしてもよい。
【００３２】 この発明は、特に、トレンチ・ゲート構造を有する小型の装置配置に適してい
る。しかし、この発明のドレイン配線４１はプラナー・ゲート装置に用いてもよ
い。この例が図５に示されている。この装置では、装置表面１０ａ上のゲート誘
電体層２１上にゲート電極１１が形成されている。プラナー・チャネル形成領域
１５を介してゲート電極１１下の表面１０までドレイン・ドリフト領域１４ｂが
延在している。ドリフト領域１４ｂ、ソース領域１３間のゲート電極１１の下の
チャネル形成領域１５の中間部分内に導電チャネル１２が形成されている。
【００３３】 図５の装置では、ドレイン・トレンチ４０がチャネル形成領域１５の厚みを介
して下部ドレイン領域１４ａまで延在している。チャネル形成領域１５は横方向
にドレイン・トレンチ４０まで延在しているが、ドレイン・トレンチ４０の横壁
上の中間絶縁層２４によりドレイン配線４１から分離されている。この配置は上
記トレンチ・ゲート構造の実施形態より小型化等において少し不利である。
【００３４】 図１乃至５では、装置１０の裏面１０ｂまで基板として延在するドレイン領域
１４ａを有するディスクリート装置を示したが、この発明は集積回路装置にも起
用される。この場合、装置基板とエピタキシャル低ドープ領域１４ｂ又は１５と
の間に領域１４ａ又は１４を埋め込み層としてドープしてもよい。この埋め込み
層領域１４ａ又は１４は、トレンチ４０の横壁の絶縁層２４によりチャネル形成
領域１５より分離されたトレンチ・ドレイン配線４１と繋げてもよい。
【００３５】 通常、上記のようにゲート電極１１はドープされた多結晶シリコンにより形成
される。しかし、他の公知のゲート技術で形成してもよい。例えば、多結晶シリ
コン材料とシリサイドを形成する薄い金属材料をゲート電極１１形成用のさらな
る材料として用いてもよい。多結晶シリコンの代わりにゲート電極１１全体を金
属で形成してもよい。これと同じ材料をドレイン配線４１に用いてもよい。
【００３６】 図１乃至４では、絶縁層２２がゲート・トレンチ２０と横並びになっている絶
縁トレンチ・ゲート構造を示したが、代わりにいわゆるショットキー・ゲート技
術を用いてもよい。この場合、ゲート絶縁層２２は存在せず、低ドープ・チャネ
ル形成領域１５とショットキー・バリアを形成する金属でトレンチ・ゲート電極
１１が形成される。ショットキー・バリアに存在する拡散層によりショットキー
・ゲート電極１１がチャネル形成領域１５に容量結合される。
【００３７】 上記各例はｎチャネル装置であり、領域１３，１４はｎ導電型、領域１５はｐ
導電型、そしてゲート電極１１により電子逆チャネル１２が領域１５内に形成さ
れている。しかし、この発明では、逆導電型のドーパントを用いてｐチャネル装
置を作ることもできる。この場合、領域１３，１４はｐ導電型、領域１５はｎ導
電型、そしてゲート電極１１によりホール逆チャネル１２が領域１５内に形成さ
れる。
【００３８】 以上の開示により当業者であれば他の変形例も考えられる。これら変形例には
設計、製造、半導体装置の使用において既に知られている各特長を上記記載した
特徴に加えることにより実現できるものも含むものである。
【図面の簡単な説明】
【図１】 この発明の簡単な構造の低電圧、トレンチ・ゲート電界効果型半導体装置の活
性中央部分を示す断面図である。
【図２】 図１又は図４に示すこの発明のトレンチ・ゲート電界効果型半導体装置の互い
違いな配置の一部を示す略平面図である。
【図３】 図１又は図４に示すこの発明のトレンチ・ゲート電界効果型半導体装置の別な
配置の一部を示す略平面図である。
【図４】 高電圧動作用の図１に示すこの発明のトレンチ・ゲート電界効果型半導体装置
の変形例の活性中央部分を示す断面図である。
【図５】 プラナーゲートを有するこの発明のトレンチ・ゲート電界効果型半導体装置の
さらなる変形例の活性中央部分を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エルウィン、エイ．ハイツェン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ (72)発明者 ロブ、バン、ダーレン オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体本体と、この本体の一主表面上に横並びに配される複数の素子セルとを
    備え、各素子セルは、第１導電型のチャネル形成領域により反対の第２導電型の
    下部ドレイン領域から分離されているソース領域と前記チャネル形成領域に容量
    結合されて、前記ドレイン、ソース領域間の導電チャネルを制御するゲート電極
    と、前記一主表面から前記下部ドレイン領域までドレイン・トレンチ内に延在す
    る少なくとも一つのドレイン接続を備えた電界効果半導体装置であって、 前記チャネル形成領域は横方向に前記ドレイン・トレンチまで延在し、前記ド
    レイン・トレンチは前記チャネル形成領域の厚みを介して前記下部ドレイン領域
    まで延在し、前記ドレイン・トレンチの横壁上の中間絶縁層により前記ドレイン
    接続が前記チャネル形成領域より分離されていることを特徴とする半導体装置。
  2. 【請求項２】 前記チャネル形成領域の中間部分により前記ドレイン・トレンチから横方向に
    分離されるソース領域を備えるセルまで前記ドレイン・トレンチが延在し、前記
    チャネル形成領域の前記中間部分は前記ゲート電極の制御外である特徴とする請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記ドレイン・トレンチと前記ゲート電極はそれらの配置において交互に配さ
    れていることを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記ドレイン・トレンチは、ドレイン・トレンチを有しない素子セルに横方向
    に囲まれた配線セルを介して延在していることを特徴とする請求項１記載の半導
    体装置。
  5. 【請求項５】 前記配線セルは、前記ゲート電極の制御外である前記チャネル形成領域の中間
    部分により前記ドレイン・トレンチから横方向に分離されているソース領域を備
    えていることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 前記チャネル形成領域の厚みを介してゲート・トレンチ内に前記ゲート電極が
    延在し、各セルの前記ソース領域は前記一主表面上で前記ゲート・トレンチに隣
    接していることを特徴とする請求項１乃至５いずれかに記載の半導体装置。
  7. 【請求項７】 前記チャネル形成領域の近傍で、前記ドレイン・トレンチの前記中間絶縁層よ
    り薄いゲート誘電体層と前記ゲート・トレンチが横並びであることを特徴とする
    請求項６に記載の半導体装置。
  8. 【請求項８】 前記ドレイン領域は、ドリフト領域下部に、このドリフト領域よりも高濃度に
    ドープされた電極領域を備え、前記ドレイン・トレンチ内の前記ドレイン配線は
    、前記チャネル形成領域と前記ドレイン・ドリフト領域の両方の厚みを介してさ
    らに高濃度にドープされたドレイン電極領域に達していることを特徴とした請求
    項１乃至７いずれかに記載の半導体装置。
  9. 【請求項９】 前記ドレイン・ドリフト領域は、前記チャネル形成領域の第１導電型の導電型
    決定ドーパント濃度より低い第２導電型のドーパント濃度を有することを特徴と
    した請求項８記載の半導体装置。
  10. 【請求項１０】 前記チャネル形成領域の近傍で、前記ドレイン領域は前記チャネル形成領域の
    前記第１導電型の導電型決定ドーパント濃度より高い第２導電型のドーパント濃
    度を有することを特徴とした請求項１乃至７記載いずれかにの半導体装置。
  11. 【請求項１１】 前記ドレイン領域は第２導電型の単結晶基板を有し、この単結晶基板上のエピ
    タキシャル層内に前記チャネル形成領域が存在していることを特徴とした請求項
    １乃至１０記載いずれかにの半導体装置。
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