JP3008479B2 - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置に関し、特にオン抵抗を低減
するのに好適な構造を有するパワーMOSFETに関するもの
である。
するのに好適な構造を有するパワーMOSFETに関するもの
である。
（従来の技術） 従来のパワーMOSFETとしては、例えば第10図（Ａ）に
示すようなものが知られている。この従来例は、VDMOS
と呼ばれる縦型構造のパワーMOSFETを示している。同図
において、101は高濃度のN+基板であり、N+基板101上に
は実質的なドレイン領域を成すＮ形エピタキシャル層
（以下、Ｎエピ層という）102が形成されている。Ｎエ
ピ層102の表面側にはＰ形チャネル領域103が形成され、
さらにＰ形チャネル領域103内にはN+ソース領域104が形
成されている。また、N+ソース領域104とドレイン領域
としてのＮエピ層102との間におけるＰ形チャネル領域1
03上には、Ｐ形チャネル領域103の表面層にチャネルを
誘起させるためのポリSiからなるゲート105がゲートSiO
2106を介して形成されている。107は中間絶縁膜、108は
ソース電極、109はドレイン電極であり、ドレイン電極1
09はN+基板101の裏面に形成されている。Ｐ形チャネル
領域103とN+ソース領域104とは、ポリSiのゲート105を
マスクにしてＮエピ層102中へ、順次、Ｐ形不純物及び
Ｎ形不純物をイオン注入、ドライブインすることによっ
て作られている。
示すようなものが知られている。この従来例は、VDMOS
と呼ばれる縦型構造のパワーMOSFETを示している。同図
において、101は高濃度のN+基板であり、N+基板101上に
は実質的なドレイン領域を成すＮ形エピタキシャル層
（以下、Ｎエピ層という）102が形成されている。Ｎエ
ピ層102の表面側にはＰ形チャネル領域103が形成され、
さらにＰ形チャネル領域103内にはN+ソース領域104が形
成されている。また、N+ソース領域104とドレイン領域
としてのＮエピ層102との間におけるＰ形チャネル領域1
03上には、Ｐ形チャネル領域103の表面層にチャネルを
誘起させるためのポリSiからなるゲート105がゲートSiO
2106を介して形成されている。107は中間絶縁膜、108は
ソース電極、109はドレイン電極であり、ドレイン電極1
09はN+基板101の裏面に形成されている。Ｐ形チャネル
領域103とN+ソース領域104とは、ポリSiのゲート105を
マスクにしてＮエピ層102中へ、順次、Ｐ形不純物及び
Ｎ形不純物をイオン注入、ドライブインすることによっ
て作られている。
近年、微細加工技術の進歩によってセル（基本MOSト
ランジスタ）密度が向上し、100V以下の耐圧のVDMOSで
は、1mmΩ・cm2を切る低オン抵抗のものが発表されてい
る（「Blanket LPCVD Tungusten Silicide Technolo
gy for Smart Power Applications」Krishina Shenai
etal.IEEE EDL vol 10,No.6,June 1989,pp270〜27
3）。
ランジスタ）密度が向上し、100V以下の耐圧のVDMOSで
は、1mmΩ・cm2を切る低オン抵抗のものが発表されてい
る（「Blanket LPCVD Tungusten Silicide Technolo
gy for Smart Power Applications」Krishina Shenai
etal.IEEE EDL vol 10,No.6,June 1989,pp270〜27
3）。
しかしながら、このように微細化が進むとチャネル抵
抗Rchが減少する半面、チップの厚みの大半を占めるN+
基板101の抵抗が無視できなくなってきた。第10図
（Ｂ）には本発明者等が計算した微細化とオン抵抗の関
係を示す。丸形のセルで、そのセルサイズ（セル直径）
が10μｍを切るようになるとN+基板101の抵抗が30〜40
％を占めるようになることが判る。N+基板101の抵抗を
減らす手段としてその不純物濃度を上げる、或いは厚さ
を薄くする方法は、それぞれＮエピ層102の結晶性の悪
化、機械的強度の低下（ウェーハの割れ）という問題を
招くことから限界にきている。
抗Rchが減少する半面、チップの厚みの大半を占めるN+
基板101の抵抗が無視できなくなってきた。第10図
（Ｂ）には本発明者等が計算した微細化とオン抵抗の関
係を示す。丸形のセルで、そのセルサイズ（セル直径）
が10μｍを切るようになるとN+基板101の抵抗が30〜40
％を占めるようになることが判る。N+基板101の抵抗を
減らす手段としてその不純物濃度を上げる、或いは厚さ
を薄くする方法は、それぞれＮエピ層102の結晶性の悪
化、機械的強度の低下（ウェーハの割れ）という問題を
招くことから限界にきている。
また、従来のパワーMOSFETとして、第11図に示すよう
に、ドレイン電極も半導体基板の表面から取出すように
したLDMOSと呼ばれる横型構造のものがある。同図にお
いて、111はN+ドレイン領域であり、このN+ドレイン領
域111に接続されたドレイン電極112が半導体基板の表面
側に設けられている。LDMOSでは、電流はN+ドレイン領
域111からＮエピ層102を経てＰ形チャネル領域103表面
の反転層で形成されたチャネル113を通りN+ソース領域1
04へと主に基板表面を流れるため基板抵抗の影響は少な
い。しかしドレイン電極112取出しのために新たにN+ド
レイン領域111を設ける必要があることと、配線数の増
加によってセル密度が落ちてしまうという問題がある。
さらに本質的な問題として、ドレイン・ソース間耐圧BV
DSがN+ドレイン領域111とＰ形チャネル領域103の間の距
離Ｌに依存するため、距離Ｌを不用意に小さくできない
ことからセルの微細化には限界があった。
に、ドレイン電極も半導体基板の表面から取出すように
したLDMOSと呼ばれる横型構造のものがある。同図にお
いて、111はN+ドレイン領域であり、このN+ドレイン領
域111に接続されたドレイン電極112が半導体基板の表面
側に設けられている。LDMOSでは、電流はN+ドレイン領
域111からＮエピ層102を経てＰ形チャネル領域103表面
の反転層で形成されたチャネル113を通りN+ソース領域1
04へと主に基板表面を流れるため基板抵抗の影響は少な
い。しかしドレイン電極112取出しのために新たにN+ド
レイン領域111を設ける必要があることと、配線数の増
加によってセル密度が落ちてしまうという問題がある。
さらに本質的な問題として、ドレイン・ソース間耐圧BV
DSがN+ドレイン領域111とＰ形チャネル領域103の間の距
離Ｌに依存するため、距離Ｌを不用意に小さくできない
ことからセルの微細化には限界があった。
（発明が解決しようとする課題） 従来のVDMOSは、セルサイズを微細化するとチップの
厚みの大半を占めるN+基板部分の抵抗の影響がでてきて
十分に低オン抵抗とすることが困難であるという問題が
あった。
厚みの大半を占めるN+基板部分の抵抗の影響がでてきて
十分に低オン抵抗とすることが困難であるという問題が
あった。
また、LDMOSは、電流が主に基板表面を流れるため基
板抵抗の影響が減るが、基板表面に、ドレイン電極取出
しのためにN+ドレイン領域を設ける必要があること及び
ドレイン・ソース間耐圧を所定値以上に保持する必要か
らN+ドレイン領域とＰ形チャネル領域間の距離を不用意
に小さくできないこと等のためにセル密度を上げること
ができないという問題があった。
板抵抗の影響が減るが、基板表面に、ドレイン電極取出
しのためにN+ドレイン領域を設ける必要があること及び
ドレイン・ソース間耐圧を所定値以上に保持する必要か
らN+ドレイン領域とＰ形チャネル領域間の距離を不用意
に小さくできないこと等のためにセル密度を上げること
ができないという問題があった。
この発明は、このような従来の問題に着目してなされ
たもので、セル密度を向上させることができるととも
に、十分に低オン抵抗とすることのできる半導体装置を
提供することを目的とする。
たもので、セル密度を向上させることができるととも
に、十分に低オン抵抗とすることのできる半導体装置を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、第１導電形の
半導体基体と、半導体基体の一主面の上に形成され、ド
レイン領域を成す第１導電形の第１の半導体領域と、第
１の半導体領域の一主面側に形成された第２導電形のチ
ャネル領域と、チャネル領域内に形成された第１導電形
のソース領域と、ソース領域と第１の半導体領域との間
におけるチャネル領域上に形成された絶縁ゲートと、第
１の半導体領域の一主面からチャネル領域を貫いて半導
体基体に達しチャネル領域とは絶縁膜を介して分離され
たドレイン引出し領域と、ソース領域に接続され半導体
基体の一主面側に設けられたソース電極と、絶縁ゲート
に接続され半導体基体の一主面側に設けられたゲート電
極と、ドレイン引出し領域に接続され半導体基体の一主
面側に設けられたドレイン電極と、チャネル領域の一主
面側に形成され、絶縁膜に接するとともにチャネル領域
よりも高濃度の第２導電形の第２の半導体領域とを有す
る半導体装置であることを要旨とする。
半導体基体と、半導体基体の一主面の上に形成され、ド
レイン領域を成す第１導電形の第１の半導体領域と、第
１の半導体領域の一主面側に形成された第２導電形のチ
ャネル領域と、チャネル領域内に形成された第１導電形
のソース領域と、ソース領域と第１の半導体領域との間
におけるチャネル領域上に形成された絶縁ゲートと、第
１の半導体領域の一主面からチャネル領域を貫いて半導
体基体に達しチャネル領域とは絶縁膜を介して分離され
たドレイン引出し領域と、ソース領域に接続され半導体
基体の一主面側に設けられたソース電極と、絶縁ゲート
に接続され半導体基体の一主面側に設けられたゲート電
極と、ドレイン引出し領域に接続され半導体基体の一主
面側に設けられたドレイン電極と、チャネル領域の一主
面側に形成され、絶縁膜に接するとともにチャネル領域
よりも高濃度の第２導電形の第２の半導体領域とを有す
る半導体装置であることを要旨とする。
（作用） 第１の半導体領域の一主面からチャネル領域を貫いて
半導体基体に達しチャネル領域とは絶縁膜を介して分離
されたドレイン引出し領域をもうけることにより、ドレ
イン・ソース間耐圧を所定値以上に保持しつつセルの微
細化が可能となり、セル密度の向上が得られる。また、
ドレイン・ソース間の電流通路に半導体基体の一部が含
まれるが、半導体基体部分によるオン抵抗への影響は顕
著に減少して十分に低オン抵抗化が可能となる。さら
に、チャネル領域の一主面側に形成され、絶縁膜に接す
るとともにチャネル領域よりも高濃度の第２導電形の第
２の半導体領域を設けることにより、チャネル領域の導
通をよくするとともに、ドレイン・ソース間に高電圧が
かかったとき絶縁膜に接したチャネル領域の表面が反転
して寄生チャネルが形成されるのを防止することができ
る。
半導体基体に達しチャネル領域とは絶縁膜を介して分離
されたドレイン引出し領域をもうけることにより、ドレ
イン・ソース間耐圧を所定値以上に保持しつつセルの微
細化が可能となり、セル密度の向上が得られる。また、
ドレイン・ソース間の電流通路に半導体基体の一部が含
まれるが、半導体基体部分によるオン抵抗への影響は顕
著に減少して十分に低オン抵抗化が可能となる。さら
に、チャネル領域の一主面側に形成され、絶縁膜に接す
るとともにチャネル領域よりも高濃度の第２導電形の第
２の半導体領域を設けることにより、チャネル領域の導
通をよくするとともに、ドレイン・ソース間に高電圧が
かかったとき絶縁膜に接したチャネル領域の表面が反転
して寄生チャネルが形成されるのを防止することができ
る。
（実施例） 以下、この発明の実施例を図面に基づいて説明する。
この実施例の半導体装置はLDMOSのパワーMOSFETとして
構成されている。
この実施例の半導体装置はLDMOSのパワーMOSFETとして
構成されている。
第１図ないし第８図は、この発明の一実施例を示す図
である。
である。
まず、第１図を用いて、LDMOSのセル構造を説明す
る。同図において、１は高濃度のN+基板又はN+埋込層
（以下、主にN+基板という）であり、N+基板１上にはＮ
エピ層２が形成されている。Ｎエピ層２はLDMOSのドレ
イン領域の一部として電流通路となる他、ドレイン・ソ
ース間耐圧を確保する電界緩和領域として働く部分であ
り、その比抵抗、厚みはドレイン・ソース間耐圧に応じ
て選ばれている。Ｎエピ層２の表面側にはＰ形チャネル
領域３が形成され、そのＰ形チャネル領域３の中央部に
P+領域４が形成されている。P+領域４は、Ｐ形チャネル
領域３への導通をよくするとともに、高いドレイン・ソ
ース間電圧がかかったとき、次に述べる絶縁膜に接した
Ｐ形チャネル領域３の表面が反転して寄生チャネルが形
成されるのを防止するため設けられている。
る。同図において、１は高濃度のN+基板又はN+埋込層
（以下、主にN+基板という）であり、N+基板１上にはＮ
エピ層２が形成されている。Ｎエピ層２はLDMOSのドレ
イン領域の一部として電流通路となる他、ドレイン・ソ
ース間耐圧を確保する電界緩和領域として働く部分であ
り、その比抵抗、厚みはドレイン・ソース間耐圧に応じ
て選ばれている。Ｎエピ層２の表面側にはＰ形チャネル
領域３が形成され、そのＰ形チャネル領域３の中央部に
P+領域４が形成されている。P+領域４は、Ｐ形チャネル
領域３への導通をよくするとともに、高いドレイン・ソ
ース間電圧がかかったとき、次に述べる絶縁膜に接した
Ｐ形チャネル領域３の表面が反転して寄生チャネルが形
成されるのを防止するため設けられている。
また、Ｐ形チャネル領域３の中央部には、P+領域４及
び当該Ｐ形チャネル領域３を貫通してN+基板１に達する
ドレイン引出し領域５が形成され、その周囲は絶縁膜６
でＰ形チャネル領域３及びP+領域４から絶縁されてい
る。ドレイン引出し領域５は抵抗を下げるためそれ自体
が低抵抗の半導体又は金属材料で構成されることが好し
い。この実施例では、後述するように、Ｎ形高不純物濃
度のポリSi等が用いられている。ドレイン引出し領域５
の表面には、ドレイン電極13とのコンタクト抵抗を最小
に抑えるためにドレインN+領域14が形成されている。ド
レイン引出し領域５の下方側では、バルク内での抵抗を
下げる目的から低抵抗のN+基板１がドレイン引出し領域
５と比較的抵抗の高いＮエピ層２とをつないでいる。
び当該Ｐ形チャネル領域３を貫通してN+基板１に達する
ドレイン引出し領域５が形成され、その周囲は絶縁膜６
でＰ形チャネル領域３及びP+領域４から絶縁されてい
る。ドレイン引出し領域５は抵抗を下げるためそれ自体
が低抵抗の半導体又は金属材料で構成されることが好し
い。この実施例では、後述するように、Ｎ形高不純物濃
度のポリSi等が用いられている。ドレイン引出し領域５
の表面には、ドレイン電極13とのコンタクト抵抗を最小
に抑えるためにドレインN+領域14が形成されている。ド
レイン引出し領域５の下方側では、バルク内での抵抗を
下げる目的から低抵抗のN+基板１がドレイン引出し領域
５と比較的抵抗の高いＮエピ層２とをつないでいる。
なお、ドレイン引出し領域５の下端は、上述のよう
に、N+基板１に達するように形成されているが、これは
デバイスに要求される耐圧によっては、Ｎエピ層２の部
分で止めてより浅く形成することも考えられる。
に、N+基板１に達するように形成されているが、これは
デバイスに要求される耐圧によっては、Ｎエピ層２の部
分で止めてより浅く形成することも考えられる。
一方、Ｐ形チャネル領域３内には、一部がP+領域４上
にかかるようにN+ソース領域７が形成されている。N+ソ
ース領域７はドレイン引出し領域５をリング状に取囲む
ように形成されている。ポリSi製のゲート９は、従来と
同様にゲートSiO28上にパターニングされ後述の製造時
に、Ｐ形チャネル領域３とN+ソース領域７を不純物拡散
で形成する際のマスクとしても使われている。
にかかるようにN+ソース領域７が形成されている。N+ソ
ース領域７はドレイン引出し領域５をリング状に取囲む
ように形成されている。ポリSi製のゲート９は、従来と
同様にゲートSiO28上にパターニングされ後述の製造時
に、Ｐ形チャネル領域３とN+ソース領域７を不純物拡散
で形成する際のマスクとしても使われている。
配線の取り出しについてはAl、Cuなどの金属で形成さ
れたソース電極11とドレイン電極13が金属２層配線技術
により分離されて基板表面側に形成されている。10は絶
縁膜、12は層間絶縁膜である。
れたソース電極11とドレイン電極13が金属２層配線技術
により分離されて基板表面側に形成されている。10は絶
縁膜、12は層間絶縁膜である。
第２図は、セルの平面図の例を示している。同図
（Ａ）は丸形セルの例を示し、同図（Ｂ）は四角形セル
の例を示している。同図中、15はポリSi製ゲートの開口
部を示している。この実施例のLDMOSは、２層配線技術
により電極配線の自由度が高いので、この他に六角形セ
ルやストライプ状セル等各種形状のセルパターンが考え
られる。
（Ａ）は丸形セルの例を示し、同図（Ｂ）は四角形セル
の例を示している。同図中、15はポリSi製ゲートの開口
部を示している。この実施例のLDMOSは、２層配線技術
により電極配線の自由度が高いので、この他に六角形セ
ルやストライプ状セル等各種形状のセルパターンが考え
られる。
第３図には、チップの全体図の一例を示す。同図にお
いて、17は丸形の各セル、18はセルの敷詰めエリアであ
るアクティブエリア、20はゲートパッド、21はソースパ
ッド、22はドレインパッドを示している。ポリSi製のゲ
ートはセル中央が開口しているだけで周囲のセルとは一
体的につながっている。したがってドレイン、ソース、
ゲートのそれぞれの電極配線は独立しているため、パワ
ーデバイスとして十分な電流が流せ、しかも抵抗の小さ
いパターンを選ぶことができる。
いて、17は丸形の各セル、18はセルの敷詰めエリアであ
るアクティブエリア、20はゲートパッド、21はソースパ
ッド、22はドレインパッドを示している。ポリSi製のゲ
ートはセル中央が開口しているだけで周囲のセルとは一
体的につながっている。したがってドレイン、ソース、
ゲートのそれぞれの電極配線は独立しているため、パワ
ーデバイスとして十分な電流が流せ、しかも抵抗の小さ
いパターンを選ぶことができる。
第４図は第３図のＸ−Ｘ線断面であるゲートパッド部
の断面図、第５図はＹ−Ｙ線断面であるソースパッド部
の断面図、第６図はＺ−Ｚ線断面であるドレインパッド
部の断面図をそれぞれ示している。これらの図中、23は
Ｐ形ガードリング、24は保護膜である。ゲート、ソー
ス、ドレインの各パッド20、21、22とも最上層の電極を
パッドにするように電極材どうしの接続がとられてい
る。
の断面図、第５図はＹ−Ｙ線断面であるソースパッド部
の断面図、第６図はＺ−Ｚ線断面であるドレインパッド
部の断面図をそれぞれ示している。これらの図中、23は
Ｐ形ガードリング、24は保護膜である。ゲート、ソー
ス、ドレインの各パッド20、21、22とも最上層の電極を
パッドにするように電極材どうしの接続がとられてい
る。
次に、第７図を用いて、上述のように構成されたLDMO
Sの動作を説明する。
Sの動作を説明する。
まず、ゲート・ソース間電圧VGSが闘直電圧VTHに対し
VGS＜VTHのときはチャネルは遮断状態にあり、ドレイン
・ソース間電圧VDSによってバルク（Ｎエピ層）内部に
空乏層16が広がっている（第７図（Ａ））。これによっ
てＰ形チャネル領域３とＮエピ層２の間のPN接合にかか
る電界は緩和されドレイン・ソース間耐圧BVDS及びドレ
イン・ゲート間耐圧BVDGが確保される。
VGS＜VTHのときはチャネルは遮断状態にあり、ドレイン
・ソース間電圧VDSによってバルク（Ｎエピ層）内部に
空乏層16が広がっている（第７図（Ａ））。これによっ
てＰ形チャネル領域３とＮエピ層２の間のPN接合にかか
る電界は緩和されドレイン・ソース間耐圧BVDS及びドレ
イン・ゲート間耐圧BVDGが確保される。
従来問題となっていたコンタクト用のN+ドレイン領域
とＰ形チャネル領域間（第11図の111と103間）の耐圧に
ついては、ドレイン引出し領域５とＰ形チャネル領域３
の間の絶縁膜６によって仕切ったので面積をとらずに高
い絶縁耐圧を得ている。ソース電極11に接続されている
P+領域４は、前述したように、Ｐ形チャネル領域３への
導通をよくするとともに、高いドレイン・ソース間電圧
VDSがかかったとき絶縁膜６に接したＰ形チャネル領域
３の表面が反転して寄生チャネルが形成されるのを防止
している。
とＰ形チャネル領域間（第11図の111と103間）の耐圧に
ついては、ドレイン引出し領域５とＰ形チャネル領域３
の間の絶縁膜６によって仕切ったので面積をとらずに高
い絶縁耐圧を得ている。ソース電極11に接続されている
P+領域４は、前述したように、Ｐ形チャネル領域３への
導通をよくするとともに、高いドレイン・ソース間電圧
VDSがかかったとき絶縁膜６に接したＰ形チャネル領域
３の表面が反転して寄生チャネルが形成されるのを防止
している。
次に、VGS≧VTHのときは第７図（Ｂ）に示すようにＰ
形チャネル領域３の表面が反転してチャネルが形成さ
れ、導通状態となる。電流はドレイン電極13よりドレイ
ン引出し領域５、N+基板１、Ｎエピ層２、Ｐ形チャネル
領域３の表面に形成されたチャネルを経てN+ソース領域
７へと流れる。ドレイン引出し領域５は金属又は低比抵
抗半導体でありN+基板１もたかだか数μｍ〜10μｍ程度
の距離を流れるだけであるから、従来のVDMOSで問題に
なった基板抵抗によるオン抵抗への影響が改善される。
また、絶縁膜６による分離と多層配線を使ったセル構造
のためセルの微細化と配線抵抗の低減が可能となる。
形チャネル領域３の表面が反転してチャネルが形成さ
れ、導通状態となる。電流はドレイン電極13よりドレイ
ン引出し領域５、N+基板１、Ｎエピ層２、Ｐ形チャネル
領域３の表面に形成されたチャネルを経てN+ソース領域
７へと流れる。ドレイン引出し領域５は金属又は低比抵
抗半導体でありN+基板１もたかだか数μｍ〜10μｍ程度
の距離を流れるだけであるから、従来のVDMOSで問題に
なった基板抵抗によるオン抵抗への影響が改善される。
また、絶縁膜６による分離と多層配線を使ったセル構造
のためセルの微細化と配線抵抗の低減が可能となる。
次いで、第８図を用いて、製造方法の一例を説明す
る。
る。
（ａ）N+基板又はN+埋込層１の上にＮエピ層２を成長し
たSiウェーハを用意し、Si3N4膜25をマスクにしたリア
クティブイオンエッチ（RIE）でＮエピ層２の部分にド
レイン引出し領域を形成するための溝26を形成する。
たSiウェーハを用意し、Si3N4膜25をマスクにしたリア
クティブイオンエッチ（RIE）でＮエピ層２の部分にド
レイン引出し領域を形成するための溝26を形成する。
（ｂ）溝26の側壁を選択酸化し、ドレイン引出し領域５
とＰ形チャネル領域３を分離するための絶縁膜６として
の酸化膜を成長させる。
とＰ形チャネル領域３を分離するための絶縁膜６として
の酸化膜を成長させる。
（ｃ）高融点金属又はＮ形高不純物濃度のポリSiを蒸着
法、CVD法などによって溝26に埋込みドレイン引出し領
域５を形成する。最近ではSiの選択エピタキシャル成長
も可能になっているのでこれを使用してもよい。この工
程で微細デバイス形成にとって重要なウェーハ表面の平
坦化も同時に達成される。
法、CVD法などによって溝26に埋込みドレイン引出し領
域５を形成する。最近ではSiの選択エピタキシャル成長
も可能になっているのでこれを使用してもよい。この工
程で微細デバイス形成にとって重要なウェーハ表面の平
坦化も同時に達成される。
（ｄ）表面のゲートSiO28を形成し、その上にポリSiを
堆積してパターニングすることによりゲート９を形成す
る。ゲート９をマスクにしてB+イオンをイオン注入、ド
ライブインすることにより、Ｐ形チャネル領域３を形成
する。
堆積してパターニングすることによりゲート９を形成す
る。ゲート９をマスクにしてB+イオンをイオン注入、ド
ライブインすることにより、Ｐ形チャネル領域３を形成
する。
（ｅ）レジスト27をパターニングし、これをマスクにし
てB+イオンをイオン注入、ドライブインすることによ
り、P+領域４を形成する。
てB+イオンをイオン注入、ドライブインすることによ
り、P+領域４を形成する。
（ｆ）レジスト28及びポリSiのゲート９をマスクにして
As+イオンをイオン注入、ドライブインすることによ
り、N+ソース領域７及びドレインN+領域14を形成する。
As+イオンをイオン注入、ドライブインすることによ
り、N+ソース領域７及びドレインN+領域14を形成する。
（ｇ）絶縁膜10としてPSG又はSi3N4或いはこれらの組合
わせ膜を堆積する。
わせ膜を堆積する。
（ｈ）Al膜を蒸着し、パターニングして第１層配線とな
るソース電極11を形成する。このソース電極11は、前述
のソースパッド21までの引出しに用いられる。
るソース電極11を形成する。このソース電極11は、前述
のソースパッド21までの引出しに用いられる。
（ｉ）ソース電極11上に、層間絶縁膜12を形成し、第２
層配線との接続部を開口する。
層配線との接続部を開口する。
（ｊ）Al膜を蒸着し、パターニングして第２層配線とな
るドレイン電極13を形成する。この第２層のAl膜は、ド
レイン電極13として用いられる他、各パッドの形成にも
用いられる。
るドレイン電極13を形成する。この第２層のAl膜は、ド
レイン電極13として用いられる他、各パッドの形成にも
用いられる。
なお、上述の実施例ではＮチャネルのLDMOSについて
説明したが、ＰチャネルのLDMOSや類似構造の絶縁ゲー
ト形トランジスタ（IGT）、第９図に他の実施例として
示すセル方式のUMOSなどへ適用した場合も本発明に含ま
れることは明らかである。
説明したが、ＰチャネルのLDMOSや類似構造の絶縁ゲー
ト形トランジスタ（IGT）、第９図に他の実施例として
示すセル方式のUMOSなどへ適用した場合も本発明に含ま
れることは明らかである。
［発明の効果］ 以上説明したように、この発明によれば、ドレイン領
域を成す第１導電形の半導体基体と、この半導体基体の
一主面側に形成された第２導電形のチャネル領域と、こ
のチャネル領域内に形成された第１導電形のソース領域
と、このソース領域と前記ドレイン領域との間における
前記チャネル領域上に形成された絶縁ゲートと、前記半
導体基体の一主面から前記チャネル領域を貫いて前記ド
レイン領域に達し当該チャネル領域とは絶縁膜を介して
分離されたドレイン引出し領域と、前記ソース領域、絶
縁ゲート及びドレイン引出し領域にそれぞれ接続され前
記半導体基体の一主面側に設けられた各電極とを具備さ
せたため、ドレイン・ソース間耐圧を所定値以上に保持
しつつセルの微細化が可能となってセル密度を向上させ
ることができ、また基体部分によるオン抵抗への影響が
顕著に減少して十分に低オン抵抗化を実現することがで
きる。
域を成す第１導電形の半導体基体と、この半導体基体の
一主面側に形成された第２導電形のチャネル領域と、こ
のチャネル領域内に形成された第１導電形のソース領域
と、このソース領域と前記ドレイン領域との間における
前記チャネル領域上に形成された絶縁ゲートと、前記半
導体基体の一主面から前記チャネル領域を貫いて前記ド
レイン領域に達し当該チャネル領域とは絶縁膜を介して
分離されたドレイン引出し領域と、前記ソース領域、絶
縁ゲート及びドレイン引出し領域にそれぞれ接続され前
記半導体基体の一主面側に設けられた各電極とを具備さ
せたため、ドレイン・ソース間耐圧を所定値以上に保持
しつつセルの微細化が可能となってセル密度を向上させ
ることができ、また基体部分によるオン抵抗への影響が
顕著に減少して十分に低オン抵抗化を実現することがで
きる。
第１図ないし第８図はこの発明に係る半導体装置の一実
施例を示すもので、第１図はセル構造を示す縦断面図、
第２図は上記セルの平面構造例を示す図、第３図はチッ
プ全体を示す平面図、第４図は第３図のＸ−Ｘ線断面
図、第５図は第３図のＹ−Ｙ線断面図、第６図は第３図
のＺ−Ｚ線断面図、第７図は動作を説明するための縦断
面図、第８図は製造方法の一例を示す工程図、第９図は
この発明の他の実施例を示す縦断面図、第10図は従来の
VDMOSを示す図、第11図は他の従来例であるLDMOSを示す
縦断面図である。 1:N+基板、 2:N+基板とともに第１導電形の半導体基体を構成するＮ
エピ層、 3:P形チャネル領域、 5:ドレイン引出し領域、6:絶縁膜、 7:N+ソース領域、8:ゲートSiO2、 9:ゲート、11:ソース電極、 13:ドレイン電極。
施例を示すもので、第１図はセル構造を示す縦断面図、
第２図は上記セルの平面構造例を示す図、第３図はチッ
プ全体を示す平面図、第４図は第３図のＸ−Ｘ線断面
図、第５図は第３図のＹ−Ｙ線断面図、第６図は第３図
のＺ−Ｚ線断面図、第７図は動作を説明するための縦断
面図、第８図は製造方法の一例を示す工程図、第９図は
この発明の他の実施例を示す縦断面図、第10図は従来の
VDMOSを示す図、第11図は他の従来例であるLDMOSを示す
縦断面図である。 1:N+基板、 2:N+基板とともに第１導電形の半導体基体を構成するＮ
エピ層、 3:P形チャネル領域、 5:ドレイン引出し領域、6:絶縁膜、 7:N+ソース領域、8:ゲートSiO2、 9:ゲート、11:ソース電極、 13:ドレイン電極。
Claims (1)
- 【請求項１】第１導電形の半導体基体と、 前記半導体基体の一主面の上に形成され、ドレイン領域
を成す第１導電形の第１の半導体領域と、 前記第１の半導体領域の一主面側に形成された第２導電
形のチャネル領域と、 前記チャネル領域内に形成された第１導電形のソース領
域と、 前記ソース領域と前記第１の半導体領域との間における
前記チャネル領域上に形成された絶縁ゲートと、 前記第１の半導体領域の一主面から前記チャネル領域を
貫いて前記半導体基体に達し該チャネル領域とは絶縁膜
を介して分離されたドレイン引出し領域と、 前記ソース領域に接続され前記半導体基体の一主面側に
設けられたソース電極と、 前記絶縁ゲートに接続され前記半導体基体の一主面側に
設けられたゲート電極と、 前記ドレイン引出し領域に接続され前記半導体基体の一
主面側に設けられたドレイン電極と、 前記チャネル領域の一主面側に形成され、前記絶縁膜に
接するとともに前記チャネル領域よりも高濃度の第２導
電形の第２の半導体領域と を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297225A JP3008479B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297225A JP3008479B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171764A JPH04171764A (ja) | 1992-06-18 |
| JP3008479B2 true JP3008479B2 (ja) | 2000-02-14 |
Family
ID=17843792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297225A Expired - Fee Related JP3008479B2 (ja) | 1990-11-05 | 1990-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008479B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0005650D0 (en) | 2000-03-10 | 2000-05-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| GB0010041D0 (en) * | 2000-04-26 | 2000-06-14 | Koninkl Philips Electronics Nv | Trench semiconductor device manufacture |
| DE10335947A1 (de) | 2003-08-04 | 2005-03-17 | Vacuumschmelze Gmbh & Co. Kg | Hartlotlegierung auf Kupferbasis sowie Verfahren zum Hartlöten |
| JP2010016284A (ja) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | 半導体装置 |
-
1990
- 1990-11-05 JP JP2297225A patent/JP3008479B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04171764A (ja) | 1992-06-18 |
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Legal Events
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