JPS5816572A - 半導体装置 - Google Patents

半導体装置

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JPS5816572A
JPS5816572A JP57116674A JP11667482A JPS5816572A JP S5816572 A JPS5816572 A JP S5816572A JP 57116674 A JP57116674 A JP 57116674A JP 11667482 A JP11667482 A JP 11667482A JP S5816572 A JPS5816572 A JP S5816572A
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drain
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drain region
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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート電界効果トランジスタが設けられた
第１導電型の表ｆ！［ＩＩＩ接第１領域を具える牛橋体
本体を有する半導体装置であって、前記絶縁ゲート電界
効果トランジスタは第２（反対）導＊Ｘの高ドープソー
スおよびドレイン領域と、ドレイン領域に隣接すると共
にソース領域の方向に延長し且つドレイン領域より低い
ドーピング濃度　　。
ネル領域と、該チャンネル領域の上方にこの領域から電
気絶縁層により分離されて存在するゲート電極を具え、
前記ソースおよびドレイン領域間には半導体本体から絶
縁され且つドレイン領域の方向に前記表面領域の上方ま
で延在するがドレイン領域の上方までは延在しないフィ
ールド板が設けられ、該フィールド板には接続導体が設
けられている半導体装置に関゛するものである。
この池の半導体装置は既に公開されているオランダ国特
許出願第７７１８８８３号により既知である◇ 絶縁ゲート電界効果トランジスタのドレインブレークダ
ウン電圧を高めるために種々の方法が提案されているが
、これら方法の目的は全てアバランシブレークダウンの
発生する慣れかある個所における表１面近傍の電界強度
を低減することにある。
第１の方法としてはゲート電極と高ドープドレイン領域
との間に、ドレイン領域より低いドーピング濃度の同一
導電型の表面領域をドレイン領域に隣接して設け、この
領域はソースおよびドレイン領域間におけるどの部分も
ドレイン領域よりも着しく薄くすることが提案されてい
る。この表面領域は所定のドレイン電圧（即ちソースお
よびドレイン領域間電圧）からピンチオフされるため、
ドレイン領域：側の表面電界強度が減少してドレインブ
レークダウン電圧が増大する。
この構造は、前記表面領域の上方を高ドープドレイン領
域から少し離れたところまで延在するフィールド板（ソ
ース電極に接続するのが好適）を設けることにより更に
改善され、絶縁層上に形成される電荷の妨害影響が低減
する。しかし、フィールド板と高ドープドレイン領域と
の間に存在する絶縁層の露出部分上の電荷変動の結果と
して不所望な不安定動作が起り得る。
上述のオランダ国特許出願には、上記の不安定を阻止す
るために、前記表面領域と高濃度ドレイン領域との間に
中間領域を設け、そのドーピング濃度をドレイン領域の
濃度と前記表面領域の濃度の間の濃度にし、−フィール
ド板をこの中間領域の上方まで延在させることが提案さ
れている。この中間領域は高ドーピング濃度の結果とし
てピンチオフされず、電界効果トランジスタの直列抵抗
値に伺の影響も及はさないと共に前記電荷変動にも不感
応である。
このようにして高いドレインブレークダウン電圧を得る
ことができるが、斯る余分の中間領域の追加はいくつか
の欠点をもたらす。例えば、追加のドーピングステプブ
が必要となり、製造が技術的に１１雑になる。
本発明の目的は、高いドレインブレークダウン亀、圧と
安定な電気特性を有する新構造の電界効果トランジスタ
を有し、且つ集積回路に有利に使用できると共に、ソー
スおよびドレイン領域が基板に対し高電圧になる回路、
例えばソースホシワ回路に使用するのに特に好適な半導
体装置を提供することに、ある。
本発明は、この目的はドレイン電圧が増大する。
と約１表面領域が両側から、即ち上側および下側から順
次ピンチオフされるような構造にすることによって達成
し得るという事実を確かめ、斯る認識に基づいて為した
ものである。
本発明は上述した＃Ｊ類の半導体装置において、前記第
１領域は第２導電型の基板と動作中逆バイアスされるｐ
ｎ接合を形成するエピタキシャル層とし、且つ該エピタ
キシャル層より高いドーピング１１１１Ｉ＃を有する第
１導電型の埋込層を前記エピタキシャル層と基板との間
であって少くとも前記チャンネル領域と前記表面領域の
一部の下方の部分に設け、該埋込層はドレイン領域の下
方の部分まで延在させないようにし、且つ前記フィール
ド板は前記表面領域の上方においてドレイン領域の方向
に増大する厚さを有する絶縁層部分上を延在させ、その
結果として前記表面領域の順次の部分がドレイン電圧の
増大につれてドレイン領域の方向に順次ピンチオフされ
るようにしたことを特徴とする。
この本発明半導体装置によれば、前記表面領域の段階的
に漸次起る両側デプリーションはドレイン電圧が増大す
るにつれてソース領域がらドレイン領域の方向に得られ
る。この段階的な両側デプリーションはエピタキシャル
層とフィールド板との間に発生し、１回のドーピング工
程で製造できるただ一つの表面領域を用いるときでも得
ることができる。更に、前記埋込層の存在のために電界
分布が好適な影響を受けて表面電界強度が減少する。
本発明ではフィールド板は単一の導電層で構成してもよ
く、また互゛に分離したａｔ個の小フィールド板で構成
し、必要に応じ各板を個々に電気的に接続し得るように
してもよい。
本発明の重要な好適例においては、前記エビキシャル層
のドーピング濃度と厚さを、少くともドレイン領域の近
傍においてこのエピタキシャル層がドレインブレークダ
ウン電圧より低いドレイン電圧でその厚さ全体に亘って
デプリートされるような小さ、い値にする。これは「Ｐ
ｈ１ｔｉｐｓ　Ｊｏｕｒｎａｔ゛ｏｆ　Ｒｅ５ｅａｒｃ
ｈ　Ｊ　Ｖｏｔ、　８　ｓ　、　１９　ｓ　ｏ年、ｐｐ
、１〜１８に記載されているいわゆる’　Ｉｃ５ＵＲＦ
　’　［理に従うもので、この構造によれば最高のブレ
ークダウン電圧が得られる。
フィールド板は高ドープドレイン領域から離間させてフ
ィールド板とドレイン領域との間が絶縁層を介してブレ
ークダウンしないようにするのが好適である。フィール
ド板はソース電極或はゲート電＆に電気的に接続するの
が好適である。
上にフィールド板が設けられる絶縁層の厚さはドレイン
領域の方向に連続的に増大させることができる。本発明
の第８の例ではこの厚さを階段状に増大させる。
ドレインブレークダウン電圧を更に増大するたメニは高
ドープドレイン領域を低ドープ表面領域の一部分内に埋
設することができる。かくすると高ドープドレイン′領
域のエツジ湾曲の影春が減少する。
前記！ＩＩｉ階的、なデプリーションを一層良好に制御
するためには、技術的に僅かに４ｍ！雑となるが表面領
域のドーピング濃度をドレイン領域の方向に増大させる
ことができる。ブレークダウン電圧を史に増大するには
ドレイン電極をソース領域の方向に前記表面領域の上方
まで延長してフィールド電極として作用させることがで
きる。装置の良好な動作のためにはソース領域をエピタ
キシャル層の電位にほは等しい電位（数ボルトの差は特
容できる）にする必要がある。しかし、ソース領域はエ
ピタキシャル層に１！気的に接続するのが好適である。
図面につき本発明の詳細な説明する。
各図は線図であって正しいスケールで示してない（特に
岸さ方向は著１．　＜拡大しである）。各図において対
応する部分は同一の゛符号で示しである。
また同−導１．型の半導体領域（多結晶シリコンから成
るゲート電極は除く）は断面図において同一方向の斜−
を付して示す。＃７図の平面図においては金属層を斜−
を付して示す。
第１図は本発明半導体装置の一部の断面図を示す。この
、装置は半導体本体ｌ（本例ではシリコン）を具え、半
導体本体ｌは表面２に隣接する第１導１１型（本例では
ｎ導電型）の表面隣接領域８を有し、この領域内に絶縁
ゲート電界効果トランジスタを具える。この電界効果ト
ランジスタは第２（反対）導電型（従って本例ではｐ導
電、型）の高ドープソースおよびドレイン領域を有する
。更にドレイン領域５に隣接して、この領域より低いド
ーピング濃度を有する第２（ｐ）導電型の表向領域６が
存在する。この表ｔｈＩｆｉｌｌ域６はソース領域の方
向に延長する。この表面領域６とソース領域との間には
簀界効果トランジスタのｎ型チャンネル領域７が存在し
、これは領域８の一部から成る０チヤンネル領域７の上
方には電界効果トランジスタのゲート電極８が存在し、
このゲート電極はチャンネル領域から％気絶縁層９（本
例では酸化シリコン層）により分離されている。ゲート
電極８は本例では多結晶シリコンとするが、金属として
もよい。
ソースおよびドレイン電極間には導電フィールド板１０
（本例では金属層）が設けられ、このフィールド板はド
レイン領域５の方向に表面領域６の上方を延在するがド
レイン領域すの、上方まで廷しない。このフィールド板
ｌＯは半導体表面２から絶縁されると共に金属層１８を
介して、ドレイン電圧が増大すると表面領域６が上部が
ら空乏化されるような電位点に接続する。本例ではこの
目的のためにフィールド板ｌＯを金属層部分１８を糾で
ソース電極１６に接続しである。ソース１１極は尚ドー
プ接点領域１４を介して領域８に接続しである。
本発明においては、第１領域８を第２導豫、型（本例で
はｐ導電に型）の基板上に存在しこの基板とｐｎ接合１
７（動作中逆バイアスされる）を形成するエピタキシャ
ル層で形成する。更にこのエピタキシャル層と基板１１
との間であって、ソース領域慟、ナヤンネル領域７およ
び表面領域６の−ｍの下方の部分に、エピタキシャル層
８より高いＦ−ピング濃度を有する第１導電型（本例で
はｎ４電型）の埋込層１２を設ける。この埋込層１２は
ドレイン領域５の下方まで延在させず、本例ではドレイ
ン領域５からｌｌｌ１間させる。更に、本発明ではフィ
ールド板ｌＯを表面領域６の上方においてドレイン領域
５の方向に厚さが増大する絶縁層部分（１ａＡ、ｔａ、
Ｂ）上を延在させる。この結果、トレイン電圧の増大に
つれて表面領域６の順次の部分（第１図のａ、ｂ、ｃ参
照）がドレイン領域６の方向に順次ピンチオフされる。
このＩＳｎ的なデプリーションの結果として電界分布が
影智を受けて表面２における電界強度が最良に減少する
。この結果、前記オランダ国特許出願第７７．１８８８
８号に記載されている既知の′延長ドレ、イン′寛界効
果トランジスタ、よりも高いドレイ、ンブレークダ、ウ
ン電圧を実現することができる。
他方、同一のドレインブレークダウン電圧に対しては既
知のｔａ造の場合より高いドーピング濃度の表面領域６
を用いることができる。
本発明による電界羊果トランジスタは種々の構造に構成
することができる。例えは、第２図はドレインブレーク
ダウン電圧を更に増大す、るために−フィールド板ｌＯ
を８個の段部１８Ａ、Ｂ、’Ｏを有する酸化ｆｉｌａ上
に延在させると共に高不純物濃度のドレイン領域５を表
面領域６内に埋設した変形例の断面図を示す。この目的
のためにはソース領域鳴の方−向に表面領域６の上方ま
で延在してフィールド電極とし作用する第１および第２
図のドレイン電極１５も併用するのが好適である。
第１および第２図に示すように、フィールド板−１Ｏは
ドレイン領域５の上方まで延在させないでドレイン領域
５から離間させる。これは、さもないとフィールド板ｌ
Ｏとドレイン領域５との間で絶縁層１８を介してブレー
クダウンが起ってしまうためである。
フィールド板１ｏはソース電極１６に接続する必要はな
く、その代りに例えは第８、図に示すようにゲート電極
８に接続してもよい。重要なことは、動作状急において
表面領域６の両側（上下）のフィール、ド板ｌＯとエピ
タキシャル、〜３の電位が表面領域６に対し同一、極性
を有し、トレイン電圧が増大したとき、に表面領域６が
両＠（上下）からデプリート、さ−れるようにする必要
があることである。
これを達成するためには、フィールド板ｌｏを必Ｉ！ｌ
Ｉに応じ別の接続導体を紅で適当な盲位点に接続しても
よい。また、フィールド板１０はｖＩＩ数僻ア別個の小
フィールド板をもって構醗し、各小フィールド板を異な
る厚さの醸化繰上に設けると共に個々に所債の電位に接
続するようにしてもよい。
第１．第２および第８図においてはフ、イールド板ｌＯ
が載置される絶縁層１８の−厚さを、ドレイン領域の方
向に階段状に増大させているが、必すこのようにする必
要があるわけではなく、絶縁層１８の厚さはドレイン領
域の方向に徐々に増大させてもよい。ただし、この場合
には実現が技術的に多少…Ｍになる。
上述のドレインブレー　クダウン電圧の増大は、エピタ
キシャル層８のドーピング濃度および厚さを、少くとも
ドレイン領域の近傍においてエピタキシャル層がドレイ
ンブレークダウン電圧より低いドレイン電圧で犀さ全体
に亘すテプリートされるような小さい値にするときに最
適に実現される。
この目的のためにはエピタキシャル層８の厚さ全体にｌ
Ｏ原子／Ｃ−程度のドーピングが一般に必要である。こ
の技Ｗｈ　（［Ｐｈ１ｔｉｐ、ｓ　Ｊｏｕｘｎａｔ　ｏ
ｆＲｅｓｅｒｃｈ　Ｊ　Ｖｏ／、　８５　、　Ａ　Ｉ　
、　１９８０年、　Ｉ］Ｉ）、　１〜１８に掲載されて
いる論文に群細に記載されており、「ＲＥＳＵＲＦ　Ｊ
　　Ｉｊ　Ｒｅｄｕｃｅｄ　５ｕｒｆａｃｅ　Ｆｉｅｇ
ｄ　）技術として公知である）に従つ−て高いドレイン
ブレークダウン電圧のために比較的薄いエピタキシャル
層３を用いることもできる。
表面領域６はソース領域からドレイン鋼環の方向にどの
部分も同＝のドーピング濃度を有するもの、即ち厚さの
方向に同一のドーピングプロフーイールを有するものと
°することができる。しかし、ある場合には、ドーピン
グ濃度をドレイン領域の方向に増大させ、その結果とし
て前記表面領域６の段階的デプリーションを制御する追
加の可能性が得られるようにすることもできる。
本発明による電界効果トランジスタの構造はコンプリメ
ンタリ型の電界効果トランジスタも含む集積１０路の製
造に適用するのに特に好適である。
これを第４図に示す。第４図は集積回路の一部の１１ｖ
　ｉｕ＋図であり、エピタキシャル層８の第１島状部分
３Ａには本発明製造の（第１）ｍｌ電界効果トランジス
タ存在する。この電界効果トランジスタはここではドレ
イン領域５を中心に対称な構造なものとして示してあり
、ｆｉｋ　ｔ〜第４図と対応する部分は同一の符号で示
しである。エピタキシャル層８゛の隣りの第２島状部分
８Ｂにはｐチャンネル型の前記電界効果トランジスタと
相補型のｎチーヤンネル電界効果トランジスタが存在し
、本例ではこの電界効果トランジスタはｎ型ソース領域
２０、ｎ型ドレイン領域２１、ゲート１１極２２および
ｐ型チャンネル鵠、域２８を有するいわゆるラテラルＤ
　−ＭＯ８Ｔの形急に形成されている。エピタキシャル
層８が前述のＲＥＳＵＲＦ条件を満足する場合、このＤ
　−ＭＯ８Ｔも高電圧に適するものとなる。この電界効
果トランジスタはソース電極２６を中心に対称にＩＩ成
される。島８ムおよび８Ｂはｐ型分離拡散領域２４によ
り互に分離され、本例ではこの分離拡散領域２４に低ド
ープｐ型延長領域２５が付加しである。これらの延長領
域２５は拡散動域８４の近くにおいて層８を上下両方か
らデプリートして上述の（−ＲＥＳＵＲＦ　Ｊデプリー
ション効果を迅速に得るためのものである。これらの領
域２５はそれ自身も動作状態において島８１．Ｂと基板
１１との間の比較的低い逆電圧で少くともその大部分が
デプリートされる。従ってこれらの領域２６は分離領域
２４の近くの酸化層上の相互１７１Ｍ導体によって島８
Ａ、Ｂと領域２４との間のブレークダウン電圧が低下す
るのを阻止するのにも有効である。
これらの領域−２５−は領域６と同一の製造工程で形成
することができる。必要に応じ、領域１４および２１１
並びに領域°４，５および２δもそれぞれ同時に形成す
ることができる。エピタキシャル島８ＢはラテラルＤＭ
Ｏ８Ｔのドレイン領域に属するものとみなせる。
本発明による電界効果トランジスタの構造はバイポーラ
トランジスタとともに集積回路に製造するのに極めて好
適である。−例として第５図に、第８図に示すタイプの
ｐチャンネル電界効果トランジスタ、をエピタキシャル
層８の第１島状部分＆＆【こ、バイポーラトランジスタ
を隣りの第２島状部分８Ｂに設けた集積回路の一部分の
断面図を示す。この図でも′電界効果トランジスタはド
レイン電極５に対し対称な構造のものとして示してあり
、第１−４図と対応する部分は同一の符号で示しである
。本例ではバイポーラトランジスタはｎ型エミッタ領域
δ０、ｐ型ベース領域δｌおよびコレクタ領域８１，８
２．８８を有すバーチカルｎｐｎ　−）ランジスタであ
る。このトランジスタのコレクタは島８Ｂと、ｎ１ＪＩ
ｌ拡散接続領域８８を経て表面の接点に接続されたｎ型
埋込層８２から成る。必要に応じ、エミッタ領域３０は
領域１４と四時に、ペース領域は領域４．５と同時に形
成することができる。
本発明電界効果トランジスタの構造はソースおよびドレ
イン電極がともに基板に対し高電圧、例えは２００ポル
ト以上になるような使い方をされる場合に特に重要であ
る。これは、例えば電界効果トランジスタをソースホａ
ワ（第６Ａ図）として、或は電流源（ＩＩ！！６Ｂ図）
として接続す名湯合である。第６Ａおよび第６Ｂ図にお
いて符号は第１−Ｍ５図のものと対応する。これらの場
合にはソース領域番への基板１１のバンチスルーが基板
の比較的高い固有抵抗（好適には８０〜５０ｇ・ｃ＋ｍ
）により避けられる。
他の多くの組合せが可能であり、上述の例はこれを明ら
かにするために例示したにすぎない。本発明半導体装置
の種々の層および領域の導布型、固有抵抗および厚さ、
並びに幾何学形状（レイアウト）の選択については、当
業者であれば多くの可能性の中から用途に応じて最良の
組合せを選択することができる。これを説明するために
、最后に本発明の良好に動作する電界効果トランジスタ
構造の詳細な例を第７および第８図につき説明する。
第７図はＵ字形幾何学形状を有する本発明による電界効
果トランジスタの平面図、第８図は第７図の■−■線上
の断面図である。本例ではフィール・ド板ｌＯはゲート
電極８に接続し′である。この装置は第・８図に示すタ
イプのものである。基板１１幡８０Ω・備の固有抵抗を
有するｐ型シリコンである。ｎ型エピタキシャル層８は
約４Ω・ＣＩＩの固有抵抗を有し、約１５μｍの厚さを
有する。埋込ｎ型層１２は表ｒｋＪ２まで約ｌＯμｍの
間隔を有する。表面領域６は約２μｍの厚さを有し、１
．８　Ｘ　ｌ　Ｏ”原子／Ｃ−のドーピング濃度を有す
る。この領域はイオン注入により形成するのが好適であ
る。第１〜５．７および８図に示す半導体装置は全て半
導体技術における通常の種々の方法によって製造するこ
とができる。
第７および８図に示す電界効果トランジスターエピタキ
シャル層８の両側デプリーションを用い、２５０ボルト
以上のドレイン電圧で動作することができる。また、基
板１１の比較的低いドーピング濃度の結果として、高い
基板−圧のとき（ソースホロワ接続）でもパンチスルー
が起らない。これは、ｐｎ接合１７のデプリーション層
が基板内へ比較的深く侵入できるためである。尚、フィ
ールド板１０はただ１個の段部を有する酸化層１８上に
設けているが、表面領域６の一層良好な鹸階的ピンチオ
フを得るために段部の数を任意に増すことができる。
本発明は上述の例にのみ限定されない。例えば１上述の
各個の導電型は全てを同時に反対の４１１寛型に変−え
ることができる。導電層および絶縁層の材料も他のもの
と取り換えることができ、また半導体材料もシリコンの
代りに他の半導体材料、例えばガリウム、或はＡＩＢ■
化合物（例えば砒化ガリウム）を用いるととができる。
【図面の簡単な説明】
第１．第２および８図は本発明半導体装置の種々の例の
断面図、 第４および゛第５図は本発明を適用した集積回路例の断
面図、 第６Ａおよび６Ｂ図は本発明半導体装置を適用し得る回
路例の回路図、 第７図は本発明半導体装置の好適例の平面図、第８図は
第７図の■−１ＩＩ上の断面図である。 ｌ・・・半導体本体　　　　２・・・半導体表面８・・
・表面・隣接第１領域（エピタキシャル層）舎・・・ソ
ース領域　　　　５・・・ドレイン領域６・・・表面領
域　　　　　７・・・チャンネル領域８・・・ゲート電
極　　　　９・・・ゲート絶縁層ｌＯ・・・フィールド
板　　　１１・・・基板ｌト・埋込層　　　　　　１８
（１８＆、１８Ｂ、１８０）・・・絶縁層１Φ・・・ソ
ース接点領域　　１５・・・ドレイン電極１６・・、ソ
ース電極　　　　１７・・・ｐｎ接合１８・・・接続導
体　　　　　８Ａ・・・第１島状部分８Ｂ・・・第２島
状部分　　　２０・・・ソース領域２１・・・ドレイン
領域　　　２２・・・ケ−）１１１１１２ａ・・・チャ
ンネル領域　　ハ・・パ拡散分離領域２５・・・延長領
域　　　　　２６・・・ソース電極８０・・・エミッタ
領域　　　８１・・・ベース領域８２・・・埋込層　　
　　　　８８・・・接続領域。 ＦＩＧ、１・ ＦＩＧ、２ ＦＩＧ、３

Claims (1)

  1. 【特許請求の範囲】 １　絶縁ゲート電界効果トランジスタが設けられた第１
    導電製の＊ｔｍｓ接第１！域を、さえる半導体本体を有
    する半導体装置であって、前記絶縁ゲート電界効果トラ
    ンジスタは第２（反対）導１！型の高ドープソースおよ
    びドレイン領域と、ドレイン領域に隣接すると共にソー
    ス領域の方向に延長し且つドレイン領域より低いドーピ
    ング濃度を有する第２導電型の表面領域と、該表面領域
    とソース領域との間に存在する第１導電型のチャンネル
    領域と、該チャンネル領域の上方にこの領域から電気絶
    縁層により分離されて存在するゲージ電極を具え、前記
    ソースおよびドレイン領域間には半導体本体から絶縁さ
    れ且つドレイン領域の方向に前記表面領域の上方まで延
    在するがドレイン領域の上方までは延在しないフィ−ル
    ド板が設けられ、該フィールド板には接続導体が設けら
    れている半導体装置において、前記第１領域は第２導電
    型の基板と動作中逆バイアスされるｐｎ＆合を形成する
    エピタキシャル層、とし、且つ該エピタキシャル層より
    高いド−ピング濃度を有する第１導電型の埋込層を前記
    エピタキシャル層と基板との間であって少くとも前記チ
    ャンネル領域と前記表面領域の一部の下方の部分に設け
    、該埋込層はドレイン領域の下方の部分まで延在させな
    いようにし、且つ前記フィールド板は前記表面領域の上
    方にお°いてドレイン領域の方向に増大する厚さを有す
    る絶縁層部分上を延在させ、その結果として前記表面領
    域の順次の部分がドレイン電圧の増大につれてドレイン
    領域の方向に順次ピンチオフされるようにしたことを特
    徴とする半導体装置。 亀　特許請求の範囲ｌ記載の半導体装置において、前記
    エピタキシャル層は少くともドレイン置部の近傍におい
    てドレインブレークダウン電圧より低いドレイン電圧で
    その厚さ全体に亘ってデプリートされるような小さいド
    ーピング濃度および厚さビしたことを特徴とする半導体
    装置。 ＆　特許請求の範囲ｌ又は２記載の半導体装置において
    、前記フィールド板はドレイン領域から横方向に離間さ
    せたことを特徴とする半導体装置。 表　特許請求の範囲１．！又は８記載の半導体装置にお
    いて、前記フィールド板はソース電極に電気的に接続し
    たことを特徴とする半導体装置。 五　特許請求の範囲ｉ、ｇ又は８記載の半導体装置にお
    いて、前記フィールド板はゲート電極に電気的に接続し
    たことを特徴とする半導体装置。 ａ　特許請求の範囲１〜５の何れか一項記載の半導体装
    置において、前記フィールド板が載置される絶縁層の厚
    さをドレイン領域の方向に階段状に増大させたことを特
    徴とする半導体装置。 フ、　特許請求の範囲ｌ〜６の何れか一項記載の半導体
    装置において高ドープドレイ多領域は前記表面領域の一
    部分内に埋設したことを特徴とする半導体装置。 ＆　特許請求の範囲１〜７の何れか一項記載の半導体装
    置において、ソース領域は前記エピタキシャル層に電気
    的に接続したことを特徴とする半導体装置。 ９、　特許請求の範囲１〜８の何れか一項記載の半導体
    装置において、前記表面゛領域のドーピング濃度をドレ
    イン電極の方向に増大させたことを特徴とする半導体装
    置。 ｌＯ特許請求の範囲１〜９の何れか一項記載の半導体装
    置において、ドレイン電極はソース領域の方向に前記表
    面領域の上方まで延在させたことを特徴とする半導体装
    置。 １ｔ　　特許請求の範囲１−１０の何れか一項記載の半
    導体装置において、前記電界効果トランジス、夕は前記
    エピタキシャル層の第１島状部分内に設け、前記エピタ
    キシャル層の隣接する第２島状部分内に前記電界効果ト
    ランジスタと相補型の第ｇｓｔ界効果トランジスタを設
    け、前記エピタキシャル層が前記１２を界効果トランジ
    スタのドレイン領域を構成することを特徴とする半導体
    装置。 １！　　特許請求の範囲１−１０の何れか一項記載の半
    導体装置において、前記ｌ堺効呆トランジスタは前記エ
    ピタキシャル層のｓｉ島状ｓ分内に設け、前記エピタキ
    シャル層のＩＩ接すル他の島吠部分内にバイポーラトラ
    ンジスタを設け、前記エピタキシャル層が前記バイポー
    ラトランジスタの能動領域の一つを構成することを特徴
    、とする半導体装置。
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