JPS6338867B2 - - Google Patents

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JPS6338867B2
JPS6338867B2 JP56091005A JP9100581A JPS6338867B2 JP S6338867 B2 JPS6338867 B2 JP S6338867B2 JP 56091005 A JP56091005 A JP 56091005A JP 9100581 A JP9100581 A JP 9100581A JP S6338867 B2 JPS6338867 B2 JP S6338867B2
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    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Description

【発明の詳細な説明】 本発明は、半導体絶縁ゲート電界効果デバイス
の分野におけるものであり、特にラテラル
DMOS絶縁ゲート電界効果トランジスタ、
（DMOS）電界効果トランジスタとも称される、
に関するものである。
このようなトランジスタは、当業者間では周知
であり、代表的なDMOSトランジスタは、刊行
物“IEEE Transactions on Electron
Devices”、Vol.ED−25、No.11、1978年11月の
1325〜1326ページに記載されており、その標題は
“Tradeoff Between Threshold Voltage and
Breakdown in High−Voltage Double−
Diffused MOS Transistors”であり、執筆者は
Pocha等である。このデバイスは、第１導電形
（Ｐ形）の半導体基板と、この基板上にある第２
導電形（Ｎ形）のエピタキシヤル表面層と、この
エピタキシヤル層内にある第１導電形の表面隣接
チヤンネル領域（エピタキシヤル層とＰ−Ｎ接合
を形成する）と、このチヤンネル領域内にある第
２導電形の表面隣接ソース領域と、エピタキシヤ
ル層内にあり且つチヤンネル領域より離れた第２
導電形の表面隣接ドレイン領域とを有している。
絶縁層がエピタキシヤル表面層上に設けられてい
る。この絶縁層は、ソース領域とドレイン領域と
の間にあるチヤンネル領域部分を少くとも覆つて
いる。ゲート電極は、絶縁層上であつて、ソース
領域とドレイン領域との間のチヤンネル領域の一
部の上方に設けられており、エピタキシヤル表面
層から電気的に絶縁されている。他方、ソース電
極およびドレイン電極は、トランジスタのソース
領域およびドレイン領域にそれぞれ接続されてい
る。このような従来技術による高電圧DMOSト
ランジスタは、前記刊行物に記載されるように、
約250Vの降服電圧で約25〜30マイクロメータの
オーダにある比較的厚いエピタキシヤル層を代表
的に有している。
Ｐ−Ｎ接合の高電圧降服特性性を改善する一般
的な技術は、V.Templeによつて1978年６月６日
に出願された米国特許出願913026号明細書（オラ
ンダ国特許出願7904444号に相当する）に開示さ
れている。その後、減少表面電界強度
〔REduced SURface Field strength（すなわち
RESURF）〕技術を用いることによつて、高電圧
半導体デバイスの降服特性を改善できることがわ
かつた。この技術は刊行物“International
Electronic Devices Meeting Technical
Digest”、1979年11月、238〜240ページ、Appels
等著と、Appels等によつて1979年１月16日に出
願された米国特許出願4004号とに記載されてい
る。この米国特許出願は、公開されたオランダ国
特許出願7800582号および7807835号に相当してい
る。特に、RESURFデバイスの改善された降服
特性は、表面電界強度を減少させるために、薄い
が高濃度にドープされたエピタキシヤル層を用い
ることによつて達成される。
“Lateral DMOS Power ransistor Design”、
“IEEE Electron Device Letters”、Vol.EDL−
１、51〜53ページ、1978年４月、Colak等著に報
告されているように、RESURF技術はラテラル
DMOSトランジスタに応用され、その結果はデ
バイス特性にかなりの改善を与えた。高電圧
DMOS装置では降服電圧と導通状態での直列抵
抗（いわゆるオン抵抗）との間には、比較的低い
オン抵抗を保持しながら降服電圧レベルを増大さ
せるという目的のためには、常に妥協点が存在す
ることを理解すべきである。従来技術の
RESURF技術を用いて、一定の降服電圧をとる
と、従来の（エピタキシヤル層の厚い）DMOS
デバイスと同じ面積を占めるデバイスにおいて、
オン抵抗に約1/3の改善（減少）を得ることがで
きる。それにもかかわらず、このようなデバイス
の降服電圧特性および／またはオン抵抗特性のさ
らにそれ以上の改善が、降服電圧およびオン抵抗
の両方が重要なパラメータである高電圧電力デバ
イスに特に要求される。あるいはまた、従来技術
デバイスと同様の特性を有するが、より小さな面
積を占めしたがつて製造があまり高価ではない
DMOSデバイスを提供することも有益である。
したがつて本発明の目的は、降服電圧および／
またはオン抵抗の領域で改善された特性を特徴と
するラテラルDMOS絶縁ゲート電界効果トラン
ジスタを提供することにある。
本発明の他の目的は、従来技術のデバイスの降
服電圧特性およびオン抵抗特性に匹敵する特性を
有し、小面積を占め且つ製造コストが低いラテラ
ルDMOS絶縁ゲート電界効果トランジスタを提
供することにある。
本発明によれば、これら目的は、基板のドーピ
ングレベルよりも大きいドーピングレベルを有す
る第１導電形の電界整形半導体層を、チヤンネル
領域に近接するが離間させて設けた前述した種類
のラテラルDMOS絶縁ゲート電界効果トランジ
スタによつて達成される。この電界整形半導体
は、動作中デバイス内の電界強度を再分布してエ
ピタキシヤル層とチヤンネル領域との間のＰ−Ｎ
接合に隣接するエピタキシヤル層部分の電界強度
を減少すると共にドレイン領域に隣接するエピタ
キシヤル層部分の電界強度を増強する働きをす
る。この電界整形半導体層を、降服電圧よりも小
さいドレイン電極電圧でエピタキシヤル層がその
厚さにわたつて空乏化されるエピタキシヤル層を
前記RESURF技術に従つて設けられたデバイス
に有益に用いることができるが、本発明によつて
他の多くの従来DMOSデバイスも改善できる。
電界を再分布させる働きをする電界整形半導体層
は、チヤンネル領域の下側の基板内にほぼ形成さ
れた埋込層、あるいはドレイン領域と隣り合うエ
ピタキシヤル層内に形成された表面層とすること
ができる。本発明の他の実施例では、電界整形半
導体層は、埋込層部分および表面層部分の両方を
有することもできる。
前述した各実施例では、通常では逆電子なだれ
降服が発生するデバイスのPn接合近傍における
電界強度が作動中に電界整形半導体層により著し
く減少される。したがつて、これらデバイスにお
いては高い降服電圧を可能ならしめる。特に、本
発明トランジスタは、RESURF技術を用いる従
来のDMOSトランジスタと比べて、一定の降服
電圧に対して約1.5〜2.0分の１のオン抵抗の改善
を与えることができる。あるいは、本発明デバイ
スは、一定のオン抵抗に対して降服電圧の改善を
与えることができる。
以下、本発明を実施例および図面に基いて詳細
に説明する。
第１図は、高電圧の応用に適した従来技術によ
る代表的な２重拡散MOSトランジスタを示す。
第１図および残りの図は、正確な寸法で描いたも
のではなく、特に垂直方向の寸法は明瞭にするた
め誇張している。さらに、同じ部材には同一の番
号を付して示し、同一導電形の半導体領域は同一
方向にハツチングを施して示す。
第１図において、DMOSトランジスタ１は、
第１導電形、代表的にはＰ形の半導体基板１０を
有する。この基板の主表面１１上には、第１導電
形とは反対の第２導電形、代表的にはＮ形のエピ
タキシヤル表面層１２を有している。第１導電形
の表面隣接チヤンネル領域１６を、エピタキシヤ
ル層内に形成して、エピタキシヤル層とＰ−Ｎ接
合１７を形成する。第２導電形の表面隣接ソース
領域１４を、チヤンネル領域１６内に形成し、第
２導電形の表面隣接ドレイン領域２０を、エピタ
キシヤル層１２内であつてチヤンネル領域１６か
ら離れた位置に形成する。チヤンネル領域１６
は、デバイスのソース領域とドレイン領域との間
に位置する表面隣接部１８を有し、これはデバイ
スのチヤンネルを形成する。エピタキシヤル表面
層１２上に絶縁層２２を設けて、トランジスタの
ソース領域とドレイン領域との間にあるチヤンネ
ル領域１６の部分を少くとも覆うようにする。絶
縁層２２は図示のようにステツプ状層であり、か
つ酸化シリコンにより成るが、本発明の範囲内で
他の形状および絶縁材料を用いることができる。
ゲート電極２４をチヤンネル１８の上方の絶縁
層２２上に設け、ソース電極２６およびドレイン
電極２８は、トランジスタのソース領域およびド
レイン領域にそれぞれ電気的接続を与える。
第１図に示す一般的なタイプのデバイスは、当
業者には周知であり、したがつてこれ以上詳細に
説明しない。前述したように、このような従来技
術によるデバイスでのエピタキシヤル表面層１２
は、代表的には比較的厚い層であり、約250ボル
トの降服電圧で約25〜30マイクロメータのオーダ
の厚さを有している。このような比較的厚いエピ
タキシヤル層は、これらデバイスを、ゲート電極
２４の下側の接合の湾曲領域においてＰ−Ｎ接合
１７の逆電子なだれ降服を生じさせる傾向にあ
る。これは、この湾曲領域における電界集中のた
めである。このような特性は、高電圧応用におい
ては特に不所望である。その理由は、その特性が
トランジスタの最大動作電圧を制限するからであ
る。
前述のColak等による刊行物の記載においてラ
テラル２重拡散MOSトランジスタに応用される
減少表面電界強度（RESURF）は、特にこの問
題を克服するのに役立つ。エピタキシヤル層の厚
さを約３〜15マイクロメータにまでかなり減少さ
せ、同時に、許容し得るオン抵抗値を保持するた
めにエピタキシヤル層内のドーピングレベルを増
大させることによつて、高電圧降服特性にかなり
の改善を得ることができる。したがつて第１図
は、また、次のような仮定のもとに従来技術によ
るRESURFDMOSトランジスタを示している。
すなわち、エピタキシヤル層１２の適切な厚さお
よび抵抗率値を層１２が降服電圧よりも低い電圧
でその厚さにわたつて少くとも局部的に空乏化さ
れるように選ぶものとする。RESURF技術によ
れば、ドーピング濃度とエピタキシヤル層の厚さ
との積（Nepi×depi）は、このためには代表的
に1012原子／cm2でなければならない。この技術を
用いることによつて、同一の降服電圧を保持しな
がら、従来デバイスと同じ面積（area）を占め
るデバイスに対して、オン抵抗を約1/3だけ減少
させることができる。あるいはまた、同一のオン
抵抗に対して降服電圧の同様な改善を得ることが
でき、または、降胞電圧およびオン抵抗の両方の
一層適切な改善を得ることができる。
本発明は、従来のデバイスまたはRESURF
DMOSデバイスに電界整形半導体層を用いて、
ラテラルDMOSトランジスタ内の電界強度を再
分布させることによつて、降服電圧および／また
はオン抵抗にかなりの改善を得ることができると
いう事実の認識に基づいている。本発明を従来の
DMOSトランジスタに用いることができるが、
前述したように、RESURF技術に従つてエピタ
キシヤル層の厚さおよびドーピングが選ばれるデ
バイスに本発明の電界整形半導体層を設けること
によつて最適な性能が得られる。両方の場合にお
いて、本発明は、基板のドーピングレベルよりも
大きいドーピングレベルを有し、デバイスのチヤ
ンネル領域に近接且つ離間して設けられた第１導
電形の電界整形半導体層によつて電界強度再分布
を達成することを特徴とする。この電界整形半導
体層は、Ｐ−Ｎ接合１７に隣接するエピタキシヤ
ル層部分の電界強度を減少すると共にドレイン領
域２０に隣接するドレイン領域２０に隣接するエ
ピタキシヤル層部分の電界強度を増大させる働き
をする。こうして、より一様な電界強度分布が得
られ、依然には電子なだれ降服が生じていたＰ−
Ｎ接合の湾曲領域における電界強度が減少する。
本発明に基づく電界整形半導体層を用いること
によつて、同一面積を有するRESURF DMOSデ
バイスに比べて約1.5〜2.0倍の降服電圧および／
またはオン抵抗の改善（すなわち、総合改善係
数）を有するデバイスを製造することができる。
この改善は、以下に説明するように、選択された
電界整形層形状およびエピタキシヤル層厚さおよ
びドーピングレベルに対する適切な値を用いるこ
とによつて得られる。
第２図は、第１導電形の電界整形半導体層が、
ほとんど基板１０内であつてその主表面１１に設
けられている埋込層３０ａであるDMOSトラン
ジスタ２を示している。埋込層３０ａは、チヤン
ネル領域１６の下側、およびソース領域１４とド
レイン領域２０との間であつて、Ｐ−Ｎ接合１７
に隣接するエピタキシヤル層部分の下側に延在す
る。第２図に示すように、埋込層３０ａは、代表
的には、ゲート電極２４の下側の全域を横切つて
延在し、その後わずかの距離で停止している。電
界整形埋込層３０ａは、基板１０の導電形と同じ
導電形であるため、Ｐ形基板を有する代表的なデ
バイスはＰ形埋込層３０ａを有する。しかし、埋
込層３０ａのドーピングレベルは、基板のドーピ
ングレベルよりも大きい。たとえば、イオン注入
法によつて（本発明はこの技術に制限されるもの
ではないが）、約3.0〜5.0マイクロメータの範囲
の厚さおよび約1.0〜1.5×1012原子／cm2のドーピ
ングレベルを有する埋込層が基板内に形成され
る。イオン注入プロセスの特性のために、埋込層
３０ａのわずかな部分が、エピタキシヤル層１２
内に延在する。
前述のデバイスでは、エピタキシヤル層１２の
ドーピングレベルは、約3.0×1015原子／cm3であ
り、その厚さは約６マイクロメータであり、基板
のドーピングレベルは約4.0×1014原子／cm3であ
る。基板１０、埋込層３０ａおよびチヤンネル領
域１６はすべてＰ形材料であり、エピタキシヤル
層１２、ソース領域１４およびドレイン領域２０
はＮ形材料である。
上述した埋込電界整形半導体層３０ａを具える
第２図に示すラテラルDMOSデバイスの電位分
布を第２Ａ図に示す。第１Ａ図は斯る埋込電界整
形半導体層がない第１図に示す従来のラテラル
DMOSデバイスの電位分布を示す。両図を比較
すると明らかなように、第２図のデバイスでは埋
込電界整形半導体層によりチヤンネル領域近傍の
電界集中が第１図の従来のデバイスより著しく軽
減されることがわかる。
前述した第２図に示す実施例に基づいて製造さ
れた第１デバイスでは、約370ボルトのオーダの
降服電圧が、約5.0Ω−mmの正規化オン抵抗値す
なわち活性領域の１mm2当りのオン抵抗に対して測
定された。これらの初期結果は、同じ設備で製造
され且つRESURF原理を採用する従来技術によ
るDMOSデバイスに対して約1.5の総合改善係数
を与え、厚いエピタキシヤル層を有する従来のラ
テラル２重拡散MOSトランジスタに対して約4.5
の総合改善係数を与えた。
第３図に示す実施例において、DMOSトラン
ジスタ３の電界整形半導体層は、ドレイン領域２
０に隣り合うエピタキシヤル層１２の表面隣接領
域内に形成された表面層３０ｂである。この表面
層３０ｂは、ドレイン領域からデバイストランジ
スタ３のチヤンネル領域１６の方へ延在している
が、チヤンネル領域に接触するほどには延びてい
ない。この場合、表面層のドーピング濃度は約
1.0×1012原子／cm2であり、この表面層の厚さは
約1.0〜1.5マイクロメータである。この表面領域
は、イオン注入によつてエピタキシヤル層内に設
けることができ、エピタキシヤル層の厚さとドー
ピングレベルおよび基板のドーピングレベルは、
第２図に示すデバイスとほぼ同じである。
上述した表面電界整形半導体層３０ｂを具える
第３図のラテラルDMOSデバイスの電位分布を
第３Ａ図に示す。これから明らかなように、表面
電界整形半導体層によりチヤンネル領域近傍の電
界集中が著しく軽減されることがわかる。
第４図に示す実施例では、埋込層３０ａおよび
表面層３０ｂの両方を、１つのDMOSトランジ
スタ４内に形成する。この構造を用いると、電界
整形層部３０ａおよび３０ｂのそれぞれのドーピ
ングレベルは、第２図および第３図の１つの層の
実施例において対応する層について前述した値の
約1/2である。他の点については、第４図の実施
例は、前述の装置と大体において類似しており、
したがつてこの実施例についてはこれ以上の説明
は行わない。
DMOSトランジスタにチヤンネル領域に隣接
して電界整形半導体層を設けることによつて、本
発明は動作中のデバイスのエピタキシヤル層内に
電界密度を再分布し、これにより改善された高電
圧降服特性および／またはオン抵抗特性を与える
のに役立つ。あるいはまた、本発明は、従来技術
によるデバイスの特性に匹敵する特性を有する
が、占有する面積は小さく且つ製造が高価でない
DMOSデバイスを得るために用いることができ
る。
本発明を好適な実施例について示し且つ説明し
たが、当業者であれば本発明の精神およびその範
囲から逸脱することなく種々の変更を行うことが
できることは当然である。
実施例は２拡散DMOSトランジスタについて
説明しているが、２つの領域１４および１６をイ
オン注入によつて形成できることはもちろんであ
る。
【図面の簡単な説明】
第１図は、従来技術によるラテラル２重拡散
MOSトランジスタの断面図、第１Ａ図は、第１
図のトランジスタの電位分布を示す図、第２図
は、本発明の第１実施例であるラテラル２重拡散
MOSトランジスタの断面図、第２Ａ図は、第２
図のトランジスタの電位分布を示す図、第３図
は、本発明の第２実施例であるラテラル２重拡散
MOSトランジスタの断面図、第３Ａ図は、第３
図のトランジスタの電位分布を示す図、第４図
は、本発明の第３実施例であるラテラル２重拡散
MOSトランジスタの断面図である。 １，２，３，４……DMOSトランジスタ、１
０……半導体基板、１２……エピタキシヤル表面
層、１４……表面隣接ソース領域、１６……表面
隣接チヤンネル領域、１７……Ｐ−Ｎ接合、２０
……表面隣接ドレイン領域、２２……絶縁層、２
４……ゲート電極、２６……ソース電極、２８…
…ドレイン電極、３０ａ……埋込層、３０ｂ……
表面層。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電形の半導体基板と、この基板の主表
    面上にあり第１導電形とは反対の第２導電形のエ
    ピタキシヤル表面層と、このエピタキシヤル表面
    層内にありこの表面層とＰ−Ｎ接合を形成する第
    １導電形の表面隣接チヤンネル領域と、このチヤ
    ンネル領域内にある第２導電形の表面隣接ソース
    領域と、前記エピタキシヤル表面層内にあり前記
    チヤンネル領域から離間している第２導電形の表
    面隣接ドレイン領域と、前記エピタキシヤル表面
    層上にあり前記ソース領域と前記ドレイン領域と
    の間のチヤンネル領域部分を少くとも覆う絶縁層
    と、前記チヤンネル領域部分の上方且つ前記絶縁
    層上にあり前記エピタキシヤル表面層からは電気
    的に絶縁されたゲート電極と、前記ソース領域お
    よびドレイン領域にそれぞれ接続されたソース電
    極およびドレイン電極とを具えるラテラル
    DMOS絶縁ゲート電界効果トランジスタにおい
    て、第１導電形であつて前記基板のドーピングレ
    ベルよりは大きいドーピングレベルを有すると共
    に前記エピタキシヤル表面層の上面及び下面のう
    ちの少くとも一方の面に隣接する電界整形半導体
    層を、前記チヤンネル領域に近接かつ離間して設
    けたことを特徴とするラテラルDMOS絶縁ゲー
    ト電界効果トランジスタ。 ２ 特許請求の範囲第１項に記載の電界効果トラ
    ンジスタにおいて、前記エピタキシヤル表面層の
    ドーピング濃度および厚さを小さくして降服電圧
    よりも小さいドレイン電極電圧で、前記エピタキ
    シヤル表面層がその厚さにわたつて空乏化するよ
    うにしたことを特徴とする電界効果トランジス
    タ。 ３ 特許請求の範囲第１項または第２項に記載の
    電界効果トランジスタにおいて、前記電界整形半
    導体層は、ほぼ前記基板内であつて且つこの基板
    の主表面に設けられ且つ少くとも前記チヤンネル
    領域の下側を延在する埋込層であることを特徴と
    する電界効果トランジスタ。 ４ 特許請求の範囲第３項に記載の電界効果トラ
    ンジスタにおいて、前記埋込層は、約3.0〜5.0マ
    イクロメータの厚さと、約1.0〜1.5×1012原子／
    cm2の全ドーピングとを有し、前記エピタキシヤル
    表面層は、約6.0マイクロメータの厚さと、約3.0
    ×1015原子／cm3のドーピング濃度とを有すること
    を特徴とする電界効果トランジスタ。 ５ 特許請求の範囲第１項または第２項に記載の
    電界効果トランジスタにおいて、前記電界整形半
    導体層は、前記ドレイン領域に隣り合う前記エピ
    タキシヤル表面層内に設けられ且つ前記ドレイン
    領域から前記チヤンネル領域の方向に延在するが
    このチヤンネル領域に接触しない表面層であるこ
    とを特徴とする電界効果トランジスタ。 ６ 特許請求の範囲第５項に記載の電界効果トラ
    ンジスタにおいて、前記表面層は、約1.0〜1.5マ
    イクロメータの厚さと、約1.0×1012原子／cm2の
    全ドーピングとを有し、前記エピタキシヤル表面
    層は、約6.0マイクロメータの厚さと、約3.0×
    1015原子／cm3のドーピング濃度とを有することを
    特徴とする電界効果トランジスタ。 ７ 特許請求の範囲第１項または第２項に記載の
    電界効果トランジスタにおいて、前記電界整形半
    導体層は、ほぼ前記基板内であつて且つこの基板
    の主表面に設けられ且つ少くとも前記チヤンネル
    領域の下側を延在する埋込層部分と、前記ドレイ
    ン領域に隣り合う前記エピタキシヤル表面層内に
    設けられ且つ前記ドレイン領域から前記チヤンネ
    ル領域の方向に延在するがこのチヤンネル領域に
    接触しない表面層部分とを具えることを特徴とす
    る電界効果トランジスタ。 ８ 特許請求の範囲第７項に記載の電界効果トラ
    ンジスタにおいて、前記埋込層部分は、約3.0〜
    5.0マイクロメータの厚さと約0.5〜0.75×1012原
    子／cm2の全ドーピングとを有し、前記表面層部分
    は、約1.0〜1.5マイクロメータの厚さと約0.5×
    1012原子／cm2の全ドーピングとを有し、前記エピ
    タキシヤル表面層は、約6.0マイクロメータの厚
    さと約3.0〜1015原子／cm3のドーピング濃度とを
    有することを特徴とする電界効果トランジスタ。
JP9100581A 1980-06-16 1981-06-15 Lateral insulated gate field effect transistor Granted JPS5727071A (en)

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