JP2003529939A - Cmos互換ラテラルdmosトランジスタおよび該トランジスタの作製方法 - Google Patents

Cmos互換ラテラルdmosトランジスタおよび該トランジスタの作製方法

Info

Publication number
JP2003529939A
JP2003529939A JP2001573556A JP2001573556A JP2003529939A JP 2003529939 A JP2003529939 A JP 2003529939A JP 2001573556 A JP2001573556 A JP 2001573556A JP 2001573556 A JP2001573556 A JP 2001573556A JP 2003529939 A JP2003529939 A JP 2003529939A
Authority
JP
Japan
Prior art keywords
region
dmos transistor
control gate
lateral dmos
drift space
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001573556A
Other languages
English (en)
Inventor
エーヴァルト カール−エルンスト
ハイネマン ベルント
クノル ディーター
ヴィンクラー ヴォルフガング
Original Assignee
イーハーペー ゲーエムベーハー−イノヴェイションズ フォー ハイ パフォーマンス マイクロエレクトロニクス/インスティチュート フュア イノヴァティーヴェ ミクロエレクトローニク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE2000104387 external-priority patent/DE10004387A1/de
Priority claimed from DE2000163135 external-priority patent/DE10063135A1/de
Application filed by イーハーペー ゲーエムベーハー−イノヴェイションズ フォー ハイ パフォーマンス マイクロエレクトロニクス/インスティチュート フュア イノヴァティーヴェ ミクロエレクトローニク filed Critical イーハーペー ゲーエムベーハー−イノヴェイションズ フォー ハイ パフォーマンス マイクロエレクトロニクス/インスティチュート フュア イノヴァティーヴェ ミクロエレクトローニク
Publication of JP2003529939A publication Critical patent/JP2003529939A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66659Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 本発明はCMOS互換ラテラルDMOSトランジスタと、このようなトランジスタを作製する方法とに関する。本発明の課題は、CMOS互換ラテラルDMOSトランジスタと、このようなトランジスタを作製する方法とを提案することであり、ここでこのトランジスタは、適切なレイアウト構成によって、極めて高いドレイン電圧に対して、または極めて高い周波数における電力増幅に対して選択的に設計することができ、かつCMOS回路に対する通例のサブミクロン作製技術に比してわずかな付加的コストで作製可能である。本発明のCMOS互換ラテラルDMOSトランジスタのゲート絶縁体は、制御ゲートの下の電流が流れる(アクティブ)全領域において均一厚さを有している。制御ゲートの下にはトランジスタの閾値電圧を決定する、高いドーピング濃度を有する表面近くのゾーン(ウェル領域)が配置されており、これによってこのゾーンが、アクティブな領域にある制御ゲートの下の全領域を占め、かつ制御ゲートと、高濃度にドーピングされたドレイン領域との間のいわゆるドリフト空間内で終わるようにする。このドリフト空間の全表面は、高濃度にドーピングされたドレイン領域に比して低濃度のドーピングされたゾーンによって覆われており、ここでこれはドレイン領域(VLDD)と同じタイプの導電形を有する。

Description

【発明の詳細な説明】
【0001】 本発明は、CMOS互換ラテラルDMOSトランジスタおよびこのトランジス
タの作製方法に関する。
【0002】 100V以上のドレイン電圧を有する高圧素子としての使用に対しても、例え
ば10V〜20Vの範囲の中程度の動作電圧における高周波電力増幅に対しても
共に、多くのラテラルDMOSトランジスタ構造が公知である。LDMOS構造
の公知のタイプでは、段階付けられたゲート絶縁体が使用されており、これによ
って制御ゲートのドレイン側のエッジにおける電界強度が低減される。例として
は高いドレイン電圧に対して殊に有利ないわゆるフィールドギャップまたは厚い
フィールドドリフト領域(Thick-Field-Drift Region)配置構成があり、これは
例えば、I. Yoshida等によるIEDM Tech. Dig. 1997,第51〜53頁ならび
にT. R. Efland等によるIEDM Tech. Dig. 1998,第679〜682頁に記載
されている。しかしながら後者の構造は、約0.5μmの通例のフィールド酸化
膜厚においては、極めて高い遮断周波数(f>20GHzに対して0.5μm
以下のドリフト領域)に対しては容易に段階付けができず、また標準のCMOS
技術との互換性は限られている。
【0003】 例えば、今日の絶縁技術、例えばいわゆる「浅いトレンチ」技術(Shallow Tr
ench)におけるフィールド領域下のLDDインプランテーションに対する付加的
なレジストマスクにもかかわらず、フィールド領域の縁部領域におけるドーピン
グは問題である。
【0004】 別の構造では、標準トランジスタにおける通常の薄いゲート誘電体の代わりに
、固有に形成された厚いゲート絶縁体を、DMOS構造体に対して制御ゲート領
域全体においてまたはその一部において使用している。これについてはT. R. Ef
land等によるIEDM Tech. Dig. 1998,第679〜682頁を参照されたい。
これも同様に格段に大きな付加コストを伴うものであり、最初のケースにおいて
は付加的にトランジスタの飽和の傾きが低減される。別の公知の構造(いわゆる
アクティブギャップまたは低電圧プラーナ配置構成。I. Yoshida等によるIEDM T
ech. Dig.1997,第51〜53頁およびT. R. Efland等によるIEDM Tech. Di
g. 1998,第679〜682頁に記載されている)では、上記の技術的欠点
が回避され、ここでこの技術的欠点の回避は、この設計が、その作製のために実
質的に標準的なCMOSプロセスだけしか必要としないようにすることによって
行われている。しなしながらドレイン降伏電圧と、オン抵抗(Ron)と、遮断
周波数との間の最適な妥協は達成されていない。例えば、ドレイン側のゲートエ
ッジにおける過度に高い電界強度による強められたホットエレクトロン効果に起
因して十分な長時間安定性を保証することは困難である。
【0005】 最近になって提案されたのは、ドレイン空間におけるLDD領域のドーピング
を、いわゆるスプリットLDDプロセスによって段階付け、その際にゲートエッ
ジの近くにおけるLDDドーピングを低減して、この領域においてドレイン電圧
が十分に高い場合に自由な電荷の完全な空乏化が達成され、これによってホット
エレクトロン効果およびドレイン/ゲートキャパシタンスが低減されるようにす
ることである。これについてはS. Xu等によるIEDM Tech. Dig. 1999,第2
01〜204頁を参照されたい。しかしながらこの提案においてはいずれの場合
にも、CMOS標準プロセスに比して付加的なレジストマスクが必要である。こ
のような手段にもかかわらずオン抵抗Ronは、ゲートの近くにおいてLDDド
ーピングが必然的に極端に低いことによって比較的高く、また極めて高いドレイ
ン降伏電圧(>100V)および低オン抵抗Ronに対して、DMOSトランジ
スタと一緒に最適なHF-DMOSトランジスタを同時に実現することは、空乏
化することのないLDD領域のドレイン側の高いドーピングに起因して不可能で
ある。
【0006】 本発明の課題は、従来技術の上記の欠点を取り除き、CMOS互換のDMOS
トランジスタと、このようなトランジスタを作製する方法とを提案して、このト
ランジスタを、適切なレイアウト構成によって、極めて高いドレイン電圧に対し
て、または極めて高い周波数における電力増幅率に対して選択的に設計すること
ができるようにし、またこのトランジスタを、CMOS回路に対する通例のサブ
ミクロン作製技術に比してわずかな付加コストで作製できるようにすることであ
る。また同時に作製コストも増大させることなく、所定の降伏電圧に対して、作
製物のオン抵抗Ronおよびドレイン−ゲートキャパシタンスを低減させたい。
この課題は、請求項1およびこれと同列の請求項の特徴部分に記載された特徴的
構成によって解決される。
【0007】 本発明のトランジスタ構造では、高められたドーピング濃度を有し閾値電圧を
決定する表面近くのゾーン(いわゆるウェル領域は、制御ゲートの下のアクティ
ブな領域全体、および付加的に制御ゲートと、高濃度にドーピングされたドレイ
ン領域との間の少なくとも1つのドリフト空間の部分を占める。制御ゲートとド
レインとの間のこのドリフト空間では、高濃度にドーピングされたドレイン領域
に比して低濃度にドーピングされた、同じ導電形タイプの半導体ゾーン(VLD
D領域)が、制御ゲートのドレイン側のエッジにセルフアラインされて形成され
る。ここでこのVLDD領域の正味ドーピング量を低く(1cm当たり5×1012 個以下のドーピング原子)選択して、制御ゲートが遮断されている場合に、
この領域が、少なくともドリフト空間の領域において、薄いゲート絶縁体の降伏
電圧を下回るドレイン電圧で空乏化するようにする。ここで上記のドリフト空間
は、制御ゲートに隣接し、ウェルドーピングを有する。これによって、ゲートエ
ッジの近くにおける半導体電位は、ドレイン電圧をさらに上昇させた際にまった
く上昇しないか、または格段にわずかにしか上昇せず、また極めて薄いゲート絶
縁体であっても、ドレイン電圧が高い場合に、許容できない高い電界強度は発生
しない。ウェル領域およびVLDDドーピング部以外の垂直方向のドーピングプ
ロフィルを最適化することによって達成できるのは、ドリフト空間内のウェル領
域の境界部において、横方向の電位の低下が制御ゲートの方向に発生することで
あり、ここでこの電位の低下によって、通例ドレインおよびゲートエッジに発生
する電界強度の最大値が低減される。S. Xu等による刊行物に記載されている解
決手段に比して、ゲート縁部の近傍におけるVLDDドーピングは、そこに存在
する、ドリフト空間と重なる高濃度のウェルドーピングに起因して低減され得ず
、Ronを考慮すると、この領域の完全な空乏化の際に電位を極めて低く、例え
ば2Vに保つことができるのにもかかわらず、ドリフト空間の残りの部分よりも
むしろ格段に高く調整することさえ可能なのである。これによって、別の欠点を
生じることもなく、オン抵抗Ronは従来公知の解決手段よりも低減される。少
なくともウェル領域において低いドレイン電圧ですでに完全に空乏化するVLD
D領域を有するこの構造の別の利点は、極めてわずかなチャネル長を有するRF
−DMOS構造において、レジストマスクの窓が、ソースインプランテーション
に対して制御ゲートにおいて終端する必要がなく、ドリフト空間に重なってもよ
いことである。この場合、ソース/ドレインインプランテーションの際に制御ゲ
ートとドリフト空間との間に、高濃度にドーピングされ浮遊する狭い領域が形成
され、その電位は、前置接続され完全に空乏化されたVLDDゾーンによって、
ドレイン電圧が高い場合でもゲート絶縁体の降伏電圧以下の値に制限される。ド
リフト空間の長さと、このドリフト空間内のウェル領域の境界の位置とによって
DMOSトランジスタの降伏電圧および高周波特性を、各回路の要求に最適に適
合化することができる。CMOS互換のこのDMOSトランジスタの作製は、有
利にもつぎのように行うことができる。すなわち、ゲート絶縁体、制御ゲート、
ウェル領域、ソースおよびドレイン領域、ならびにすべてのコンタクトおよび導
体路が、通常の回路トランジスタの相応する部分領域と一緒に何らの付加的な技
術的コストなしに作製されるように行うことができるのである。ここでこのVL
DD領域は、最も簡単な場合、例えばMOSトランジスタの制御ゲートを構造化
した後に行われる、マスクのない付加的なインプランテーションによって形成す
ることができるか、またはこのVLDD領域は、通常のCMOSプロセスでは不
要な付加的なレジストマスクによってインプランテーションされるか、またはこ
の領域のドーピングが、大きな面積のイオンインプランテーションと、付加的な
レジストマスクによるインプランテーションとの組み合わせによって行われる。
最後に示したケースでは、3段階に段階付けられた殊に有利な、ドリフト空間に
おける電位分布を達成することができ、これは実施例において説明する。
【0008】 本発明のDMOSトランジスタ設計の別の有利な実施形態では、フィールドプ
レートを利用して、このフィールドプレートの下にあるドリフト空間の部分にお
ける半導体電位を、絶縁体表面の場合によっては存在する静的な電荷から遮蔽す
る。ここでこのフィールドプレートは、第1の導体路面において制御ゲートに隣
接するドリフト空間の部分に配置されており、かつDMOSトランジスタのゲー
トまたはソースに接続されている。
【0009】 別の実施形態では、ドリフト空間において浮遊して配置されるドレイン領域に
接続されている第2のフィールドプレートが、高濃度にドーピングされたドレイ
ン領域に隣接するドリフト空間の部分にわたって取り付けられる。この第2のフ
ィールドプレートは、有利には最上部または比較的上部にある導体路面の金属か
ら構成され、所望の降伏電圧に依存して、第1のフィールドプレートと共に重な
り領域を構成するか、またはむき出しのドリフト空間の一部だけを、高濃度にド
ーピングされたドレイン領域の近くにおいて覆うことができる。
【0010】 降伏電圧が200V以上である適用に対して、上記のフィールドプレートを、
ドレイン電極のまわりに円形に配置され互いに絶縁された複数の金属ストライプ
によって置き換えることができ、これらのストライプは、ドレイン領域の導電形
を有する高濃度にドーピングされた小領域にそれぞれ接続されている。ここで高
濃度にドーピングされ浮遊している上記の小領域は、基本的にウェル領域外にあ
るドリフト空間の部分に配置されており、ドリフト空間における均一な電界分布
に対して正しく段階付けられた電位を、上記の円形の金属領域および半導体表面
に固定するために使用される。
【0011】 高い降伏電圧に対する本発明の別の有利な発展形態により、ウェル領域と、弱
くドーピングされたドリフト空間の部分との間の接合領域において、比較的均一
な電界分布が達成され、これはマスク(Schablone)を固有に構成することによ
って行われ、ここでこのマスクによって、ウェル領域をインプランテーションす
るためのレジストマスクが形成される。ここではドリフト空間にある横方向のウ
ェル境界の近傍においてレジストマスクに極めて小さな切り込み、パーフォレー
ションまたは中断部が形成され、これらの寸法は、完成した素子においてウェル
領域の垂直方向における貫入の深さよりも小さいかまたはほぼこれに匹敵する。
これによってウェル領域の縁部における横方向のドーピング勾配も同様に低減さ
れる。殊に極めて高抵抗の基板を使用する際には、マスクのないまたはレジスト
マスクを介して実行されるVLDD領域のインプランテーション時に、ウェル領
域の外部においてもウェル領域の導電形を有するドーピング素子を付加的にイン
プランテーションすることは、ドリフト空間における最適に電位分布を調整する
ために有利である。必要があればこのために固有のレジストマスクを使用するこ
とも可能である。ここではインプランテーションエネルギーを選択して、実際の
VLDDインプランテーションの貫入の深さよりも、貫入の深さを格段に大きく
なるようするが、VLDD領域が完全に空乏化された際にこの付加的なドーピン
グの少なくとも最大の部分が空間電荷領域にあるようにする。ウェル領域の導電
形を有する付加的なドーピングの面ドーズ量(Flaechdosis)は、その上にある
VLDD領域の正味ドーズ量よりも小さいかまたはこれに等しい。この手段によ
り、VLDD領域のあらかじめ与えられた最大電位において(この領域が完全に
空乏化された際)、ドリフト領域におけるVLDDの正味ドーピングをpウェル
領域の外部で高くし、ひいてはRonを相応に低減することができる。
【0012】 本発明の特徴は、請求項、説明、実施例および図面に記載されており、個々の
特徴は、それ自体だけでまたは複数が組み合わされて保護し得る実施形態をそれ
ぞれ表し、ここではこれらに対しても保護を要求するものである。以下では本発
明を複数の実施例において詳しく説明する。所属の図面は、本発明のCMOS互
換ラテラルDMOSトランジスタの構造を概略的に示している。
【0013】 実施例1 p基板1と、弱くドーピングされたエピタキシー層2とを有するSiウェーハ
には、標準のCMOSプロセスステップによって最初にフィールド酸化領域3,
pウェル領域4、ゲート酸化物5およびポリSi領域6が形成される。引き続い
て通常のCMOSプロセルにおいては使用されないレジストマスクの窓によって
、ゲートスペーサ8を作製する前に、VLDD領域7および7aが、低エネルギ
ーのAsインプランテーションにより、また1013/cm以下のドーズ量で
実現される。その後、CMOS標準プロセスが、ゲートスペーサ8,n領域9
,9a,9bおよび9cのインプランテーション、ならびにp領域10の作製
によって継続される。
【0014】 制御ゲート6とVLLD領域7との間には、高濃度にドーピングされたドレイ
ン領域9の導電形を有する高濃度にドーピングされ浮遊している疑似ドレイン領
域9bがあり、これは制御ゲート6に直に接しており、その最大の電位は、ゲー
ト降伏電圧以下のドレイン電圧においてすでに完全に空乏化される、VLDD領
域の領域7によってコントロールされる。
【0015】 標準の流れには含まれていないさらなるプロセスとして、マスキングの行われ
ないPインプランテーションが行われ、これによって弱くドーピングされたVL
DD領域11が作製される。その後、ドリフト空間の表面全体が、ドレイン領域
(VLDD領域7,11,7a)の導電形を有するゾーンによって覆われ、ここ
では表面についての正味ドーピング濃度は5・1012At/cmを上回らな
い。ここで上記のゾーンは、高濃度にドーピングされたドレイン領域9に比して
低濃度にドーピングされている。引き続きシリサイド化ブロック層(Salizidblo
ckerschicht)12のデポジットおよび構造化と、領域13のシリサイド化(Sal
izierung)と、絶縁層14のデポジットおよび平坦化と、コンタクト窓15のエ
ッチングと金属充填と、第1のアルミニウム導体路面のデポジットおよび構造化
とが行われる。上記の技術的な流れによって作製されるDMOSトランジスタは
、ドリフト空間における最適な電界分布を安定化するために2つの金属リング1
6bおよび16cを有しており、ここで外側にあるソース端子16aを有する上
記のDMOSトランジスタのソース領域9cは、この構造体の中心にある高濃度
にドーピングされた、ドレインコンタクト16を有するドレイン領域9のまわり
にリング上に形成されており、また上記の金属リング16bおよび16cはドリ
フト空間の大部分を覆っている。制御ゲートに隣接する金属リング16bは、同
じリングに導電的に接続されており、高濃度にドーピングされたVLDD領域7
をウェル領域において覆っている。第2の金属リング16cは、最大のドレイン
電圧が印加される際には、中程度の正の電位にあり、この電位は、ドレイン電圧
に比べて格段に低く、また電位ゾンデとして作用する、ドリフト空間内のn
域9aを介して調整される。
【0016】 金属リング16cのエッジは、ドリフト空間表面の等電位線に近似的に平行に
延在する。領域16,16a,16bおよび16cは、集積回路に対する標準の
導体路系の1つまたは複数の導体路面の一部である。図1に示した配置によって
、ドレイン電位を、制御ゲートの方向に複数の段階で階段状に下げることができ
る。ここでは第1の段階の高さは、ドレイン領域に隣接する高濃度にドーピング
されたVLDD領域7aを完全に空乏化するために必要な電圧によって与えられ
る。上記のLDMOSトランジスタの横方向の幾何学形状を最適化することによ
って達成することができるのは、可能な限りに小さなオン抵抗Ronで、ドレイ
ン降伏電圧を、高濃度のドーピングされたドレイン領域と基板との間の垂直方向
のなだれ降伏によって決定することである。これによって同じ技術的な流れによ
り、中適度の動作電圧と、同時にRF−DMOS−パワートランジスタとを有す
る数100Vに対する、ロジックに適用される高速のMOSトランジスタを、同
じウェーハに作製することができる。この際に付加的な作製コストは、付加的な
レジストマスクと、マスキングが行われかつ大きな面積で行われるイオンインプ
ランテーションとだけである。
【0017】 実施例2 標準のCMOSプロセスステップによる弱くドーピングされたエピタキシー層
2と、p基板1とを有するSiウェーハにはまず、フィールド酸化層3と、pウ
ェル領域4と、ゲート酸化物5と、ポリSi領域6とが作製され、ここで本発明
では、ウェル領域のドーピングのマスキングに利用されるレジストマスクは、ド
リフト空間内で、マスクのエッジおよび/またはその近傍において、適切に配置
された可能な限りに小さな切り込み、パーフォレーションまたは中断部を有し、
ここでインプランテーションエネルギーおよびインプランテーション後に作用す
る熱負荷は、ウェル領域4に対して選択して、ウェル領域4の貫入の深さが、ド
リフト空間の領域において、上記の切り込み、パーフォレーションまたは中断部
の寸法に少なくとも匹敵するようにする。これに以降は実施例1にしたがって行
われる。
【0018】 実施例3 別の変形実施例では、フィールド酸化物領域3と、pウェル領域4と、ゲート
酸化物5と、ポリSi領域とをCMOSプロセスステップによって作製した後、
VLDD領域を、マスクなしに大きな面積でイオンインプランテーションによっ
てドーピングする。その他の点では実施例1または2にしたがって行われる。
【0019】 実施例4 フィールド酸化物領域3と、pウェル領域4と、ゲート酸化物5と、ポリSi
領域6とをCMOSプロセスステップによって作製した後、VLDD領域のドー
ピングを、レジストマスクによるマスキングと、大きな面積のイオンインプラン
テーションとを組み合わせることによって行い、マスキングによるインプランテ
ーションの際に、高濃度にドーピングされたドレイン領域(9)に直に接するド
レイン空間の部分領域が覆われるようにする。残りの方法ステップは、実施例1
および2に説明したように行われる。
【0020】 ここでは、具体的な実施例に基づいて、CMOS互換ラテラルDMOSトラン
ジスタと、このようなトランジスタを作製する方法とを説明した。しかしながら
ここで注意すべきであるのは、本発明は、実施例における説明の詳細には制限さ
れないことである。それは請求項の枠において変更および変形が請求されている
からである。
【図面の簡単な説明】
【図1】 本発明のCMOS互換ラテラルDMOSトランジスタの構造を概略的に示す図
である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE,TR),JP,U S (72)発明者 ベルント ハイネマン ドイツ連邦共和国 フランクフルト (オ ーデル) シャルマイエンヴェーク 29 (72)発明者 ディーター クノル ドイツ連邦共和国 フランクフルト (オ ーデル) ウーファーシュトラーセ 7 (72)発明者 ヴォルフガング ヴィンクラー ドイツ連邦共和国 フランクフルト (オ ーデル) プフラウメンアレー 50 Fターム(参考) 5F140 AA01 AA11 AA25 AA30 AA40 AC21 BA01 BA16 BD05 BF01 BF04 BF11 BF18 BG08 BG34 BH05 BH13 BH14 BH30 BH47 BJ08 BK13 BK34 CB01 CB08 CD09 CF04 【要約の続き】 間の全表面は、高濃度にドーピングされたドレイン領域 に比して低濃度のドーピングされたゾーンによって覆わ れており、ここでこれはドレイン領域(VLDD)と同 じタイプの導電形を有する。

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 CMOS互換ラテラルDMOSトランジスタであって、 ゲート絶縁体(5)は、制御ゲート(6)の下の電流が流れる(アクティブな
    )全領域にて均一な厚さを有しており、 該制御ゲートの下にトランジスタの閾値電圧を決定する、高いドーピング濃度
    を有する表面近くのゾーン(4)(ウェル領域)を配置して、該ゾーンが、前記
    のアクティブな領域の上にある制御ゲート(6)の下の全領域を占め、該制御ゲ
    ート(6)と、高濃度にドーピングされたドレイン領域(9)との間のいわゆる
    ドリフト空間内で終わるようにし、 前記の高濃度にドーピングされたドレイン領域(9)のすぐ隣および下の半導
    体領域は少なくとも、ウェルのドーピングに比して格段に低いドーピング濃度を
    有している形式のCMOS互換ラテラルDMOSトランジスタにおいて、 前記のドリフト空間の全表面は、高濃度にドーピングされた前記のドレイン領
    域(9)に比して低濃度にドーピングされた、ドレイン領域(VLDD領域(7
    ,11))の導電形を有するゾーンによって覆われており、 該ゾーンでは面についての正味ドーピング濃度は、5・1012At/cm
    の値を上回らず、 該ゾーンは、ゲート絶縁体(5)の降伏電圧を下回るドレイン電圧が印加され
    る際には、少なくとも、制御ゲート(6)に隣接しウェル領域(4)にあるドリ
    フト空間の部分か、または制御ゲート(6)に直接接する高濃度にドーピングさ
    れた、高濃度にドーピングされたドレイン領域(9)の導電形を有するゾーン(
    9b)に隣接するドレイン空間の部分にて、半導体表面まで自由な電荷が完全に
    空乏化されることを特徴とする、 CMOS互換ラテラルDMOSトランジスタ。
  2. 【請求項2】 前記VLDD領域のドーピングは、DMOSトランジスタの
    ドリフト空間の外部においても、制御ゲート(6)によって覆われていない、ア
    クティブなSi領域のすべての部分面で行われる、 請求項1に記載のCMOS互換ラテラルDMOSトランジスタ。
  3. 【請求項3】 ウェル領域(4)における、VLDD領域(7)の表面につ
    いての正味ドーピング量は、制御ゲート(6)のドレイン側のエッジに至るまで
    、高濃度にドーピングされたドレイン領域(9)との境界におけるウェル領域(
    4)よりも高い、 請求項1に記載のCMOS互換ラテラルDMOSトランジスタ。
  4. 【請求項4】 ウェル領域(4)における、VLDD領域(7)の表面につ
    いての正味ドーピング量は、制御ゲート(6)のドレイン側のエッジに至るまで
    、および高濃度にドーピングされたドレイン領域(9)に直に接する、ドリフト
    空間の別のゾーン(7a)にて前記ドリフト空間の残りの領域より高い、 請求項1に記載のCMOS互換ラテラルDMOSトランジスタ。
  5. 【請求項5】 高濃度にドーピングされたドレイン領域(9)は、リング状
    のドリフト空間により、また該リング状のドリフト空間はリング状の制御ゲート
    (6)によって包囲されており、 制御ゲート(6)に隣接する高濃度にドーピングされたVLDD領域(7,1
    1,7a)の部分(7)以外ではドリフト空間は、高濃度にドーピングされたド
    レイン領域(9)の導電形を有し浮遊する高濃度の1つまたは複数の領域(9a
    )を有しており、 該領域(9a)または複数の該領域(9a)の各々は、ドレイン領域(9)の
    周りに同心で配置された金属リング(16c)に接続されており、これによって
    金属リング(16c)または同心で配置された複数の金属リング(16c)の外
    側のエッジが、ドリフト空間表面の等電位線に近似的に平行に延在し、ここで1
    つまたは複数の同心の金属リング(16c)は、集積回路に対する標準の導体路
    経路の1つまたは複数の導体路の一部である、 請求項3または4に記載のCMOS互換ラテラルDMOSトランジスタ。
  6. 【請求項6】 制御ゲート(6)とVLDD領域(7,11,7a)との間
    に、高濃度のドレイン領域(9)の導電形を有し浮遊する、高濃度にドーピング
    された疑似ドレイン領域(9b)が設けられており、 該疑似ドレイン領域は、制御ゲート(6)に直に接しており、その最大電位は
    、ゲート降伏電圧以下のドレイン電圧にて完全に空乏化される、VLDD領域の
    領域によってコントロールされる、 請求項1から5までのいずれか1項に記載のCMOS互換ラテラルDMOSト
    ランジスタ。
  7. 【請求項7】 CMOS互換ラテラルDMOSトランジスタの作製方法にお
    いて、 ウェル領域(4)のドーピングをマスキングするために利用されるレジストマ
    スクは、ドリフト空間内のマスクエッジおよび/または該マスクエッジの近くに
    て、適切に配置された可能な限りに小さな切り込み、パーフォレーションまたは
    中断部を有しており、 インプランテーションエネルギーおよびインプランテーション後に作用するウ
    ェル領域(4)に対する熱負荷を選択して、ウェル領域(4)の貫入の深さが、
    ドリフト空間の領域にて、前記切り込み、パーフォレーションまたは中断部の寸
    法の少なくとも匹敵するようにすることを特徴とする、 請求項1に記載のCMOS互換ラテラルDMOSトランジスタの作製方法。
  8. 【請求項8】 CMOS互換ラテラルDMOSトランジスタの作製方法にお
    いて、 ゲート絶縁体(5)と、制御ゲート(6)と、ソース領域(9c)と、制御ゲ
    ート(6)の直ぐ下にあり閾値電圧および別のトランジスタ特性を決定する、D
    MOSトランジスタのウェル領域(4)とは、同じ半導体基板(1)に集積され
    る比較的に低い動作電圧に対する標準MOSトランジスタの相応する構成部分と
    一緒に作製され、また後者と同じパラメタを有することを特徴とする、 請求項1に記載のCMOS互換ラテラルDMOSトランジスタの作製方法。
  9. 【請求項9】 CMOS互換ラテラルDMOSトランジスタの作製方法にお
    いて、 VLDD領域(7)の少なくとも1部のイオンインプランテーションのドーピ
    ングを固有のレジストマスクによって行うことを特徴とする、 請求項1から6までのいずれか1項に記載のCMOS互換ラテラルDMOSト
    ランジスタを作製する方法。
  10. 【請求項10】 CMOS互換ラテラルDMOSトランジスタの作製方法に
    おいて、 VLDD領域(7,11,7a)をマスクなしに大きな面積でイオンインプラ
    ンテーションによってドーピングすることを特徴とする、 請求項2に記載のCMOS互換ラテラルDMOSトランジスタを作製する方法
  11. 【請求項11】 CMOS互換ラテラルDMOSトランジスタを作製する方
    法において、 VLDD領域(7,11)のドーピングを、レジストマスクによるマスキング
    と大きな面積でのイオンインプランテーションとを組み合わせることによって行
    い、これにより、マスキングされるイオンインプランテーションでは、高濃度の
    ドーピングされたドレイン領域(9)に隣接するドリフト空間の部分領域が覆わ
    れ、かつ該部分領域にて大きな面積のイオンインプランテーションにより、VL
    DD領域の低濃度にドーピングされた部分(11)が生じることを特徴とする、 請求項3に記載のCMOS互換ラテラルDMOSトランジスタを作製する方法
  12. 【請求項12】 CMOS互換ラテラルDMOSトランジスタを作製する方
    法において、 VLDD領域におけるドーピングを、レジストマスクによるマスキングと大き
    な面積でのイオンインプランテーションとを組み合わせることによって行い、こ
    れにより、マスキングされるイオンインプランテーションでは、ドリフト空間の
    領域が覆われ、ここで該領域は、制御ゲート(6)また高濃度のドーピングされ
    たドレイン領域(9b)に直に接しておらず、該部分領域にて大きな面積のイオ
    ンインプランテーションにより、VLDD領域の低濃度にドーピングされた部分
    (11)が生じることを特徴とする、 請求項4に記載のCMOS互換ラテラルDMOSトランジスタを作製する方法
  13. 【請求項13】 CMOS互換ラテラルDMOSトランジスタを作製する方
    法において DMOSトランジスタの制御ゲート(6)の領域における高濃度にドーピング
    されたソースおよびドレイン領域をマスキングするためのレジストマスクを構成
    して、制御ゲート(6)の窓開口部がドレイン側において重なり合うようにする
    ことを特徴とする、 請求項6に記載のCMOS互換ラテラルDMOSトランジスタを作製する方法
  14. 【請求項14】 CMOS互換ラテラルDMOSトランジスタを作製する方
    法において、 マスキングされるまたはマスキングされないイオンインプランテーションに関
    連して、または固有のレジストマスクを介して、ウェル領域(4)に直に接する
    、VLDD領域(11,7a)の下のドリフト空間の少なくとも1つの部分領域
    を、付加的にウェル領域(4)の導電形を有するイオンによってドーピングし、
    ここで5・1012/cm以下のドーズ量を適用する、 請求項1から6までのいずれか1項に記載のCMOS互換ラテラルDMOSト
    ランジスタを作製する方法。
JP2001573556A 2000-03-31 2001-03-24 Cmos互換ラテラルdmosトランジスタおよび該トランジスタの作製方法 Pending JP2003529939A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE10004387.9 2000-03-31
DE2000104387 DE10004387A1 (de) 2000-03-31 2000-03-31 CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transitors
DE10063135.5 2000-12-18
DE2000163135 DE10063135A1 (de) 2000-12-18 2000-12-18 CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transistors
PCT/DE2001/001175 WO2001075979A1 (de) 2000-03-31 2001-03-24 Cmos-kompatibler lateraler dmos-transistor und verfahren zur herstellung eines derartigen transistors

Publications (1)

Publication Number Publication Date
JP2003529939A true JP2003529939A (ja) 2003-10-07

Family

ID=26004142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001573556A Pending JP2003529939A (ja) 2000-03-31 2001-03-24 Cmos互換ラテラルdmosトランジスタおよび該トランジスタの作製方法

Country Status (5)

Country Link
US (1) US6878995B2 (ja)
EP (1) EP1273043B1 (ja)
JP (1) JP2003529939A (ja)
AT (1) ATE514192T1 (ja)
WO (1) WO2001075979A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080343A (ja) * 2004-09-10 2006-03-23 Renesas Technology Corp 半導体装置およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE50213486D1 (de) 2001-08-17 2009-06-04 Ihp Gmbh LDMOS-Transistor und dessen Herstellungsverfahren
WO2005022645A2 (en) * 2003-08-27 2005-03-10 Koninklijke Philips Electronics N.V. Electronic device comprising an ldmos transistor
JP2007142041A (ja) * 2005-11-16 2007-06-07 Toshiba Corp 半導体装置
US9059276B2 (en) * 2013-05-24 2015-06-16 International Business Machines Corporation High voltage laterally diffused metal oxide semiconductor
US11409936B2 (en) * 2020-08-11 2022-08-09 Nanya Technology Corporation Standard cell establishment method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300150A (en) * 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
CA1252225A (en) 1985-11-27 1989-04-04 Sel Colak Lateral insulated gate transistors with coupled anode and gate regions
US5108940A (en) 1987-12-22 1992-04-28 Siliconix, Inc. MOS transistor with a charge induced drain extension
US5237193A (en) * 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
US4931408A (en) * 1989-10-13 1990-06-05 Siliconix Incorporated Method of fabricating a short-channel low voltage DMOS transistor
US5306652A (en) 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
WO1997004488A2 (en) 1995-07-19 1997-02-06 Philips Electronics N.V. Semiconductor device of hv-ldmost type
JP3581447B2 (ja) * 1995-08-22 2004-10-27 三菱電機株式会社 高耐圧半導体装置
JPH09125904A (ja) 1995-10-30 1997-05-13 Mitsubishi Heavy Ind Ltd タービンの静翼
JPH10321842A (ja) * 1997-05-15 1998-12-04 Toshiba Microelectron Corp 半導体装置
US5911104A (en) * 1998-02-20 1999-06-08 Texas Instruments Incorporated Integrated circuit combining high frequency bipolar and high power CMOS transistors
US6048772A (en) * 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
US6252278B1 (en) * 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080343A (ja) * 2004-09-10 2006-03-23 Renesas Technology Corp 半導体装置およびその製造方法
US8129784B2 (en) 2004-09-10 2012-03-06 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
US20030094657A1 (en) 2003-05-22
WO2001075979A1 (de) 2001-10-11
ATE514192T1 (de) 2011-07-15
EP1273043B1 (de) 2011-06-22
EP1273043A1 (de) 2003-01-08
US6878995B2 (en) 2005-04-12

Similar Documents

Publication Publication Date Title
US7297606B2 (en) Metal-oxide-semiconductor device including a buried lightly-doped drain region
US8652930B2 (en) Semiconductor device with self-biased isolation
US7649225B2 (en) Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US9093300B2 (en) Transistor structure having a trench drain
KR101232662B1 (ko) 반도체 디바이스를 형성하는 방법 및 그의 구조
KR100825466B1 (ko) 고전압 nmos 트랜지스터 및 그것의 제조 방법
US9837358B2 (en) Source-gate region architecture in a vertical power semiconductor device
JP4384224B2 (ja) 高圧接合型電界効果トランジスタ
US6677210B1 (en) High voltage transistors with graded extension
KR20070120974A (ko) 강화된 성능을 갖는 반도체 디바이스 및 그의 제조 방법
KR20110055459A (ko) 게이트로서 비대칭 스페이서를 갖는 ldmos 트랜지스터
US20160087097A1 (en) Quasi-vertical structure having a sidewall implantation for high voltage mos device and method of forming the same
US9831338B1 (en) Alternating source region arrangement
JP2003529939A (ja) Cmos互換ラテラルdmosトランジスタおよび該トランジスタの作製方法
US8022485B2 (en) Transistor structure having reduced input capacitance
US7488638B2 (en) Method for fabricating a voltage-stable PMOSFET semiconductor structure
US8008720B2 (en) Transistor structure having a conductive layer formed contiguous in a single deposition
US8008719B2 (en) Transistor structure having dual shield layers
US20220376110A1 (en) Power Device and Manufacturing Method Thereof
JPH06283671A (ja) 負の動作抵抗の可能な電子部品およびその製造方法