JP2003529939A - Ｃｍｏｓ互換ラテラルｄｍｏｓトランジスタおよび該トランジスタの作製方法 - Google Patents

Ｃｍｏｓ互換ラテラルｄｍｏｓトランジスタおよび該トランジスタの作製方法

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Abstract

(57)【要約】 本発明はＣＭＯＳ互換ラテラルＤＭＯＳトランジスタと、このようなトランジスタを作製する方法とに関する。本発明の課題は、ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタと、このようなトランジスタを作製する方法とを提案することであり、ここでこのトランジスタは、適切なレイアウト構成によって、極めて高いドレイン電圧に対して、または極めて高い周波数における電力増幅に対して選択的に設計することができ、かつＣＭＯＳ回路に対する通例のサブミクロン作製技術に比してわずかな付加的コストで作製可能である。本発明のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタのゲート絶縁体は、制御ゲートの下の電流が流れる（アクティブ）全領域において均一厚さを有している。制御ゲートの下にはトランジスタの閾値電圧を決定する、高いドーピング濃度を有する表面近くのゾーン（ウェル領域）が配置されており、これによってこのゾーンが、アクティブな領域にある制御ゲートの下の全領域を占め、かつ制御ゲートと、高濃度にドーピングされたドレイン領域との間のいわゆるドリフト空間内で終わるようにする。このドリフト空間の全表面は、高濃度にドーピングされたドレイン領域に比して低濃度のドーピングされたゾーンによって覆われており、ここでこれはドレイン領域（ＶＬＤＤ）と同じタイプの導電形を有する。

Description

【発明の詳細な説明】
【０００１】 本発明は、ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタおよびこのトランジス
タの作製方法に関する。
【０００２】 １００Ｖ以上のドレイン電圧を有する高圧素子としての使用に対しても、例え
ば１０Ｖ〜２０Ｖの範囲の中程度の動作電圧における高周波電力増幅に対しても
共に、多くのラテラルＤＭＯＳトランジスタ構造が公知である。ＬＤＭＯＳ構造
の公知のタイプでは、段階付けられたゲート絶縁体が使用されており、これによ
って制御ゲートのドレイン側のエッジにおける電界強度が低減される。例として
は高いドレイン電圧に対して殊に有利ないわゆるフィールドギャップまたは厚い
フィールドドリフト領域（Thick-Field-Drift Region）配置構成があり、これは
例えば、I. Yoshida等によるIEDM Tech. Dig. １９９７，第５１〜５３頁ならび
にT. R. Efland等によるIEDM Tech. Dig. １９９８，第６７９〜６８２頁に記載
されている。しかしながら後者の構造は、約０．５μｍの通例のフィールド酸化
膜厚においては、極めて高い遮断周波数（ｆ１＞２０ＧＨｚに対して０．５μｍ
以下のドリフト領域）に対しては容易に段階付けができず、また標準のＣＭＯＳ
技術との互換性は限られている。
【０００３】 例えば、今日の絶縁技術、例えばいわゆる「浅いトレンチ」技術（Shallow Tr
ench）におけるフィールド領域下のＬＤＤインプランテーションに対する付加的
なレジストマスクにもかかわらず、フィールド領域の縁部領域におけるドーピン
グは問題である。
【０００４】 別の構造では、標準トランジスタにおける通常の薄いゲート誘電体の代わりに
、固有に形成された厚いゲート絶縁体を、ＤＭＯＳ構造体に対して制御ゲート領
域全体においてまたはその一部において使用している。これについてはT. R. Ef
land等によるIEDM Tech. Dig. １９９８，第６７９〜６８２頁を参照されたい。
これも同様に格段に大きな付加コストを伴うものであり、最初のケースにおいて
は付加的にトランジスタの飽和の傾きが低減される。別の公知の構造（いわゆる
アクティブギャップまたは低電圧プラーナ配置構成。I. Yoshida等によるIEDM T
ech. Dig.１９９７，第５１〜５３頁およびT. R. Efland等によるIEDM Tech. Di
g. １９９８，第６７９〜６８２頁に記載されている）では、上記の技術的欠点
が回避され、ここでこの技術的欠点の回避は、この設計が、その作製のために実
質的に標準的なＣＭＯＳプロセスだけしか必要としないようにすることによって
行われている。しなしながらドレイン降伏電圧と、オン抵抗（Ｒｏｎ）と、遮断
周波数との間の最適な妥協は達成されていない。例えば、ドレイン側のゲートエ
ッジにおける過度に高い電界強度による強められたホットエレクトロン効果に起
因して十分な長時間安定性を保証することは困難である。
【０００５】 最近になって提案されたのは、ドレイン空間におけるＬＤＤ領域のドーピング
を、いわゆるスプリットＬＤＤプロセスによって段階付け、その際にゲートエッ
ジの近くにおけるＬＤＤドーピングを低減して、この領域においてドレイン電圧
が十分に高い場合に自由な電荷の完全な空乏化が達成され、これによってホット
エレクトロン効果およびドレイン／ゲートキャパシタンスが低減されるようにす
ることである。これについてはS. Xu等によるIEDM Tech. Dig. １９９９，第２
０１〜２０４頁を参照されたい。しかしながらこの提案においてはいずれの場合
にも、ＣＭＯＳ標準プロセスに比して付加的なレジストマスクが必要である。こ
のような手段にもかかわらずオン抵抗Ｒｏｎは、ゲートの近くにおいてＬＤＤド
ーピングが必然的に極端に低いことによって比較的高く、また極めて高いドレイ
ン降伏電圧（＞１００Ｖ）および低オン抵抗Ｒｏｎに対して、ＤＭＯＳトランジ
スタと一緒に最適なＨＦ-ＤＭＯＳトランジスタを同時に実現することは、空乏
化することのないＬＤＤ領域のドレイン側の高いドーピングに起因して不可能で
ある。
【０００６】 本発明の課題は、従来技術の上記の欠点を取り除き、ＣＭＯＳ互換のＤＭＯＳ
トランジスタと、このようなトランジスタを作製する方法とを提案して、このト
ランジスタを、適切なレイアウト構成によって、極めて高いドレイン電圧に対し
て、または極めて高い周波数における電力増幅率に対して選択的に設計すること
ができるようにし、またこのトランジスタを、ＣＭＯＳ回路に対する通例のサブ
ミクロン作製技術に比してわずかな付加コストで作製できるようにすることであ
る。また同時に作製コストも増大させることなく、所定の降伏電圧に対して、作
製物のオン抵抗Ｒｏｎおよびドレイン−ゲートキャパシタンスを低減させたい。
この課題は、請求項１およびこれと同列の請求項の特徴部分に記載された特徴的
構成によって解決される。
【０００７】 本発明のトランジスタ構造では、高められたドーピング濃度を有し閾値電圧を
決定する表面近くのゾーン（いわゆるウェル領域は、制御ゲートの下のアクティ
ブな領域全体、および付加的に制御ゲートと、高濃度にドーピングされたドレイ
ン領域との間の少なくとも１つのドリフト空間の部分を占める。制御ゲートとド
レインとの間のこのドリフト空間では、高濃度にドーピングされたドレイン領域
に比して低濃度にドーピングされた、同じ導電形タイプの半導体ゾーン（ＶＬＤ
Ｄ領域）が、制御ゲートのドレイン側のエッジにセルフアラインされて形成され
る。ここでこのＶＬＤＤ領域の正味ドーピング量を低く（１cm２当たり５×１０１２ 個以下のドーピング原子）選択して、制御ゲートが遮断されている場合に、
この領域が、少なくともドリフト空間の領域において、薄いゲート絶縁体の降伏
電圧を下回るドレイン電圧で空乏化するようにする。ここで上記のドリフト空間
は、制御ゲートに隣接し、ウェルドーピングを有する。これによって、ゲートエ
ッジの近くにおける半導体電位は、ドレイン電圧をさらに上昇させた際にまった
く上昇しないか、または格段にわずかにしか上昇せず、また極めて薄いゲート絶
縁体であっても、ドレイン電圧が高い場合に、許容できない高い電界強度は発生
しない。ウェル領域およびＶＬＤＤドーピング部以外の垂直方向のドーピングプ
ロフィルを最適化することによって達成できるのは、ドリフト空間内のウェル領
域の境界部において、横方向の電位の低下が制御ゲートの方向に発生することで
あり、ここでこの電位の低下によって、通例ドレインおよびゲートエッジに発生
する電界強度の最大値が低減される。Ｓ. Xu等による刊行物に記載されている解
決手段に比して、ゲート縁部の近傍におけるＶＬＤＤドーピングは、そこに存在
する、ドリフト空間と重なる高濃度のウェルドーピングに起因して低減され得ず
、Ｒｏｎを考慮すると、この領域の完全な空乏化の際に電位を極めて低く、例え
ば２Ｖに保つことができるのにもかかわらず、ドリフト空間の残りの部分よりも
むしろ格段に高く調整することさえ可能なのである。これによって、別の欠点を
生じることもなく、オン抵抗Ｒｏｎは従来公知の解決手段よりも低減される。少
なくともウェル領域において低いドレイン電圧ですでに完全に空乏化するＶＬＤ
Ｄ領域を有するこの構造の別の利点は、極めてわずかなチャネル長を有するＲＦ
−ＤＭＯＳ構造において、レジストマスクの窓が、ソースインプランテーション
に対して制御ゲートにおいて終端する必要がなく、ドリフト空間に重なってもよ
いことである。この場合、ソース／ドレインインプランテーションの際に制御ゲ
ートとドリフト空間との間に、高濃度にドーピングされ浮遊する狭い領域が形成
され、その電位は、前置接続され完全に空乏化されたＶＬＤＤゾーンによって、
ドレイン電圧が高い場合でもゲート絶縁体の降伏電圧以下の値に制限される。ド
リフト空間の長さと、このドリフト空間内のウェル領域の境界の位置とによって
ＤＭＯＳトランジスタの降伏電圧および高周波特性を、各回路の要求に最適に適
合化することができる。ＣＭＯＳ互換のこのＤＭＯＳトランジスタの作製は、有
利にもつぎのように行うことができる。すなわち、ゲート絶縁体、制御ゲート、
ウェル領域、ソースおよびドレイン領域、ならびにすべてのコンタクトおよび導
体路が、通常の回路トランジスタの相応する部分領域と一緒に何らの付加的な技
術的コストなしに作製されるように行うことができるのである。ここでこのＶＬ
ＤＤ領域は、最も簡単な場合、例えばＭＯＳトランジスタの制御ゲートを構造化
した後に行われる、マスクのない付加的なインプランテーションによって形成す
ることができるか、またはこのＶＬＤＤ領域は、通常のＣＭＯＳプロセスでは不
要な付加的なレジストマスクによってインプランテーションされるか、またはこ
の領域のドーピングが、大きな面積のイオンインプランテーションと、付加的な
レジストマスクによるインプランテーションとの組み合わせによって行われる。
最後に示したケースでは、３段階に段階付けられた殊に有利な、ドリフト空間に
おける電位分布を達成することができ、これは実施例において説明する。
【０００８】 本発明のＤＭＯＳトランジスタ設計の別の有利な実施形態では、フィールドプ
レートを利用して、このフィールドプレートの下にあるドリフト空間の部分にお
ける半導体電位を、絶縁体表面の場合によっては存在する静的な電荷から遮蔽す
る。ここでこのフィールドプレートは、第１の導体路面において制御ゲートに隣
接するドリフト空間の部分に配置されており、かつＤＭＯＳトランジスタのゲー
トまたはソースに接続されている。
【０００９】 別の実施形態では、ドリフト空間において浮遊して配置されるドレイン領域に
接続されている第２のフィールドプレートが、高濃度にドーピングされたドレイ
ン領域に隣接するドリフト空間の部分にわたって取り付けられる。この第２のフ
ィールドプレートは、有利には最上部または比較的上部にある導体路面の金属か
ら構成され、所望の降伏電圧に依存して、第１のフィールドプレートと共に重な
り領域を構成するか、またはむき出しのドリフト空間の一部だけを、高濃度にド
ーピングされたドレイン領域の近くにおいて覆うことができる。
【００１０】 降伏電圧が２００Ｖ以上である適用に対して、上記のフィールドプレートを、
ドレイン電極のまわりに円形に配置され互いに絶縁された複数の金属ストライプ
によって置き換えることができ、これらのストライプは、ドレイン領域の導電形
を有する高濃度にドーピングされた小領域にそれぞれ接続されている。ここで高
濃度にドーピングされ浮遊している上記の小領域は、基本的にウェル領域外にあ
るドリフト空間の部分に配置されており、ドリフト空間における均一な電界分布
に対して正しく段階付けられた電位を、上記の円形の金属領域および半導体表面
に固定するために使用される。
【００１１】 高い降伏電圧に対する本発明の別の有利な発展形態により、ウェル領域と、弱
くドーピングされたドリフト空間の部分との間の接合領域において、比較的均一
な電界分布が達成され、これはマスク（Schablone）を固有に構成することによ
って行われ、ここでこのマスクによって、ウェル領域をインプランテーションす
るためのレジストマスクが形成される。ここではドリフト空間にある横方向のウ
ェル境界の近傍においてレジストマスクに極めて小さな切り込み、パーフォレー
ションまたは中断部が形成され、これらの寸法は、完成した素子においてウェル
領域の垂直方向における貫入の深さよりも小さいかまたはほぼこれに匹敵する。
これによってウェル領域の縁部における横方向のドーピング勾配も同様に低減さ
れる。殊に極めて高抵抗の基板を使用する際には、マスクのないまたはレジスト
マスクを介して実行されるＶＬＤＤ領域のインプランテーション時に、ウェル領
域の外部においてもウェル領域の導電形を有するドーピング素子を付加的にイン
プランテーションすることは、ドリフト空間における最適に電位分布を調整する
ために有利である。必要があればこのために固有のレジストマスクを使用するこ
とも可能である。ここではインプランテーションエネルギーを選択して、実際の
ＶＬＤＤインプランテーションの貫入の深さよりも、貫入の深さを格段に大きく
なるようするが、ＶＬＤＤ領域が完全に空乏化された際にこの付加的なドーピン
グの少なくとも最大の部分が空間電荷領域にあるようにする。ウェル領域の導電
形を有する付加的なドーピングの面ドーズ量（Flaechdosis）は、その上にある
ＶＬＤＤ領域の正味ドーズ量よりも小さいかまたはこれに等しい。この手段によ
り、ＶＬＤＤ領域のあらかじめ与えられた最大電位において（この領域が完全に
空乏化された際）、ドリフト領域におけるＶＬＤＤの正味ドーピングをｐウェル
領域の外部で高くし、ひいてはＲｏｎを相応に低減することができる。
【００１２】 本発明の特徴は、請求項、説明、実施例および図面に記載されており、個々の
特徴は、それ自体だけでまたは複数が組み合わされて保護し得る実施形態をそれ
ぞれ表し、ここではこれらに対しても保護を要求するものである。以下では本発
明を複数の実施例において詳しく説明する。所属の図面は、本発明のＣＭＯＳ互
換ラテラルＤＭＯＳトランジスタの構造を概略的に示している。
【００１３】 実施例１ ｐ基板１と、弱くドーピングされたエピタキシー層２とを有するＳｉウェーハ
には、標準のＣＭＯＳプロセスステップによって最初にフィールド酸化領域３，
ｐウェル領域４、ゲート酸化物５およびポリＳｉ領域６が形成される。引き続い
て通常のＣＭＯＳプロセルにおいては使用されないレジストマスクの窓によって
、ゲートスペーサ８を作製する前に、ＶＬＤＤ領域７および７ａが、低エネルギ
ーのＡｓインプランテーションにより、また１０１３／ｃｍ２以下のドーズ量で
実現される。その後、ＣＭＯＳ標準プロセスが、ゲートスペーサ８，ｎ＋領域９
，９ａ，９ｂおよび９ｃのインプランテーション、ならびにｐ＋領域１０の作製
によって継続される。
【００１４】 制御ゲート６とＶＬＬＤ領域７との間には、高濃度にドーピングされたドレイ
ン領域９の導電形を有する高濃度にドーピングされ浮遊している疑似ドレイン領
域９ｂがあり、これは制御ゲート６に直に接しており、その最大の電位は、ゲー
ト降伏電圧以下のドレイン電圧においてすでに完全に空乏化される、ＶＬＤＤ領
域の領域７によってコントロールされる。
【００１５】 標準の流れには含まれていないさらなるプロセスとして、マスキングの行われ
ないＰインプランテーションが行われ、これによって弱くドーピングされたＶＬ
ＤＤ領域１１が作製される。その後、ドリフト空間の表面全体が、ドレイン領域
（ＶＬＤＤ領域７，１１，７ａ）の導電形を有するゾーンによって覆われ、ここ
では表面についての正味ドーピング濃度は５・１０１２Ａｔ／ｃm２を上回らな
い。ここで上記のゾーンは、高濃度にドーピングされたドレイン領域９に比して
低濃度にドーピングされている。引き続きシリサイド化ブロック層（Salizidblo
ckerschicht）１２のデポジットおよび構造化と、領域１３のシリサイド化（Sal
izierung）と、絶縁層１４のデポジットおよび平坦化と、コンタクト窓１５のエ
ッチングと金属充填と、第１のアルミニウム導体路面のデポジットおよび構造化
とが行われる。上記の技術的な流れによって作製されるＤＭＯＳトランジスタは
、ドリフト空間における最適な電界分布を安定化するために２つの金属リング１
６ｂおよび１６ｃを有しており、ここで外側にあるソース端子１６ａを有する上
記のＤＭＯＳトランジスタのソース領域９ｃは、この構造体の中心にある高濃度
にドーピングされた、ドレインコンタクト１６を有するドレイン領域９のまわり
にリング上に形成されており、また上記の金属リング１６ｂおよび１６ｃはドリ
フト空間の大部分を覆っている。制御ゲートに隣接する金属リング１６ｂは、同
じリングに導電的に接続されており、高濃度にドーピングされたＶＬＤＤ領域７
をウェル領域において覆っている。第２の金属リング１６ｃは、最大のドレイン
電圧が印加される際には、中程度の正の電位にあり、この電位は、ドレイン電圧
に比べて格段に低く、また電位ゾンデとして作用する、ドリフト空間内のｎ＋領
域９ａを介して調整される。
【００１６】 金属リング１６ｃのエッジは、ドリフト空間表面の等電位線に近似的に平行に
延在する。領域１６，１６ａ，１６ｂおよび１６ｃは、集積回路に対する標準の
導体路系の１つまたは複数の導体路面の一部である。図１に示した配置によって
、ドレイン電位を、制御ゲートの方向に複数の段階で階段状に下げることができ
る。ここでは第１の段階の高さは、ドレイン領域に隣接する高濃度にドーピング
されたＶＬＤＤ領域７ａを完全に空乏化するために必要な電圧によって与えられ
る。上記のＬＤＭＯＳトランジスタの横方向の幾何学形状を最適化することによ
って達成することができるのは、可能な限りに小さなオン抵抗Ｒｏｎで、ドレイ
ン降伏電圧を、高濃度のドーピングされたドレイン領域と基板との間の垂直方向
のなだれ降伏によって決定することである。これによって同じ技術的な流れによ
り、中適度の動作電圧と、同時にＲＦ−ＤＭＯＳ−パワートランジスタとを有す
る数１００Ｖに対する、ロジックに適用される高速のＭＯＳトランジスタを、同
じウェーハに作製することができる。この際に付加的な作製コストは、付加的な
レジストマスクと、マスキングが行われかつ大きな面積で行われるイオンインプ
ランテーションとだけである。
【００１７】 実施例２ 標準のＣＭＯＳプロセスステップによる弱くドーピングされたエピタキシー層
２と、ｐ基板１とを有するＳｉウェーハにはまず、フィールド酸化層３と、ｐウ
ェル領域４と、ゲート酸化物５と、ポリＳｉ領域６とが作製され、ここで本発明
では、ウェル領域のドーピングのマスキングに利用されるレジストマスクは、ド
リフト空間内で、マスクのエッジおよび／またはその近傍において、適切に配置
された可能な限りに小さな切り込み、パーフォレーションまたは中断部を有し、
ここでインプランテーションエネルギーおよびインプランテーション後に作用す
る熱負荷は、ウェル領域４に対して選択して、ウェル領域４の貫入の深さが、ド
リフト空間の領域において、上記の切り込み、パーフォレーションまたは中断部
の寸法に少なくとも匹敵するようにする。これに以降は実施例１にしたがって行
われる。
【００１８】 実施例３ 別の変形実施例では、フィールド酸化物領域３と、ｐウェル領域４と、ゲート
酸化物５と、ポリＳi領域とをＣＭＯＳプロセスステップによって作製した後、
ＶＬＤＤ領域を、マスクなしに大きな面積でイオンインプランテーションによっ
てドーピングする。その他の点では実施例１または２にしたがって行われる。
【００１９】 実施例４ フィールド酸化物領域３と、ｐウェル領域４と、ゲート酸化物５と、ポリＳi
領域６とをＣＭＯＳプロセスステップによって作製した後、ＶＬＤＤ領域のドー
ピングを、レジストマスクによるマスキングと、大きな面積のイオンインプラン
テーションとを組み合わせることによって行い、マスキングによるインプランテ
ーションの際に、高濃度にドーピングされたドレイン領域（９）に直に接するド
レイン空間の部分領域が覆われるようにする。残りの方法ステップは、実施例１
および２に説明したように行われる。
【００２０】 ここでは、具体的な実施例に基づいて、ＣＭＯＳ互換ラテラルＤＭＯＳトラン
ジスタと、このようなトランジスタを作製する方法とを説明した。しかしながら
ここで注意すべきであるのは、本発明は、実施例における説明の詳細には制限さ
れないことである。それは請求項の枠において変更および変形が請求されている
からである。
【図面の簡単な説明】
【図１】 本発明のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの構造を概略的に示す図
である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＪＰ，Ｕ Ｓ (72)発明者 ベルント ハイネマン ドイツ連邦共和国 フランクフルト （オ ーデル） シャルマイエンヴェーク 29 (72)発明者 ディーター クノル ドイツ連邦共和国 フランクフルト （オ ーデル） ウーファーシュトラーセ ７ (72)発明者 ヴォルフガング ヴィンクラー ドイツ連邦共和国 フランクフルト （オ ーデル） プフラウメンアレー 50 Ｆターム(参考） 5F140 AA01 AA11 AA25 AA30 AA40 AC21 BA01 BA16 BD05 BF01 BF04 BF11 BF18 BG08 BG34 BH05 BH13 BH14 BH30 BH47 BJ08 BK13 BK34 CB01 CB08 CD09 CF04 【要約の続き】 間の全表面は、高濃度にドーピングされたドレイン領域 に比して低濃度のドーピングされたゾーンによって覆わ れており、ここでこれはドレイン領域（ＶＬＤＤ）と同 じタイプの導電形を有する。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタであって、 ゲート絶縁体（５）は、制御ゲート（６）の下の電流が流れる（アクティブな
    ）全領域にて均一な厚さを有しており、 該制御ゲートの下にトランジスタの閾値電圧を決定する、高いドーピング濃度
    を有する表面近くのゾーン（４）（ウェル領域）を配置して、該ゾーンが、前記
    のアクティブな領域の上にある制御ゲート（６）の下の全領域を占め、該制御ゲ
    ート（６）と、高濃度にドーピングされたドレイン領域（９）との間のいわゆる
    ドリフト空間内で終わるようにし、 前記の高濃度にドーピングされたドレイン領域（９）のすぐ隣および下の半導
    体領域は少なくとも、ウェルのドーピングに比して格段に低いドーピング濃度を
    有している形式のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタにおいて、 前記のドリフト空間の全表面は、高濃度にドーピングされた前記のドレイン領
    域（９）に比して低濃度にドーピングされた、ドレイン領域（ＶＬＤＤ領域（７
    ，１１））の導電形を有するゾーンによって覆われており、 該ゾーンでは面についての正味ドーピング濃度は、５・１０１２Ａｔ／ｃm３
    の値を上回らず、 該ゾーンは、ゲート絶縁体（５）の降伏電圧を下回るドレイン電圧が印加され
    る際には、少なくとも、制御ゲート（６）に隣接しウェル領域（４）にあるドリ
    フト空間の部分か、または制御ゲート（６）に直接接する高濃度にドーピングさ
    れた、高濃度にドーピングされたドレイン領域（９）の導電形を有するゾーン（
    ９ｂ）に隣接するドレイン空間の部分にて、半導体表面まで自由な電荷が完全に
    空乏化されることを特徴とする、 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタ。
  2. 【請求項２】 前記ＶＬＤＤ領域のドーピングは、ＤＭＯＳトランジスタの
    ドリフト空間の外部においても、制御ゲート（６）によって覆われていない、ア
    クティブなＳｉ領域のすべての部分面で行われる、 請求項１に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタ。
  3. 【請求項３】 ウェル領域（４）における、ＶＬＤＤ領域（７）の表面につ
    いての正味ドーピング量は、制御ゲート（６）のドレイン側のエッジに至るまで
    、高濃度にドーピングされたドレイン領域（９）との境界におけるウェル領域（
    ４）よりも高い、 請求項１に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタ。
  4. 【請求項４】 ウェル領域（４）における、ＶＬＤＤ領域（７）の表面につ
    いての正味ドーピング量は、制御ゲート（６）のドレイン側のエッジに至るまで
    、および高濃度にドーピングされたドレイン領域（９）に直に接する、ドリフト
    空間の別のゾーン（７ａ）にて前記ドリフト空間の残りの領域より高い、 請求項１に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタ。
  5. 【請求項５】 高濃度にドーピングされたドレイン領域（９）は、リング状
    のドリフト空間により、また該リング状のドリフト空間はリング状の制御ゲート
    （６）によって包囲されており、 制御ゲート（６）に隣接する高濃度にドーピングされたＶＬＤＤ領域（７，１
    １，７ａ）の部分（７）以外ではドリフト空間は、高濃度にドーピングされたド
    レイン領域（９）の導電形を有し浮遊する高濃度の１つまたは複数の領域（９ａ
    ）を有しており、 該領域（９ａ）または複数の該領域（９ａ）の各々は、ドレイン領域（９）の
    周りに同心で配置された金属リング（１６ｃ）に接続されており、これによって
    金属リング（１６ｃ）または同心で配置された複数の金属リング（１６ｃ）の外
    側のエッジが、ドリフト空間表面の等電位線に近似的に平行に延在し、ここで１
    つまたは複数の同心の金属リング（１６ｃ）は、集積回路に対する標準の導体路
    経路の１つまたは複数の導体路の一部である、 請求項３または４に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタ。
  6. 【請求項６】 制御ゲート（６）とＶＬＤＤ領域（７，１１，７ａ）との間
    に、高濃度のドレイン領域（９）の導電形を有し浮遊する、高濃度にドーピング
    された疑似ドレイン領域（９ｂ）が設けられており、 該疑似ドレイン領域は、制御ゲート（６）に直に接しており、その最大電位は
    、ゲート降伏電圧以下のドレイン電圧にて完全に空乏化される、ＶＬＤＤ領域の
    領域によってコントロールされる、 請求項１から５までのいずれか１項に記載のＣＭＯＳ互換ラテラルＤＭＯＳト
    ランジスタ。
  7. 【請求項７】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの作製方法にお
    いて、 ウェル領域（４）のドーピングをマスキングするために利用されるレジストマ
    スクは、ドリフト空間内のマスクエッジおよび／または該マスクエッジの近くに
    て、適切に配置された可能な限りに小さな切り込み、パーフォレーションまたは
    中断部を有しており、 インプランテーションエネルギーおよびインプランテーション後に作用するウ
    ェル領域（４）に対する熱負荷を選択して、ウェル領域（４）の貫入の深さが、
    ドリフト空間の領域にて、前記切り込み、パーフォレーションまたは中断部の寸
    法の少なくとも匹敵するようにすることを特徴とする、 請求項１に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの作製方法。
  8. 【請求項８】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの作製方法にお
    いて、 ゲート絶縁体（５）と、制御ゲート（６）と、ソース領域（９ｃ）と、制御ゲ
    ート（６）の直ぐ下にあり閾値電圧および別のトランジスタ特性を決定する、Ｄ
    ＭＯＳトランジスタのウェル領域（４）とは、同じ半導体基板（１）に集積され
    る比較的に低い動作電圧に対する標準ＭＯＳトランジスタの相応する構成部分と
    一緒に作製され、また後者と同じパラメタを有することを特徴とする、 請求項１に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの作製方法。
  9. 【請求項９】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの作製方法にお
    いて、 ＶＬＤＤ領域（７）の少なくとも１部のイオンインプランテーションのドーピ
    ングを固有のレジストマスクによって行うことを特徴とする、 請求項１から６までのいずれか１項に記載のＣＭＯＳ互換ラテラルＤＭＯＳト
    ランジスタを作製する方法。
  10. 【請求項１０】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタの作製方法に
    おいて、 ＶＬＤＤ領域（７，１１，７ａ）をマスクなしに大きな面積でイオンインプラ
    ンテーションによってドーピングすることを特徴とする、 請求項２に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方法
    。
  11. 【請求項１１】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方
    法において、 ＶＬＤＤ領域（７，１１）のドーピングを、レジストマスクによるマスキング
    と大きな面積でのイオンインプランテーションとを組み合わせることによって行
    い、これにより、マスキングされるイオンインプランテーションでは、高濃度の
    ドーピングされたドレイン領域（９）に隣接するドリフト空間の部分領域が覆わ
    れ、かつ該部分領域にて大きな面積のイオンインプランテーションにより、ＶＬ
    ＤＤ領域の低濃度にドーピングされた部分（１１）が生じることを特徴とする、 請求項３に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方法
    。
  12. 【請求項１２】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方
    法において、 ＶＬＤＤ領域におけるドーピングを、レジストマスクによるマスキングと大き
    な面積でのイオンインプランテーションとを組み合わせることによって行い、こ
    れにより、マスキングされるイオンインプランテーションでは、ドリフト空間の
    領域が覆われ、ここで該領域は、制御ゲート（６）また高濃度のドーピングされ
    たドレイン領域（９ｂ）に直に接しておらず、該部分領域にて大きな面積のイオ
    ンインプランテーションにより、ＶＬＤＤ領域の低濃度にドーピングされた部分
    （１１）が生じることを特徴とする、 請求項４に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方法
    。
  13. 【請求項１３】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方
    法において ＤＭＯＳトランジスタの制御ゲート（６）の領域における高濃度にドーピング
    されたソースおよびドレイン領域をマスキングするためのレジストマスクを構成
    して、制御ゲート（６）の窓開口部がドレイン側において重なり合うようにする
    ことを特徴とする、 請求項６に記載のＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方法
    。
  14. 【請求項１４】 ＣＭＯＳ互換ラテラルＤＭＯＳトランジスタを作製する方
    法において、 マスキングされるまたはマスキングされないイオンインプランテーションに関
    連して、または固有のレジストマスクを介して、ウェル領域（４）に直に接する
    、ＶＬＤＤ領域（１１，７ａ）の下のドリフト空間の少なくとも１つの部分領域
    を、付加的にウェル領域（４）の導電形を有するイオンによってドーピングし、
    ここで５・１０１２／ｃｍ２以下のドーズ量を適用する、 請求項１から６までのいずれか１項に記載のＣＭＯＳ互換ラテラルＤＭＯＳト
    ランジスタを作製する方法。
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