DE10063135A1 - CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transistors - Google Patents

CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transistors

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Abstract

Die Erfindung betrifft einen CMOS-kompatiblen lateralen DMOS-Transistor und ein Verfahren zur Herstellung eines derartigen Transistors. DOLLAR A Aufgabe der Erfindung ist es, einen CMOS-kompatiblen DMOS-Transistor und ein Verfahren zur Herstellung eines derartigen Transistors vorzuschlagen, der durch eine geeignete Layoutgestaltung wahlweise für sehr hohe Drainspannungen oder für die Leistungsverstärkung bei sehr hohen Frequenzen ausgelegt werden kann und der mit geringem Zusatzaufwand im Vergleich zu einer üblichen sub-mum-Fertigungstechnologie für CMOS-Schaltkreise herstellbar ist. DOLLAR A Ein Gate-Isolator des erfindungsgemäßen CMOS-kompatiblen lateralen DMOS-Transistors weist unter einem Steuergate im gesamten stromdurchflossenen (aktiven) Bereich eine einheitliche Dicke auf. Unter dem Steuergate ist eine die Transistorschwellspannung bestimmende oberflächennahe Zone mit erhöhter Dotierungskonzentration (Wellbereich) so angeordnet, dass sie die gesamte Fläche unter dem auf aktivem Gebiet liegenden Steuergate einnimmt und innerhalb eines sogenannten Driftraumes zwischen dem Steuergate und einem hochdotierten Draingebiet endet. Die gesamte Oberfläche des Driftraums ist von einer im Vergleich zum hochdotierten Draingebiet niedrig dotierten Zone von Leitungstyp des Draingebietes (VLDD) bedeckt.

Description

Die Erfindung betrifft einen CMOS-kompatiblen lateralen DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transistors.
Es sind eine Vielzahl von lateralen DMOS-Transistorkonstruktionen sowohl für den Einsatz als Hochspannungsbauelement mit mehr als 100 V Drainspannung, als auch für die Hochfrequenzleistungsverstärkung bei mittleren Betriebspannungen, z. B. im Bereich zwischen 10 V und 20 V bekannt. Ein bekannter Typ von LDMOS- Konstruktionen verwendet einen abgestuften Gateisolator zur Reduzierung der Feld­ stärke an der drainseitigen Kante des Steuergates. Ein Beispiel sind die besonders für hohe Drainspannungen geeigneten sogenannten Fieldgap oder Thick-Field-Drift Re­ gion Anordnungen, beispielsweise beschrieben in I. Yoshida u. a., IEDM Tech. Dig. 1997, p. 51-53 sowie in T. R. Efland u. a., IEDM Tech. Dig. 1998, p. 679-682. Letz­ tere Konstruktion ist aber bei typischen Feldoxiddicken von ca. 0,5 µm nicht ohne weiteres skalierbar für sehr hohe Grenzfrequenzen (Länge des Driftgebietes < 0,5 µm für ft < 20 GHz) und nur bedingt kompatibel mit einer standardmäßigen CMOS- Technologie.
Insbesondere ist trotz zusätzlicher Lackmaske für eine LDD-Implantation unter dem Feldgebiet bei modernen Isolationstechniken, z. B. bei der sogenannten "Shallow Trench"-Technologie, die Dotierung der Randbereiche des Feldgebietes problema­ tisch.
Andere Konstruktionen verwenden anstelle des normalen dünnen Gate- Dielektrikums der Standardtransistoren einen gesondert erzeugten dickeren Gateiso­ lator für die DMOS-Strukturen im gesamten Steuergatebereich oder in einem Teil desselben, vgl. T. R. Efland u. a., IEDM Tech. Dig. 1998, p. 679-682, was ebenfalls mit einem erheblichen Zusatzaufwand verbunden ist und im ersteren Falle zusätzlich die Sättigungssteilheit der Transistoren verringert. Weitere bekannte Konstruktionen (sogenannte Activgap oder Low Voltage Planar Anordnungen, wie in I. Yoshida u. a., IEDM Tech. Dig. 1997, p. 51-53 und T. R. Efland u. a., IEDM Tech. Dig. 1998, p. 679-682 beschrieben, vermeiden die oben genannten technologischen Nachteile, indem sie im Wesentlichen nur den standardmäßigen CMOS-Prozess zu ihrer Her­ stellung benötigen, erreichen aber keinen optimalen Kompromiss zwischen der Drain-Durchbruchspannung, dem On-Widerstand (Ron) und der Grenzfrequenz. Ins­ besondere ist die Gewährleistung einer ausreichenden Langzeitstabilität infolge ver­ stärkter Heißelektroneneffekte durch zu hohe Feldstärken an der drainseitigen Gate­ kante erschwert.
Kürzlich wurde vorgeschlagen, die Dotierung des LDD-Gebiets im Driftraum durch einen sogenannten Splitt-LDD-Prozess abzustufen und dabei die LDD-Dotierung in Nähe der Gatekante soweit zu verringern, dass in diesem Bereich bei hinreichender Drainspannung eine vollständige Verarmung an freien Ladungsträgern erreicht wird und dadurch die Heißelektroneneffekte und die Drain/Gate Kapazität reduziert wer­ den, vgl. S. Xu u. a., IEDM Tech. Dig. 1999, p. 201-204. Bei diesem Vorschlag ist jedoch in jedem Falle eine zusätzliche Lackmaske im Vergleich zum CMOS- Standardprozess erforderlich. Trotz dieser Maßnahme ist der On-Widerstand Ron durch die notwendigerweise extrem geringe LDD-Dotierung in Gatenähe verhält­ nismäßig hoch und eine gleichzeitige Realisierung von optimierten HF-DMOS- Transistoren zusammen mit DMOS-Transistoren für sehr hohe Drain­ durchbruchspannungen (< 100 V) und niedrigem On-Widerstand Ron ist infolge der höheren drainseitigen Dotierung des nicht verarmbaren LDD-Bereiches nicht mög­ lich.
Aufgabe der Erfindung ist es, die oben genannten Nachteile des Standes der Technik zu beseitigen und einen CMOS-kompatiblen DMOS-Transistor und Verfahren zur Herstellung eines derartigen Transistors vorzuschlagen, der durch eine geeignete Layoutgestaltung wahlweise für sehr hohe Drainspannungen oder für die Leistungs­ verstärkung bei sehr hohen Frequenzen ausgelegt werden kann und der mit geringem Zusatzaufwand im Vergleich zu einer üblichen sub-µm-Fertigungstechnologie für CMOS-Schaltkreise herstellbar ist. Gleichzeitig soll, ohne dass der Fertigungsauf­ wand erhöht wird, für eine gegebene Durchbruchspannung das Produkt aus On- Widerstand Ron und Drain-Gate Kapazität verringert werden. Diese Aufgabe wird durch die Merkmale des Hauptanspruchs und der nebengeordneten Ansprüche gelöst.
In der erfindungsgemäßen Transistorkonstruktion nimmt die die Schwellspannung bestimmende oberflächennahe Zone mit erhöhter Dotierungskonzentration (der so­ genannte Wellbereich) die gesamte aktive Fläche unter dem Steuergate und zusätz­ lich mindestens einen Teil des Driftraumes zwischen dem Steuergate und dem hochdotierten Draingebiet ein. In diesem Driftraum zwischen Steuergate und Drain wird eine relativ zum hochdotierten Draingebiet niedrig dotierte Halbleiterzone des gleichen Leitungstyps (VLDD-Gebiet) selbstjustierend zur drainseitigen Kante des Steuergates erzeugt. Dabei wird die Nettodotierung dieses VLDD-Gebietes so gering (< 5 × 1012 Dotierungsatome pro cm2) gewählt, dass dieses Gebiet mindestens in dem an das Steuergate angrenzenden, mit der Welldotierung versehenen Bereich des Driftraumes bei einer Drainspannung unterhalb der Durchbruchspannung des dünnen Gateisolators total an freien Ladungsträgern verarmt, wenn das Steuergate gesperrt ist. Dadurch wird bewirkt, dass das Halbleiterpotential in Nähe der Gatekante einer weiteren Erhöhung der Drainspannung nicht bzw. nur mit wesentlich verringertem Anstieg folgt und selbst in einem extrem dünnen Gateisolator auch bei einer hohen Drainspannung keine unzulässig hohe elektrische Feldstärke auftritt. Durch Optimie­ rung des vertikalen Dotierungsprofils außerhalb des Wellbereiches und der VLDD- Dotierung kann erreicht werden, dass an der Grenze des Wellbereiches innerhalb des Driftraumes ein lateraler Potentialabfall in Richtung auf das Steuergate entsteht, wel­ cher die gewöhnlich an der Drain- und Gatekante auftretenden Feldstärkemaxima reduziert. Im Vergleich zu der von S. Xu u. a. beschriebenen Lösung muss die VLDD-Dotierung in Nähe der Gatekante wegen der dort vorhandenen, den Driftraum überlappenden höheren Welldotierung nicht reduziert werden, sondern kann mit Rücksicht auf Ron sogar deutlich höher eingestellt werden, als im übrigen Teil des Driftraumes, obwohl das Potential bei totaler Verarmung dieses Bereiches sehr nied­ rig gehalten werden kann, z. B. 2 V. Dadurch wird, ohne dass andere Nachteile auf­ treten, der On-Widerstand Ron im Vergleich zu den bisher bekannten Lösungen ver­ ringert. Ein weiterer Vorteil dieser Konstruktion mit einem mindestens im Wellbe­ reich bereits bei kleiner Drainspannung total verarmten VLDD-Gebiet liegt darin, dass bei RF-DMOS-Strukturen mit sehr geringer Kanallänge das Fenster der Lack­ maske für die Sourceimplantation nicht auf dem Steuergate enden muss, sondern den Driftraum überlappen darf. In diesem Falle bildet sich bei der Source/Drain- Implantation zwischen dem Steuergate und dem Driftraum ein floatendes, schmales, hochdotiertes Gebiet aus, dessen Potential durch die vorgeschaltete total verarmte VLDD-Zone auch bei hohen Drainspannungen auf einen Wert unterhalb der Durch­ bruchspannung des Gateisolators begrenzt wird. Durch die Länge des Driftraumes und die Position der Grenze des Wellbereiches innerhalb des Driftraumes kann die Durchbruchspannung und das Hochfrequenzverhalten des DMOS-Transistors den jeweiligen Schaltungsanforderungen optimal angepasst werden. Die Herstellung des CMOS-kompatiblen DMOS-Transistors kann zweckmäßigerweise so erfolgen, dass der Gateisolator, das Steuergate, der Wellbereich, die Source- und Draingebiete so­ wie alle Kontakte und Leitbahnen gleichzeitig mit den entsprechenden Teilgebieten der normalen Schaltungstransistoren ohne irgendeinen zusätzlichen technologischen Aufwand erzeugt werden. Das VLDD-Gebiet kann hierbei im einfachsten Falle durch eine maskenlose Zusatzimplantation, die z. B. nach der Strukturierung der Steuergates der MOS-Transistoren erfolgt, erzeugt werden, oder das VLDD-Gebiet wird durch eine zusätzliche, im normalen CMOS-Prozess nicht benötigte Lackmaske implantiert, oder die Dotierung dieses Gebietes erfolgt durch die Kombination einer großflächigen Ionenimplantation mit einer Implantation durch eine zusätzliche Lackmaske. In letzterem Falle kann eine im Ausführungsbeispiel beschriebene, be­ sonders günstige, dreifach abgestufte Potentialverteilung im Driftraum erzielt wer­ den.
In einer weiteren zweckmäßigen Ausgestaltung der erfindungsgemäßen DMOS- Transistorkonstruktion wird eine in der ersten Leitbahnebene über dem an das Steu­ ergate anschließenden Teil des Driftraumes angeordnete und mit dem Gate oder Source des DMOS-Transistors verbundene Feldplatte dazu benutzt, das Halbleiterpo­ tential in dem unter der Feldplatte liegenden Teil des Driftraumes gegen eventuelle statische Aufladungen der Isolatoroberfläche abzuschirmen.
In einer weiteren Ausgestaltung wird eine zweite Feldplatte, welche mit einem im Driftraum floatend angeordneten Draingebiet verbunden ist, über dem an das hoch­ dotierte Draingebiet anschließenden Teil des Driftraumes angebracht. Diese zweite Feldplatte wird vorzugsweise aus dem Metall der obersten oder einer höherliegenden Leitbahnebene gebildet und kann in Abhängigkeit von der gewünschten Durchbruch­ spannung mit der ersten Feldplatte einen Überlappungsbereich ausbilden oder nur einen Teil des freiliegenden Driftraumes in Nähe des hochdotierten Draingebietes bedecken.
Für Anwendungen mit Durchbruchspannungen < 200 V können die genannten Feld­ platten durch mehrere voneinander isolierte, ringförmig um die Drainelektrode angeordnete Metallstreifen ersetzt werden, welche jeweils mit einem kleinen hochdotier­ ten Gebiet vom Leitungstyp des Draingebietes verbunden sind. Die genannten klei­ nen floatenden hochdotierten Gebiete werden dabei grundsätzlich im außerhalb des Wellgebietes gelegenen Teil des Driftraums angeordnet und dienen zur Fixierung eines für eine gleichmäßige Feldverteilung im Driftraum richtig abgestuften Potenti­ als auf den oben genannten ringförmigen Metallstreifen und auf der Halbleiterober­ fläche.
Eine weitere günstige Ausgestaltung der Erfindung für hohe Durchbruchspannungen erzielt eine gleichmäßigere Feldverteilung im Übergangsbereich zwischen dem Wellgebiet und dem schwächer dotierten Teil des Driftraumes durch eine spezielle Gestaltung der Schablone, mit welcher die Resistmaske für die Implantation des Wellgebietes erzeugt wird. Dabei werden in Nähe der im Driftraum gelegenen latera­ len Wellgrenze sehr kleine Einschnitte, Perforationen oder Unterbrechungen in der Resistmaske erzeugt, welche in ihren Abmessungen kleiner als oder vergleichbar mit der vertikalen Eindringtiefe des Wellbereiches im fertigen Bauelement sind. Dadurch wird der laterale Dotierungsgradient am Rande des Wellgebietes ebenfalls verringert. Vor allem bei der Verwendung sehr hochohmiger Substrate kann es zur Einstellung einer optimalen Potentialverteilung im Driftraum zweckmäßig sein, bei der masken­ losen oder über eine Lackmaske durchgeführten Implantation der VLDD-Gebiete auch außerhalb des Wellbereiches zusätzlich ein Dotierelement vom Leitungstyp des Wellbereiches zu implantieren. Bei Bedarf kann hierfür auch eine gesonderte Lack­ maske verwendet werden. Die Implantationsenergie wird dabei so gewählt, dass die Eindringtiefe deutlich größer ist, als diejenige der eigentlichen VLDD Implantation, dass aber wenigstens der größte Teil dieser Zusatzdotierung bei totaler Verarmung des VLDD-Gebietes im Raumladungsbereich liegt. Die Flächendosis dieser Zusatz­ dotierung vom Leitungstyp des Wellbereiches ist kleiner oder gleich der Nettodosis im darüber liegenden VLDD-Gebiet. Mit dieser Maßanhme wird es bei vorgegebe­ nem Maximalpotential im VLDD-Gebiet (bei totaler Verarmung desselben) möglich, die Nettodotierung des VLDD-Gebietes im Driftbereich außerhalb des p- Wellbereiches zu erhöhen und damit Ron entsprechend zu senken.
Die Merkmale der Erfindung gehen außer aus den Ansprüchen auch aus der Be­ schreibung, den Ausführungsbeispielen und der Zeichnung hervor, wobei die einzel­ nen Merkmale jeweils für sich allein oder zu mehreren in Form von Unterkombinati­ onen schutzfähige Ausführungen darstellen, für die hier Schutz beansprucht wird. In mehreren Ausführungsbeispielen wird die Erfindung im Folgenden näher erläutert. Die zugehörige Zeichnung zeigt schematisch den Aufbau eines erfindungsgemäßen CMOS-kompatiblen lateralen DMOS-Transistors.
Beispiel 1
Auf Si-Scheiben mit einem p--Substrat 1 und einer schwach dotierten Epitaxie­ schicht 2 werden mit standardmäßigen CMOS-Prozesschritten zunächst die Feld­ oxidgebiete 3, die p-Wellgebiete 4, das Gateoxid 5 und die Poly-Si-Gebiete 6 er­ zeugt. Anschließend werden durch die Fenster einer im normalen CMOS-Prozess nicht vorkommenden Lackmaske die VLDD-Gebiete 7 und 7a vor der Herstellung der Gatespacer 8 durch eine As-Implantation geringer Energie und mit einer Dosis < 1013/cm2 realisiert. Danach wird der CMOS-Standardprozess mit der Herstellung der Gatespacer 8, der Implantation der n+-Gebiete 9, 9a, 9b und 9c sowie der p+-Gebiete 10 fortgesetzt.
Zwischen dem Steuergate 6 und dem VLDD-Gebiet 7 befindet sich ein floatendes hochdotiertes Pseudodraingebiet 9b vom Leitungstyp des hochdotierten Draingebie­ tes 9, welches sich unmittelbar an das Steuergate 6 anschließt und dessen maximales Potential von dem bereits bei Drainspannungen unterhalb der Gatedurchbruchspan­ nung total verarmten Bereich 7 des VLDD-Gebietes kontrolliert wird.
Als weiterer nicht im Standardablauf enthaltener Prozess folgt eine unmaskierte P-Implantation zur Herstellung der schwächer dotierten VLDD-Gebiete 11. Danach ist die gesamte Oberfläche des Driftraumes von einer im Vergleich zum hochdotier­ ten Draingebiet 9 niedrig dotierten Zone vom Leitungstyp des Draingebietes (VLDD-Gebiete 7, 11, 7a) bedeckt, in welcher die flächenbezogene Nettodotie­ rungskonzentration einen Wert von 5.1012 At/cm2 nicht überschreitet. Anschließend wird der Standardprozess mit der Abscheidung und Strukturierung der Salizidblo­ ckerschicht 12, der Salizierung der Gebiete 13, der Abscheidung und Planarisierung der Isolatorschicht 14, der Ätzung und Metallverfüllung der Kontaktfenster 15 und der Abscheidung und Strukturierung der ersten Aluminiumleitbahnebene weiterge­ führt. Der mit obenstehendem technologischen Ablauf hergestellte DMOS- Transistor, dessen Sourcegebiet 9c mit einem außenliegenden Sourceanschluss 16a ringförmig um das im Zentrum der Struktur liegende hochdotierte Draingebiet 9 mit dem Drainkontakt 16 ausgebildet ist, besitzt zur Stabilisierung einer optimalen Feld­ verteilung im Driftraum zwei Metallringe 16b und 16c, die den Driftraum zum großen Teil bedecken. Der dem Steuergate benachbarte Metallring 16b ist mit demsel­ ben leitend verbunden und bedeckt das höherdotierte VLDD-Gebiet 7 im Wellbe­ reich. Der zweite Metallring 16c liegt bei anliegender maximaler Drainspannung auf einem mittleren positiven Potential, welches im Vergleich zur Drainspannung deut­ lich niedriger ist und über das als Potentialsonde wirkende, innerhalb des Driftrau­ mes liegende n+-Gebiet 9a eingestellt wird.
Die äußeren Kanten des Metallringes 16c verlaufen näherungsweise parallel zu den Äquipotentiallinien der Driftraumoberfläche. Die Gebiete 16, 16a, 16b, 16c sind Bestandteil einer oder mehrerer Leitbahnebenen des standardmäßigen Leitbahnsys­ tems für integrierte Schaltkreise. Mit der in der Fig. 1 skizzierten Anordnung kann das Drainpotential in mehreren Stufen in Richtung auf das Steuergate treppenförmig abgebaut werden. Dabei ist die Höhe der ersten Stufe durch die zur totalen Verar­ mung des an das Draingebiet anschließenden höherdotierten VLDD-Gebietes 7a er­ forderliche Spannung gegeben. Durch Optimierung der Lateralgeometrie des be­ schriebenen LDMOS-Transistors kann erreicht werden, dass bei kleinstmöglichem On-Widerstand Ron die Draindurchbruchspannung durch den vertikalen Lawinen­ durchbruch zwischen dem hochdotierten Draingebiet und dem Substrat bestimmt wird. Auf diese Weise ist es möglich, mit dem gleichen technologischen Ablauf schnelle MOS-Transistoren für Logikanwendungen mit niedrigen Betriebsspannun­ gen gleichzeitig mit RF-DMOS-Leistungstransistoren für mittlere Betriebsspannun­ gen und mit Hochspannungstransistoren für mehrere 100 V auf der gleichen Scheibe herzustellen. Der zusätzliche Fertigungsaufwand besteht dabei lediglich in einer zu­ sätzlichen Lackmaske und einer maskierten und einer großflächig durchgeführten Ionenimplantation.
Beispiel 2
Auf Si-Scheiben mit einem p--Substrat 1 und einer schwach dotierten Epitaxie­ schicht 2 mit standardmäßigen CMOS-Prozessschritten werden zunächst die Feld­ oxidgebiete 3, die p-Wellgebiete 4, das Gateoxid 5 und die Poly-Si-Gebiete 6 er­ zeugt, wobei erfindungsgemäß die zur Maskierung der Dotierung des Wellberei­ ches 4 benutzte Lackmaske innerhalb des Driftraumes an der Maskenkante und/oder in der Nähe derselben mit geeignet angeordneten kleinstmöglichen Einschnitten, Perforationen oder Unterbrechungen versehen ist, wobei die Implantationsenergie und die nach der Implantation wirksame Wärmebelastung für den Wellbereich 4 so gewählt sind, dass die Eindringtiefe des Wellbereiches 4 im Gebiet des Driftraumes mit den Abmessungen besagter Einschnitte, Perforationen oder Unterbrechungen mindestens vergleichbar ist. Im Weiteren wird nach Beispiel 1 verfahren.
Beispiel 3
In einer weiteren Ausführungsvariante wird nach der Erzeugung der Feldoxidgebie­ te 3, der p-Wellgebiete 4, des Gateoxid 5 und der Poly-Si-Gebiete 6 durch CMOS- Prozessschritte das VLDD-Gebiet ohne Maske großflächig durch eine Ionenimplan­ tation dotiert. Im Übrigen wird nach den Beispielen 1 oder 2 verfahren.
Beispiel 4
Nach der Erzeugung der Feldoxidgebiete 3, der p-Wellgebiete 4, des Gateoxides 5 und der Poly-Si-Gebiete 6 durch CMOS-Prozesschritte wird die Dotierung des VLDD-Gebiets durch die Kombination einer durch eine Lackmaske maskierten und einer großflächigen Ionenimplantation so durchgeführt, dass bei der maskierten Io­ nenimplantation ein an das hochdotierte Draingebiet (9) direkt angrenzender Teilbe­ reich des Driftraumes abgedeckt wird. Die übrigen Verfahrensschritte werden wie in den Beispielen 1 und 2 erläutert, vollzogen.
In der vorliegenden Beschreibung wurden anhand eines konkreten Ausführungsbei­ spiels ein CMOS-kompatibler lateraler DMOS-Transistor und Verfahren zur Herstel­ lung eines derartigen Transistors erläutert. Es sei aber vermerkt, dass die vorliegende Erfindung nicht auf die Einzelheiten der Beschreibung im Ausführungsbeispiel be­ schränkt ist, da im Rahmen der Ansprüche Änderungen und Abwandlungen bean­ sprucht werden.

Claims (14)

1. CMOS-kompatibler lateraler DMOS-Transistor, bei welchem der Gateisolator (5) unter dem Steuergate (6) im gesamten stromdurchflossenen (aktiven) Bereich ei­ ne einheitliche Dicke aufweist und bei welchem unter dem Steuergate eine die Transistorschwellspannung bestimmende oberflächennahe Zone (4) mit erhöhter Dotierungskonzentration (Wellbereich) so angeordnet ist, dass sie die gesamte Fläche unter dem auf aktivem Gebiet liegenden Steuergate (6) einnimmt und in­ nerhalb des sogenannten Diftraumes zwischen dem Steuergate (6) und dem reich unmittelbar neben und unter dem hochdotierten Draingebiet (9) eine deut­ lich geringere Dotierungskonzentration im Vergleich zur Welldotierung besitzt, dadurch gekennzeichnet, dass die gesamte Oberfläche des Driftraumes von ei­ ner im Vergleich zum hochdotierten Draingebiet (9) niedrig dotierten Zone vom Leitungstyp des Draingebietes (VLDD-Gebiet (7, 11)) bedeckt ist, in welcher die flächenbezogene Nettodotierungskonzentration einen Wert von 5.1012 At/cm2 nicht überschreitet und welche bei einer anliegenden Drainspannung, die unter der Durchbruchsspannung des Gateisolators (5) liegt, mindestens in dem an das Steuergate (6) angrenzenden, im Wellbereich (4) liegenden Teil des Driftraumes oder in dem an eine unmittelbar an das Steuergate (6) anschließende hochdotierte Zone (9b) vom Leitungstyp des hochdotierten Draingebietes (9) angrenzenden Teil des Driftraumes bis zur Halbleiteroberfläche total an freien Ladungsträgern verarmt ist.
2. CMOS-kompatibler lateraler DMOS-Transistor nach Anspruch 1, dadurch ge­ kennzeichnet, dass die Dotierung des VLDD-Gebietes auch außerhalb des Drift­ raumes der DMOS-Transistoren auf allen nicht von den Steuergates (6) bedeck­ ten Teilflächen der aktiven (d. h. nicht von Feldoxid bedeckten) Si-Gebiete vor­ handen ist.
3. CMOS-kompatibler lateraler DMOS-Transistor nach Anspruch 1, dadurch ge­ kennzeichnet, dass die flächenbezogene Nettodotierungsmenge des VLDD- Gebietes (7) im Wellbereich (4) bis zur drainseitigen Kante des Steuergates (6) höher ist als außerhalb des Wellbereiches (4) an der Grenze zum hochdotierten Draingebiet (9).
4. CMOS-kompatibler lateraler DMOS-Transistor nach Anspruch 1, dadurch ge­ kennzeichnet, dass die flächenbezogene Nettodotierungsmenge des VLDD- Gebietes (7) im Wellbereich (4) bis zur drainseitigen Kante des Steuergates (6) und in einer an das hochdotierte Draingebiet (9) unmittelbar angrenzenden weite­ ren Zone (7a) des Driftraumes höher ist, als in dem übrigen Bereich des Drift­ raumes.
5. CMOS-kompatibler lateraler DMOS-Transistor nach Anspruch 3 oder 4, da­ durch gekennzeichnet, dass das hochdotierte Draingebiet (9) von einem ring­ förmigen Driftraum und dieser wiederum von einem ringförmigen Steuergate (6) umgeben ist, wobei außerhalb des an das Steuergate (6) anschließenden höherdo­ tierten Teiles (7) des VLDD-Gebietes (7, 11, 7a) der Driftraum mit einem oder mehreren floatenden hochdotierten Gebiet(en) (9a) vom Leitungstyp des hochdo­ tierten Draingebietes (9) versehen ist, wobei dieses Gebiet (9a) oder jedes dieser Gebiete (9a) seinerseits derart mit einem konzentrisch um das Draingebiet (9) angeordneten Metallring (16c) verbunden ist, dass die äußeren Kanten des Me­ tallringes (16c) oder mehrerer konzentrisch angeordneter Metallringe (16c) nähe­ rungsweise parallel zu den Äquipotentiallinien der Driftraumoberfläche verlaufen und der oder die konzentrischen Metallringe (16c) dabei Bestandteil einer oder mehrerer Leitbahnebenen des standardmäßigen Leitbahnsystems für integrierte Schaltkreise sind.
6. CMOS-kompatibler lateraler DMOS-Transistor nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass sich zwischen dem Steuerga­ te (6) und dem VLDD-Gebiet (7, 11, 7a) ein floatendes hochdotiertes Pseu­ dodraingebiet (9b) vom Leitungstyp des hochdotierten Draingebietes (9) befin­ det, welches sich unmittelbar an das Steuergate (6) anschließt und dessen maxi­ males Potential von dem bei Drainspannungen unterhalb der Gatedurchbruchspannung total verarmten Bereich des VLDD-Gebietes kontrolliert wird.
7. Verfahren zur Herstellung eines wie in Anspruch 1 beschriebenen CMOS- kompatiblen DMOS-Transistors, dadurch gekennzeichnet, dass die zur Maskie­ rung der Dotierung des Wellbereiches (4) benutzte Lackmaske innerhalb des Driftraumes an der Maskenkante und/oder in der Nähe derselben mit geeignet angeordneten kleinstmöglichen Einschnitten, Perforationen oder Unterbrechun­ gen versehen ist, wobei die Implantationsenergie und die nach der Implantation wirksame Wärmebelastung für den Wellbereich (4) so gewählt sind, dass die Eindringtiefe des Wellbereiches (4) im Gebiet des Driftraumes mit den Abmes­ sungen besagter Einschnitte, Perforationen oder Unterbrechungen mindestens vergleichbar ist.
8. Verfahren zur Herstellung eines wie in Anspruch 1 beschriebenen CMOS- kompatiblen lateralen DMOS-Transistors, dadurch gekennzeichnet, dass der Gateisolator (5), das Steuergate (6), der Sourcebereich (9c) und der unmittelbar unter dem Steuergate (6) liegende, die Schwellspannungen und andere Transis­ toreigenschaften bestimmende Wellbereich (4) des DMOS-Transistors gemein­ sam mit den entsprechenden Bestandteilen von auf dem gleichen Halbleitersub­ strat (1) integrierten Standard-MOS-Transistoren für vergleichsweise niedrige Betriebsspannungen erzeugt werden und die gleichen Parameter aufweisen, wie letztere.
9. Verfahren zur Herstellung eines wie in den Ansprüchen 1 bis 6 beschriebenen CMOS-kompatiblen DMOS-Transistors, dadurch gekennzeichnet, dass die Do­ tierung durch Ionenimplantation mindestens eines Teiles des VLDD-Gebietes (7) durch eine besondere Lackmaske erfolgt.
10. Verfahren zur Herstellung eines wie in Anspruch 2 beschriebenen CMOS- kompatiblen DMOS-Transistors, dadurch gekennzeichnet, dass das VLDD- Gebiet (7, 11, 7a) ohne Maske großflächig durch eine Ionenimplantation dotiert wird.
11. Verfahren zur Herstellung eines wie in Anspruch 3 beschriebenen CMOS- kompatiblen DMOS-Transistors, dadurch gekennzeichnet, dass die Dotierung des VLDD-Gebietes (7, 11) durch die Kombination einer durch eine Lackmaske maskierten und einer großflächigen Ionenimplantation so erfolgt, dass bei der maskierten Ionenimplantation ein an das hochdotierte Draingebiet (9) angrenzen­ der Teilbereich des Driftraumes abgedeckt wird und in diesem Teilbereich durch die großflächige Ionenimplantation der niedriger dotierte Teilbereich (11) des VLDD Gebietes entsteht.
12. Verfahren zur Herstellung eines wie Anspruch 4 beschriebenen CMOS- kompatiblen DMOS-Transistors, dadurch gekennzeichnet, dass die Dotierung des VLDD-Gebiets durch die Kombination einer durch eine Lackmaske maskier­ ten und einer großflächigen Ionenimplantation so erfolgt, dass bei der maskierten Ionenimplantation ein Bereich des Driftraumes abgedeckt wird, der nicht unmit­ telbar an das Steuergate (6) oder das hochdotierte Draingebiet (9b) angrenzt und in diesem Teilbereich durch die großflächige Ionenimplantation der niedriger do­ tierte Teilbereich (11) des VLDD Gebietes entsteht.
13. Verfahren zur Herstellung eines wie Anspruch 6 beschriebenen CMOS- kompatiblen lateralen DMOS-Transistors, dadurch gekennzeichnet, dass eine Lackmaske zur Maskierung der hochdotierten Source- und Draingebie­ te (9, 9a, 9b, 9c) im Bereich des Steuergates (6) der DMOS-Transistoren so ges­ taltet ist, dass die Fensteröffnung das Steuergate (6) drainseitig überlappt.
14. Verfahren zur Herstellung eines CMOS-kompatiblen lateralen DMOS-Transistors nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass im Zusammenhang mit einer maskierten oder unmaskierten Ionenimplantation zur Dotierung des VLDD-Gebietes oder über eine gesonderte Lackmaske mindestens ein an den Wellbereich (4) umnittelbar angrenzender Teilbereich des Driftraumes unterhalb des VLDD-Gebietes (11, 7a) zusätzlich mit Ionen vom Leitungstyp des Wellbereiches (4) dotiert wird, wobei eine Dosis < 5.1012/cm2 zur Anwendung kommt.
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