DE102015118616B3 - Latchup-fester Transistor - Google Patents

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Katarzyna Kowalik-Seidl
Markus Schmitt
Winfried Kaindl
Matthias Wegscheider
Björn Fischer
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Abstract

Beschrieben wird ein Verfahren zum Herstellen eines Transistorbauelements und ein Transistorbauelement. Das Verfahren umfasst: Herstellen eines Sourcegebiets eines ersten Dotierungstyps in einem Bodygebiet eines zweiten Dotierungstyps in einem Halbleiterkörper; und Herstellen eines Niedrigwiderstandsgebiets des zweiten Dotierungstyps angrenzend an das Sourcegebiet in dem Bodygebiet, wobei das Herstellen des Sourcegebiets das Implantieren von Dotierstoffpartikeln des ersten Dotierungstyps unter Verwendung einer Implantationsmaske über eine erste Oberfläche des Halbleiterkörpers in das Bodygebiet aufweist, und wobei das Implantieren der Dotierstoffpartikel des ersten Dotierungstyps eine Schrägimplantation aufweist.

Description

  • Diese Beschreibung betrifft allgemein ein Transistorbauelement, insbesondere ein feldeffektgesteuertes Transistorbauelement mit einer isolierten Gateelektrode.
  • Feldeffektgesteuerte Transistorbauelemente mit einer isolierten Gateelektrode, wie beispielsweise MOSFETs oder IGBTs sind als elektronische Schalter in Automobil-, Industrie-, Haushalts- oder Unterhaltungselektronikanwendungen weit verbreitet. Diese Transistorbauelemente sind mit Sperrspannungsfestigkeiten zwischen einigen Volt und einigen 100 Volt, bis hin zu einigen Kilovolt erhältlich. Ein feldeffektgesteuertes Transistorbauelement mit einer isolierten Gateelektrode umfasst ein Sourcegebiet eines ersten Dotierungstyp (Leitfähigkeitstyps) in einem Bodygebiet eines zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyps. Ein Driftgebiet des ersten Leitfähigkeitstyps grenzt an das Bodygebiet an und ist zwischen dem Bodygebiet und einem Draingebiet angeordnet. Die Gateelektrode ist benachbart zu dem Bodygebiet, durch ein Gatedielektrikum von dem Bodygebiet dielektrisch isoliert und dient dazu, einen leitenden Kanal in dem Bodygebiet zwischen dem Sourcegebiet und dem Driftgebiet zu steuern. Diese Art von Transistorbauelement wird allgemein als MOS-(Metal Oxide Semiconductor)-Transistorbauelement bezeichnet, obwohl die Gateelektrode nicht notwendigerweise ein Metall enthält und das Gatedielektrikum nicht notwendigerweise ein Oxid enthält.
  • In einem MOS-Transistorbauelement bilden das Sourcegebiet, das Bodygebiet und das Driftgebiet einen parasitären (intrinsischen) Bipolartransistor, wobei das Bodygebiet das Basisgebiet dieses Bipolartransistors bildet. Dieser parasitäre Bipolartransistor kann unter Überlastbedingungen einschalten. Beispiele solcher Überlastbedingungen umfassen einen Lawinendurchbruch, Höhenstrahlung, Überstrom (einen Kurzschluss in einer in Reihe zu dem MOS-Transistor geschalteten Last) und das Kommutieren einer an den MOS-Transistor angeschlossenen Last. Das Einschalten des parasitären Bipolartransistors bewirkt, dass der MOS-Transistor einschaltet, so dass der MOS-Transistor unbeabsichtigt einschaltet und nicht mehr durch die Gateelektrode eingeschaltet werden kann. Ein solches Einschalten des parasitären Bipolartransistors wird üblicherweise als Latchup bezeichnet und kann zu einer irreversiblen Zerstörung des Bauelements führen, wenn der Last-(Drain-Source)-Strom nicht extern begrenzt wird. Sogar dann wenn die Source- und Bodygebiete des MOS-Transistors durch eine Metallisierung kurzgeschlossen sind, kann ein Spannungsabfall im Bodygebiet, das heißt, zwischen der Basis und dem Emitter des Bipolartransistors auftreten, und den parasitären Bipolartransistor einschalten.
  • Die US 6 140 679 A beschreibt ein Verfahren zum Herstellen eines vertikalen MOS-Transistors, bei dem ein Draingebiet in einer vertikalen Richtung eines Halbleiterkörpers zu einem Sourcegebiet und einem Bodygebiet beabstandet ist. Eine Herstellung des Bodygebiets umfasst ein Schrägimplantationsverfahren, bei dem Dotierstoffatome unter Verwendung einer Implantationsmaske in eine Oberfläche eines Halbleiterkörpers implantiert werden, wobei eine Implantationsrichtung gegenüber einer Senkrechten der Oberfläche geneigt ist.
  • Die US 2003 / 0 060 014 A1 beschreibt ein Lithographiesystem mit einem Wandlerelement, das basierend auf eingestrahltem Licht mehrere Elektronenstrahlen erzeugt, mittels derer eine Lackschicht strukturiert werden kann. Zwischen der Lackschicht und dem Wandlerelement ist eine Schutzfolie angeordnet, die Löcher aufweist, durch welche die Elektronenstrahlen die Schutzfolie passieren können.
  • Die WO 2002 / 099 909 A1 beschreibt einen vertikalen MOSFET.
  • Die DE 103 53 772 A1 beschreibt ein Verfahren zum Herstellen eines lateralen MOS-FET. Bei diesem Verfahren werden zur Herstellung eines Sourcegebiets und eines Draingebiets Dotierstoffatome schräg in eine Oberfläche eines Halbleiterkörpers implantiert.
  • Die Aufgabe der Erfindung besteht darin, ein Verfahren zum Herstellen eines robusten Transistorbauelement, das nicht zu einem Latchup neigt, und ein solches Transistorbauelement zur Verfügung zu stellen. Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und durch ein Transistorbauelement nach Anspruch 20 gelöst.
  • Ein Beispiel betrifft ein Verfahren. Das Verfahren umfasst das Herstellen eines Sourcegebiets eines ersten Dotierungstyps in einem Bodygebiet eines zweiten Dotierungstyps in einem Halbleiterkörper und das Herstellen eines Niedrigwiderstandsgebiets (engl.: low resistance region) des zweiten Dotierungstyps, das an das Sourcegebiet angrenzt, in dem Bodygebiet. Das Herstellen des Sourcegebiets umfasst eine maskierte Implantation von Dotierstoffpartikeln des ersten Dotierungstyps über eine erste Oberfläche des Halbleiterkörpers in das Bodygebiet, und das Implantieren der Dotierpartikel des ersten Dotierungstyps umfasst eine Schrägimplantation.
  • Ein weiteres Beispiel betrifft ein Transistorbauelement mit wenigstens einer Transistorzelle. Die wenigstens eine Transistorzelle umfasst in einem Halbleiterkörper ein Sourcegebiet eines ersten Dotierungstyps in einem Bodygebiet eines zweiten Dotierungstyps, ein Draingebiet und ein Driftgebiet des ersten Dotierungstyps, das an das Bodygebiet angrenzt und zwischen dem Bodygebiet und dem Draingebiet angeordnet ist, ein Niedrigwiderstandsgebiet des zweiten Dotierungstyps in dem Bodygebiet und angrenzend an das Sourcegebiet; und eine Gateelektrode, die durch ein Gatedielektrikum dielektrisch gegenüber dem Sourcegebiet und dem Bodygebiet isoliert ist und oberhalb einer ersten Oberfläche des Halbleiterkörpers angeordnet ist. Die Länge eines Überlapps zwischen dem Sourcegebiet und der Gateelektrode ist größer als 70 Nanometer und ein Dotierprofil des Niedrigwiderstandsgebiets entlang einer Linie, die senkrecht zu der ersten Oberfläche ist und durch eine Kante der Gateelektrode geht, umfasst ein Maximum von mehr als 1E19 cm–3.
  • Beispiele sind unten anhand von Zeichnungen erläutert. Die Zeichnungen dienen zum Veranschaulichen bestimmter Prinzipien, so dass nur Aspekte, die zum Verständnis dieser Prinzipien notwendig sind, dargestellt sind. Die Zeichnungen sind nicht maßstabsgerecht. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Merkmale.
  • 1 zeigt eine vertikale Schnittansicht eines Abschnitts eines Transistorbauelements gemäß einem Beispiel;
  • 2 zeigt eine Draufsicht eines Transistorbauelements mit streifenförmigen Transistorzellen;
  • 3 zeigt eine Draufsicht eines Transistorbauelements mit polygonalen Transistorzellen;
  • 4 zeigt einen Abschnitt eines Transistorbauelements des in 1 dargestellten Typs, um das Vorhandensein eines inhärenten bipolaren Sperrschichttransistors (Bipolar Junction Transistor, BJT) in dem Transistorbauelement zu veranschaulichen.
  • 5A–5D veranschaulichen ein Beispiel eines Verfahrens zum Herstellen eines Sourcegebiets und eines Niedrigwiderstandsgebiets in einem Transistorbauelement des in 1 gezeigten Typs;
  • 6A–6B veranschaulichen ein Verfahren zum Herstellen eines in 5C gezeigten Spacers gemäß einem Beispiel;
  • 7A–7B veranschaulichen ein Verfahren zum Herstellen eines in 5C gezeigten Spacers gemäß einem Beispiel;
  • 8A–8C veranschaulichen eine Modifikation des in den 5A–5D gezeigten Verfahrens;
  • 9A–9B veranschaulichen einen Zweifach-(Doppel)-Implantationsprozess zum Herstellen des Sourcegebiets;
  • 10A–10C veranschaulichen einen Vierfach-Implantationsprozess zum Herstellen des Sourcegebiets;
  • 11 veranschaulicht eine Variation einer Schwellenspannung eines Transistorbauelements, das gemäß dem in den 5A–5D gezeigten Verfahren hergestellt wurde, und eines Transistorbauelements, das gemäß einem herkömmlichen Verfahren hergestellt wurde;
  • 12 veranschaulicht eine Robustheit des inhärenten bipolaren Sperrschichttransistors in Transistorbauelementen, die mit unterschiedlichen Spacerdicken hergestellt wurden;
  • 13 ist eine vergrößerte Ansicht eines Abschnitts des Transistorbauelements;
  • 14A–14B veranschaulichen ein Beispiel eines Verfahrens zum Herstellen von Kompensationsgebieten in dem bei dem in den 5A–5D gezeigten Verfahren verwendeten Halbleiterkörper; und
  • 15A–15B veranschaulichen ein weiteres Beispiel eines Verfahrens zum Herstellen von Kompensationsgebieten in dem bei dem in den 5A–5D gezeigten Verfahren verwendeten Halbleiterkörper.
  • In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zur Veranschaulichung spezielle Ausführungsbeispiele, wie die Erfindung verwendet werden kann. Selbstverständlich können die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden, sofern nicht explizit etwas anderes angegeben ist.
  • 1 zeigt eine vertikale Schnittansicht eines Transistorbauelements, insbesondere eines feldeffektgesteuerten Transistorbauelements mit einer isolierten Gateelektrode. Das Transistorbauelement umfasst einen Halbleiterkörper 100 und aktive Bauelementgebiete in dem Halbleiterkörper 100. Der Halbleiterkörper 100 kann ein herkömmliches Halbleitermaterial, wie beispielsweise Silizium (Si), Siliziumkarbid (SiC), Galliumarsenid (GaAs), Galliumnitrid (GaN), oder ähnliches umfassen. Die aktiven Bauelementgebiete umfassen ein Sourcegebiet 12, ein Bodygebiet 11, ein Driftgebiet 14 und ein Draingebiet 15. Beispielsweise ist das Sourcegebiet 12 von einem ersten Dotierungstyp (Leitfähigkeitstyp), das Bodygebiet 11 ist von einem zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyp (Leitfähigkeitstyp) und das Driftgebiet 14 ist von einem ersten Dotierungstyp. Das Bodygebiet 11 trennt das Sourcegebiet 12 von dem Driftgebiet 14. Das Driftgebiet 14 grenzt an das Bodygebiet 11 an und ist zwischen dem Bodygebiet 11 und dem Draingebiet 15 angeordnet. Das Driftgebiet 14 kann an das Draingebiet 15 angrenzen. Gemäß einem weiteren Beispiel (das in 1 in gestrichelten Linien dargestellt ist) ist ein Feldstoppgebiet 16 des selben Dotierungstyps wie das Driftgebiet 14, jedoch mit einer unterschiedlichen Dotierungskonzentration, zwischen dem Driftgebiet 14 und dem Draingebiet 15 angeordnet.
  • Bezug nehmend auf 1 ist eine Gateelektrode 21 benachbart zu dem Bodygebiet 11 angeordnet und durch ein Gatedielektrikum 22 dielektrisch gegenüber dem Bodygebiet 11 isoliert. Bei dem in 1 gezeigten Beispiel sind das Gatedielektrikum 22 und die Gateelektrode 21 auf einer ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet und erstrecken sich in einer ersten lateralen Richtung x des Halbleiterkörpers 100 von dem Sourcegebiet 12 entlang des Bodygebiets 11 zu einem Abschnitt des Driftgebiets 14, der sich bis an die erste Oberfläche 101 erstreckt. Diese Art von Gateelektrode, die auf einer Oberfläche eines Halbleiterkörpers angeordnet ist, wird üblicherweise als planare Gateelektrode bezeichnet. Die Gateelektrode 21 kann ein herkömmliches Gateelektrodenmaterial umfassen, wie beispielsweise ein Metall oder ein hochdotiertes polykristallines Halbleitermaterial, wie beispielsweise Polysilizium. Das Gatedielektrikum 22 kann ein herkömmliches Gatedielektrikumsmaterial umfassen, wie beispielsweise ein Oxid, ein Nitrid oder Kombinationen hiervon.
  • Das Draingebiet 15 ist elektrisch (ohmsch) an den Drainknoten D angeschlossen, die Gateelektrode 21 ist elektrisch an den Gateknoten G angeschlossen und das Sourcegebiet 12 und das Bodygebiet 11 sind elektrisch an dem Sourceknoten S angeschlossen. Der Drainknoten D, der Gateknoten G und der Sourceknoten S sind in 1 nur schematisch dargestellt. Das Sourcegebiet 12 und das Bodygebiet 11 sind über eine Sourceelektrode 31 elektrisch an dem Sourceknoten S angeschlossen.
  • Das in 1 gezeigte Transistorbauelement ist ein vertikales Transistorbauelement. Das heißt, das Sourcegebiet 12 und das Draingebiet 15 sind in einer vertikalen Richtung z des Halbleiterkörpers 100 voneinander beabstandet. Die vertikale Richtung z ist eine Richtung senkrecht zu der ersten Oberfläche 101. Die erste laterale Richtung x, in der das Sourcegebiet 12 und ein Abschnitt des Driftgebiets 14 voneinander beabstandet sind, ist im Wesentlichen parallel zu der ersten Oberfläche 101.
  • Bezug nehmend auf 1 umfasst das Transistorbauelement außerdem ein Niedrigwiderstandsgebiet 13 des zweiten Dotierungstyps. Dieses Niedrigwiderstandsgebiet 13 ist beabstandet zu der ersten Oberfläche 101, grenzt an das Sourcegebiet 12 in der vertikalen Richtung z an und erstreckt sich in der ersten lateralen Richtung x entlang eines Abschnitts des Sourcegebiets 12. Dieses Niedrigwiderstandsgebiet 13 grenzt außerdem an die Sourceelektrode 31 an. Die Funktion des Niedrigwiderstandsgebiets 13 ist unten anhand von 4 erläutert.
  • Das Transistorbauelement kann mehrere identische Transistorzellen aufweisen. In 1 ist nur eine solche Transistorzelle in durchgezogenen Linien gezeigt.
  • Zusätzliche Transistorzellen sind in 1 in gepunkteten Linien dargestellt. Jede Transistorzelle umfasst ein Sourcegebiet 12, ein Bodygebiet 11 und ein Niedrigwiderstandsgebiet 13, wobei zwei benachbarte Transistorzellen sich ein Bodygebiet 11 teilen können. Die mehreren Transistorzellen können sich das Driftgebiet 14, das Draingebiet 15 und das optionale Feldstoppgebiet 16 teilen. Die einzelnen Transistorzellen sind parallel geschaltet, indem die Sourcegebiete 12 und die Bodygebiete 11 an den Sourceknoten S angeschlossen sind und indem die Gateelektroden 21 an den Gateknoten G angeschlossen sind.
  • Optional umfasst das Transistorbauelement zusätzlich ein Kompensationsgebiet 17 (in 1 in gestrichelten Linien dargestellt) des zweiten Dotierungstyps, der komplementär zu dem ersten Dotierungstyp ist. Das Kompensationsgebiet 17 grenzt an das Driftgebiet 14 an und ist an den Sourceknoten S angeschlossen. Bei dem in 1 gezeigten Beispiel grenzt das Kompensationsgebiet 17 an das Bodygebiet 11 an, so dass das Kompensationsgebiet 17 über das Bodygebiet 11 und das Niedrigwiderstandsgebiet 13 an dem Sourceknoten S angeschlossen ist. Ein Transistorbauelement mit einem Kompensationsgebiet, wie es beispielsweise in 1 gezeigt ist, wird allgemein als Superjunction-Transistorbauelement oder Kompensationsbauelement bezeichnet.
  • 2 zeigt eine horizontale Querschnittsansicht gemäß einem Beispiel des in 1 gezeigten Transistorbauelements. Ein Layout dieses Transistorbauelements kann als Streifenlayout bezeichnet werden. Bei diesem Beispiel ist die wenigstens eine Transistorzelle eine langgestreckte Transistorzelle (Streifenzelle), so dass das Sourcegebiet 12 und das Bodygebiet 11 in einer zweiten lateralen Richtung y des Halbleiterkörpers lang gestreckte Bauelementgebiete sind. Die zweite laterale Richtung y ist im Wesentlichen parallel zu der ersten lateralen Richtung x, die anhand von 1 erläutert wurde. Entsprechend ist in langgestreckten Transistorzellen das Niedrigwiderstandsgebiet 13 ein langgestrecktes Bauelementgebiet und die Gateelektrode 21 (in 2 nicht dargestellt) erstreckt sich in der zweiten lateralen Richtung y entlang des Sourcegebiets 12 und des Bodygebiets 11. Die Bodygebiete 11 mehrerer Transistorzellen sind durch das Driftgebiet 14 getrennt.
  • 3 zeigt eine horizontale Querschnittsansicht gemäß einem weiteren Beispiel des in 1 gezeigten Transistorbauelements. Ein Layout dieses Transistorbauelements kann als polygonales Layout bezeichnet werden. Bei diesem Beispiel ist die wenigstens eine Transistorzelle eine polygonale Transistorzelle, so dass das Bodygebiet 11 im Wesentlichen polygonal ist und das Sourcegebiet 12 die Form eines polygonalen Rings des selben Polygontyps wie das Bodygebiet 11 besitzt. Die Gateelektrode 21 (in 3 nicht gezeigt) ist eine planare Elektrode mit einer polygonalen Öffnung des selben Polygontyps wie das Bodygebiet 11 oberhalb des Bodygebiets 11. Die Bodygebiete 11 mehrerer Transistorzellen sind durch das Driftgebiet 14 getrennt. "Polygonal" bedeutet bei dem in 3 gezeigten Beispiel "rechteckig". Dies ist jedoch nur ein Beispiel. Andere Polygone, wie beispielsweise Fünfecke, Sechsecke oder sogar Kreise können ebenso verwendet werden.
  • Das Transistorbauelement kann als n-leitendes Transistorbauelement oder als p-leitendes Transistorbauelement realisiert sein. Die Art des Transistorbauelements ist durch den Dotierungstyp des Sourcegebiets 12 definiert. Bei einem n-leitenden Transistorbauelement sind das Sourcegebiet 12 und das Driftgebiet 14 n-dotiert, während das Bodygebiet 11 und das Niedrigwiderstandsgebiet 13 p-dotiert sind. Bei einem p-leitenden Transistorbauelement sind das Sourcegebiet 12 und das Driftgebiet 14 p-dotiert, während das Bodygebiet 11 und das Niedrigwiderstandsgebiet 13 n-dotiert sind. Außerdem kann das Transistorbauelement als ein MOSFET (Metal Oxide Semiconductor Field-Effect Transistor) oder als IGBT (Insulated Gate Bipolar Transistor) realisiert sein. Bei einem MOSFET hat das Draingebiet 15 den selben Dotierungstyp wie das Sourcegebiet 12, so dass das Draingebiet 15 bei einem n-leitenden Transistorbauelement n-dotiert und bei einem p-leitenden Transistorbauelement p-dotiert ist. Bei einem IGBT hat das Draingebiet 15 einen Dotierungstyp, der komplementär zu dem Dotierungstyp des Sourcegebiets 12 ist. Bei einem Reverse-Conducting-(RC)-IGBT (einem rückwärts leitenden IGBT) kann das Draingebiet Emitterkurzschlüsse des selben Dotierungstyps wie das Driftgebiet aufweisen.
  • Eine Dotierungskonzentration des Sourcegebiets 12 ist beispielsweise aus einem Bereich zwischen 1E18 cm–3 und 1E21 cm–3 ausgewählt, eine Dotierungskonzentration des Driftgebiets 14 ist aus einem Bereich zwischen 1E13 cm–3 und 1E17 cm–3 ausgewählt, eine Dotierungskonzentration des Bodygebiets 11 ist aus einem Bereich zwischen 1E15 cm–3 und 1E19 cm–3 ausgewählt, und eine Dotierungskonzentration des Draingebiets 15 ist aus dem gleichen Bereich wie die Dotierungskonzentration des Sourcegebiets 12 ausgewählt.
  • Das oben erläuterte Transistorbauelement ist ein spannungsgesteuertes Transistorbauelement, das abhängig von einem Spannungspegel einer Spannung VGS zwischen dem Gateknoten G und dem Sourceknoten S ein- oder ausschaltet. Diese Spannung VGS ist nachfolgend als Gate-Source-Spannung bezeichnet. Das Transistorbauelement schaltet ein, wenn der Spannungspegel der Gate-Source-Spannung VGS einen Schwellenpegel erreicht, der bewirkt, dass die Gateelektrode 21 durch Feldeffekt einen Inversionskanal in dem Bodygebiet 11 zwischen dem Sourcegebiet 12 und dem Driftgebiet 14 erzeugt. Der Schwellenpegel ist nachfolgend als Schwellenspannung Vth bezeichnet. Wenn das Transistorbauelement einschaltet und eine Spannung zwischen dem Drainknoten D und dem Sourceknoten S angelegt wird, ermöglicht dieser Inversionskanal einen Stromfluss zwischen dem Draingebiet 15 und dem Sourcegebiet 12 beziehungsweise dem Drainknoten D und dem Sourceknoten S. Die Spannung zwischen dem Drainknoten D und dem Sourceknoten S ist nachfolgend als Drain-Source-Spannung bezeichnet.
  • Zwischen dem Bodygebiet 11 und dem Driftgebiet 14 und zwischen dem Driftgebiet 14 und dem optionalen Kompensationsgebiet 17 weist das Transistorbauelement einen pn-Übergang auf. Wenn der Spannungspegel der Gate-Source-Spannung VGS unterhalb des Schwellenpegels ist, so dass kein leitender Kanal in dem Bodygebiet 11 vorhanden ist, und eine Spannung zwischen dem Drainknoten D und dem Sourceknoten S angelegt wird, die den pn-Übergang des Transistorbauelements in Rückwärtsrichtung polt, ist das Transistorbauelement im Aus-Zustand. Ein n-leitendes Transistorbauelement ist beispielsweise im Aus-Zustand, wenn die Gate-Source-Spannung VGS unterhalb der Schwellenspannung Vth ist und die Drain-Source-Spannung eine positive Spannung ist, das heißt, der Drainknoten D ein höheres elektrisches Potential als der Sourceknoten S besitzt. Unter normalen Betriebsbedingungen kann im Aus-Zustand des Transistorbauelements ein Spannungspegel der Drain-Source-Spannung bis zu der sogenannten Sperrspannungsfestigkeit ansteigen. Diese Sperrspannungsfestigkeit ist abhängig vom speziellen Design des Transistorbauelements und kann bis zu einigen 100 Volt (V), wie beispielsweise 600V, 800V oder 1200V betragen.
  • Aufgrund des Sourcegebiets 12 des ersten Dotierungstyps, des Bodygebiets 11 des zweiten Dotierungstyps und des Driftgebiets 14 des ersten Dotierungstyps umfasst das Transistorbauelement inhärent einen bipolaren Sperrschichttransistor (Bipolar Junction Transistor, BJT), der üblicherweise als inhärenter BJT oder parasitärer BJT bezeichnet wird. 4 zeigt eine vergrößerte Ansicht eines Transistorbauelements, in der dieser BJT gezeigt ist. In 4 ist insbesondere das Schaltsymbol dieses BJT und dessen Verschaltung gezeigt. Bezug nehmend auf 4 bildet das Bodygebiet 11 ein Basisgebiet des BJT, das Sourcegebiet 12 bildet das Emittergebiet und das Driftgebiet 14 bildet das Kollektorgebiet des BJT. Damit ist der Kollektor-Emitter-Pfad des BJT zwischen das Driftgebiet 14 und die Sourceelektrode 31 geschaltet. Über das Niedrigwiderstandsgebiet 13 ist das Basisgebiet des BJT auch an die Sourceelektrode 31 angeschlossen. Das Niedrigwiderstandsgebiet 13 bildet einen elektrischen Widerstand zwischen dem Basisgebiet des BJT und dem Sourcegebiet 31. Dieser Widerstand ist in 4 durch das Schaltsymbol eines Widerstands dargestellt. Nur zum Zweck der Veranschaulichung ist der in 4 gezeigte BJT als npn-Transistor bezeichnet. Das heißt, es wird angenommen, dass das Sourcegebiet 12 und das Driftgebiet 14 n-Gebiete und das Bodygebiet 11 und das Niedrigwiderstandsgebiet 13 p-Gebiete sind.
  • Der Transistor ist in einem Aus-Zustand, wenn eine Spannung zwischen dem Drainknoten D und dem Sourceknoten S vorhanden ist, die den pn-Übergang zwischen dem Driftgebiet 14 und dem Bodygebiet 11 in Rückwärtsrichtung polt und der Spannungspegel der Gate-Source-Spannung VGS unterhalb der Schwellenspannung Vth ist. Im Aus-Zustand kann der BJT einschalten, wenn Ladungsträgerpaare (Elektron-Loch-Paare) in dem Driftgebiet 14 erzeugt werden. Solche Ladungsträgerpaare können beispielsweise erzeugt werden, wenn das Transistorbauelement elektrischen Überlastungsbedingungen (Überlastbedingungen) unterliegt. Solche Überlastungsbedingungen können umfassen: einen Lawinendurchbruch, der durch eine Drain-Source-Spannung höher als die Sperrspannungsfestigkeit verursacht wird; eine Kommutation einer induktiven Last, die an das Transistorbauelement angeschlossen ist; einen Kurzschluss einer an das Transistorbauelement angeschlossenen Last; oder Höhenstrahlung, die das Driftgebiet trifft.
  • Zu Erläuterungszwecken sei angenommen, dass das Transistorbauelement ein n-leitendes Transistorbauelement ist und dass eine positive Drain-Source-Spannung zwischen dem Drainknoten D und dem Sourceknoten S angelegt wird, so dass das elektrische Potential an der Sourceelektrode 31 niedriger ist als das elektrische Potential an dem Driftgebiet 14 bzw. dem Draingebiet 15. In diesem Fall fließen von den Ladungsträgerpaaren, die in dem Driftgebiet 14 erzeugt werden, Elektronen in Richtung des Draingebiets 15 und Löcher fließen durch das Bodygebiet 11 und das Niedrigwiderstandsgebiet 13 in Richtung der Sourceelektrode 31. Durch Stoßionisation können diese Ladungsträgerpaare weitere Ladungsträgerpaare erzeugen, so dass ein Multiplikationseffekt einsetzt. Die Ladungsträger, die von dem Bodygebiet 11 zu der Sourceelektrode 31 fließen, die auch der Emitterknoten des BJT ist, bewirken einen Spannungsabfall zwischen dem Bodygebiet 11, welches auch das Basisgebiet des BJT ist, und der Sourceelektrode 31, die auch der Emitterknoten des BJT ist. Dieser Spannungsabfall ist in 4 mit VBE bezeichnet. Wenn ein Spannungspegel dieser Spannung eine Schwellenspannung des BJT erreicht, schaltet der BJT ein, so dass ein Strom zwischen dem Sourcegebiet 12 und dem Driftgebiet 14 fließen kann, ohne dass das Transistorbauelement durch die Gate-Source-Spannung VGS gesteuert ist. Dies wird als Latchup bezeichnet. Aufgrund des durch den BJT fließenden Stroms wird die Spannung zwischen dem Bodygebiet 11 und der Sourceelektrode 31 oberhalb der Schwellenspannung des BJT gehalten, so dass der BJT eingeschaltet bleibt, solange eine Spannung zwischen dem Drainknoten D und dem Sourceknoten S vorhanden ist. Es ist daher wünschenswert, die Robustheit des BJT gegenüber solchen Ereignissen zu erhöhen. "Die Robustheit des BJT zu erhöhen" bedeutet, zu verhindern, dass die Basis-Emitter-Spannung des BJT höher wird als die Schwellenspannung BJT. Dies umfasst das Optimieren des unterhalb des Sourcegebiets 12 angeordneten Niedrigwiderstandsgebiets 13.
  • Die 5A–5D zeigen ein Beispiel eines Verfahrens zum Herstellen des Sourcegebiets 12 und des Niedrigwiderstandsgebiets 13 derart, dass der resultierende intrinsische BJT eine hohe Robustheit besitzt. Die 5A, 5C und 5D zeigen während verschiedener Verfahrensschritte vertikale Querschnittsansichten eines Abschnitts einer Transistorzelle, der das Bodygebiet 11, einen angrenzenden Abschnitt des Driftgebiets 14 und einen angrenzenden Abschnitt des optionalen Kompensationsgebiets 17 umfasst. 5B zeigt eine Draufsicht der Transistorzelle.
  • Bezug nehmend auf 5A umfasst das Verfahren das Implantieren von Dotierstoffpartikeln des ersten Dotierungstyps über die erste Oberfläche 101 in den Halbleiterkörper 100. Das Implantieren der Dotierstoffatome umfasst das Verwenden einer Implantationsmaske 210. Die Implantationsmaske 210 ist auf der ersten Oberfläche 101 angeordnet, deckt solche Abschnitte des Driftgebiets 14 ab, die sich bis an die erste Oberfläche 101 erstrecken, und deckt einen Abschnitt des Bodygebiets 11 ab. Die Implantationsmaske 210 kann die Gateelektrode 21 (wie in 5A gezeigt) umfassen oder kann eine Maske sein, die später in dem Prozess entfernt wird. Letzteres ist unten anhand der 8A–8B erläutert. Das Implantieren der Dotierstoffpartikel des ersten Dotierungstyps umfasst eine Schrägimplantation. Eine "Schrägimplantation" ist eine Implantation, in der eine Richtung, in der die Dotierstoffpartikel in das Bodygebiet 11 implantiert werden, nicht senkrecht zu der ersten Oberfläche 101, und damit nicht parallel zu der vertikalen Richtung z ist. Stattdessen ist die Implantationsrichtung relativ zu der vertikalen Richtung z derart geneigt, dass die Dotierstoffpartikel teilweise unter die Implantationsmaske 210 in das Bodygebiet 11 implantiert werden. Gemäß einem Beispiel ist ein Winkel α zwischen der Implantationsrichtung der vertikalen Richtung z aus einem Bereich zwischen 10° und 45°, insbesondere zwischen 20° und 40° ausgewählt. Dieser Winkel kann als Neigungswinkel bezeichnet werden. Ein Implantationsvektor I (der in 5A gezeigt ist), der die Richtung definiert, in der die Dotierstoffpartikel implantiert werden, umfasst eine vertikale Komponente parallel zu der vertikalen Richtung z und eine laterale Komponente parallel zu der ersten Oberfläche 101.
  • In 5B, die eine Draufsicht auf den Halbleiterkörper während der Implantation zeigt, ist die laterale Komponente Ix des Implantationsvektors gezeigt. Gemäß einem Beispiel ist die laterale Komponente Ix des Implantationsvektors senkrecht zu einer Kante 211 der Gateelektrode 210. Lediglich zu Erläuterungszwecken ist bei dem in 5B gezeigten Beispiel diese laterale Komponente Ix parallel zu der ersten lateralen Richtung x. Optional wird eine Streuschicht 220, wie beispielsweise eine Oxidschicht, vor dem Implantationsprozess auf der ersten Oberfläche 101 hergestellt, so dass die Dotierstoffpartikel über die Streuschicht 220 in das Bodygebiet 11 implantiert werden.
  • In 5A bezeichnet das Bezugszeichen 12' ein Gebiet, in das Dotierstoffpartikel des ersten Dotierungstyps implantiert werden. Außer dem Implantieren der Dotierstoffpartikel umfasst das Herstellen des Sourcegebiets 12 einen Ausheilprozess, der implantierte Dotierstoffpartikel elektrisch aktiviert. Eine Temperatur bei diesem Ausheilprozess ist beispielsweise aus einem Bereich zwischen 850°C ausgewählt und eine Dauer ist aus einem Bereich zwischen 30 Minuten und 2 Stunden ausgewählt. Gemäß einem Beispiel ist der Ausheilprozess, der die Dotierstoffatome des Sourcegebiets aktiviert, zusätzlich zu einem vorangehenden Ausheilprozess, der die Dotierstoffatome des Bodygebiets 11 aktiviert. Das Herstellen des Bodygebiets 11 vor Herstellen des Sourcegebiets 12 kann das Implantieren von Dotierstoffatomen unter Verwendung derselben Implantationsmaske 210, wie sie in 5A gezeigt ist, und einen Ausheilprozess umfassen. Dieser Ausheilprozess ist so gewählt, dass er die implantierten Dotierstoffatome aktiviert, aber die Dotierstoffatome auch in einer lateralen Richtung unter die Implantationsmaske 210 diffundiert.
  • Bezug nehmend auf 5C umfasst das Verfahren außerdem das Herstellen des Niedrigwiderstandsgebiets 13 von der ersten Oberfläche 101 betrachtet unterhalb des Sourcegebiets 12. Das Herstellen des Niedrigwiderstandsgebiets 13 umfasst das Implantieren von Dotierstoffpartikeln des zweiten Dotierungstyps über die erste Oberfläche 101 in das Bodygebiet 11. Das Implantieren dieser Dotierstoffpartikel des zweiten Dotierungstyps umfasst das Verwenden der Implantationsmaske 210 und eines wenigstens an einer Seitenwand der Implantationsmaske 210 gebildeten Spacers 230. In 5C bezeichnet d eine Dicke des Spacers 113 in einem an die erste Oberfläche 101 beziehungsweise die Streuschicht 221 angrenzenden Bereich. Die Spacerdicke ist beispielsweise aus einem Bereich zwischen 100 Nanometern und 500 Nanometern, insbesondere einem Bereich zwischen 200 Nanometern und 400 Nanometern ausgewählt.
  • Eine Implantationsenergie bei diesem Implantationsprozess ist beispielsweise so gewählt, dass die Dotierstoffpartikel des zweiten Dotierungstyps tiefer in den Halbleiterkörper 100 implantiert werden, als die Dotierstoffpartikel des ersten Dotierungstyps. Außer dem Implantieren der Dotierstoffpartikel umfasst das Herstellen des Niedrigwiderstandsgebiets 13 einen Ausheilprozess, der die implantierten Dotierstoffpartikel elektrisch aktiviert. Eine Temperatur bei diesem Ausheilprozess ist beispielsweise aus einem Bereich zwischen 850°C und 950°C ausgewählt und eine Dauer ist aus einem Bereich zwischen 30 Minuten und 2 Stunden ausgewählt. Dieser Ausheilprozess ist zusätzlich zu dem oben erläuterten Ausheilprozess, der die Dotierstoffatome des Sourcegebiets 12 aktiviert.
  • Die Dotierstoffpartikel des ersten Dotierungstyps, die das Sourcegebiet 12 bilden, umfassen beispielsweise wenigstens eine von Arsenionen und Phosphorionen und eine Implantationsenergie kann aus einem Bereich zwischen 60 keV und 180 keV ausgewählt sein. Die Dotierstoffpartikel des zweiten Dotierungstyps, die das Niedrigwiderstandsgebiet bilden, können Borionen umfassen. Gemäß einem Beispiel ist die Implantationsenergie der Dotierstoffpartikel des zweiten Dotierungstyps so gewählt, dass diese Dotierstoffpartikel 150 nm tiefer als die ersten Dotierstoffpartikel, aber nicht mehr als 500 nm tiefer als die ersten Dotierstoffpartikel implantiert werden.
  • Bezug nehmend auf 5D umfasst das Verfahren außerdem das Herstellen der Sourceelektrode 31, die das Sourcegebiet 12 und das Niedrigwiderstandsgebiet 13 kontaktiert. Das Herstellen der Sourceelektrode 31 kann das Ätzen eines Grabens in die erste Oberfläche 101 und das Herstellen der Sourceelektrode 31 in diesem Graben umfassen. Die Sourceelektrode 31 kann ein herkömmliches Sourceelektrodenmaterial, wie beispielsweise ein Metall oder ein hochdotiertes polykristallines Halbleitermaterial, wie beispielsweise Polysilizium, umfassen.
  • Der in 5C gezeigte Spacer 230 verhindert, dass Dotierstoffpartikel des zweiten Dotierungstyps in das Bodygebiet 11 zu nahe an die Kante 211 der Implantationsmaske implantiert werden. Der Grund für das Verwenden eines solchen Spacers 230 ist weiter unten im Detail erläutert. Verschiedene Arten von Spacern können verwendet werden. Die 6A–6B und 7A–7B zeigen zwei verschiedene Verfahren, wie der Spacer 230 hergestellt werden kann.
  • Gemäß einem in den 6A–6B gezeigten Beispiel umfasst das Herstellen des Spacers 230 das Herstellen einer Schicht 230' auf der ersten Oberfläche 101 des Halbleiterkörpers 100 und der Implantationsmaske 210, und das Ätzen dieser Schicht 230', um die Schicht 230' nur entlang der Kante 211 der Implantationsmaske 210 zu erhalten, wo sie den Spacer bildet. Beispielsweise ist die Schicht 230' eine Oxidschicht und das Herstellen der Schicht 230' umfasst einen von einem thermischen Oxidations- und einem Abscheideprozess. Der Ätzprozess ist beispielsweise ein anisotroper Ätzprozess. Ein durch diesen Prozess hergestellter Spacer 230 kann als Oxidspacer bezeichnet werden.
  • Gemäß einem weiteren Beispiel, das in den 7A–7B gezeigt ist, umfasst das Herstellen des Spacers 230 das Herstellen einer Lackschicht 230' auf der ersten Oberfläche 101 des Halbleiterkörpers 100 und der Implantationsmaske 210 und das Strukturieren der Lackschicht 230' derart, dass eine Öffnung 232 in der Lackschicht beabstandet zu der Kante 211 der Implantationsmaske 210 vorhanden ist. Ein Bereich der Lackschicht 230 zwischen der Öffnung und der Kante der Implantationsmaske 210 bildet den Spacer 231. Das Herstellen der Öffnung in der Lackschicht 230 kann einen herkömmlichen Prozess umfassen, bei dem die Lackschicht unter Verwendung einer Maske 240 selektiv belichtet, entwickelt und geätzt wird. Ein durch diesen Prozess hergestellter Spacer 230 kann als Lackspacer bezeichnet werden.
  • Bezug nehmend auf 5A, und wie oben erläutert, kann die Implantationsmaske 210 die Gateelektrode 21 und das Gatedielektrikum 22 umfassen. Optional kann eine Isolationsschicht, wie beispielsweise eine Oxidschicht, vor dem Implantationsprozess auf der Gateelektrode 21 hergestellt werden. Allerdings ist eine solche Isolationsschicht in 5A nicht gezeigt. Wenn eine solche Isolationsschicht vorhanden ist, wird der in 5C gezeigte Spacer 230 auf einer solchen Isolationsschicht hergestellt.
  • Gemäß einem weiteren Beispiel, das in den 8A–8B dargestellt ist, werden die Gateelektrode 21 und das Gatedielektrikum 22 nach den anhand der 5A und 5C erläuterten Implantationsprozessen hergestellt. In diesem Fall wird, wie in 8A gezeigt, die Implantationsmaske 210 nach diesen Implantationsprozessen entfernt. Das Gatedielektrikum 22 und die Gateelektrode 21 werden dann auf diesen Bereichen der ersten Oberfläche 101 hergestellt, die zuvor durch die Implantationsmaske 210 bedeckt waren. Die Transistorzelle nach Herstellen der Gateelektrode 21 und dem Gatedielektrikum 22 ist in 8B gezeigt. Allgemein kann die in den Implantationsprozessen verwendete Implantationsmaske 210 eine beliebige Art von strukturierter Schicht oder strukturierter Anordnung sein, die geeignet ist, zu verhindern, dass Ionen in solche Gebiete des Halbleiterkörpers 100 implantiert werden, die durch die Implantationsmaske bedeckt sind, während sie Ionen ermöglicht, in solche Gebiete implantiert zu werden, die nicht durch die Implantationsmaske bedeckt sind. Die in 6A gezeigte Implantationsmaske 210, die nicht die Gateelektrode ist, kann beispielsweise eine Hartmaske oder eine beliebige andere Art von Implantationsmaske sein.
  • Die 5A und 5B zeigen nur einen Implantationsprozess zum Herstellen des Sourcegebiets 12. Wie erläutert ist bei diesem Implantationsprozess eine laterale Komponente Ix des Implantationsvektors I im Wesentlichen senkrecht zu der Kante 211 der Implantationsmaske 210. Hierdurch werden einige der Dotierstoffatome in den Halbleiterkörper 11 unterhalb der Implantationsmaske entlang der Kante 211 implantiert. Obwohl in den 5A und 5B nur ein Implantationsprozess gezeigt ist, kann das Herstellen des Sourcegebiets 12 zwei oder mehr Schrägimplantationsprozesse umfassen, wobei diese Anzahl abhängig ist von der speziellen Art oder dem speziellen Layout der Transistorzelle.
  • Bezug nehmend auf die 9A–9B, die Draufsichten auf einen Abschnitt des Halbleiterkörpers 100 zeigen, kann das Herstellen des Sourcegebiets in einer Streifenzelle einen Zweifach-Schrägimplantationsprozess (Doppel-Schrägimplantationsprozess) umfassen. In diesem Fall definiert die Implantationsmaske 210 eine langgestreckte Öffnung oberhalb des Bodygebiets 11 und umfasst zwei langgestreckte und im Wesentlichen parallele Kanten 211 1, 211 2. Bei einer ersten Schrägimplantation, die in 9A gezeigt ist, ist der Implantationsvektor derart, dass die laterale Komponente Ix im Wesentlichen senkrecht zu der ersten Kante 211 1 ist und auf die erste Kante 211 1 gerichtet ist, um Dotierstoffatome in das Bodygebiet 11 unterhalb der ersten Kante 211 1 zu implantieren. Bei einer zweiten Schrägimplantation, die in 9B gezeigt ist, ist der Implantationsvektor derart, dass die laterale Komponente I–x im Wesentlichen senkrecht zu der zweiten Kante 211 2 ist und auf die zweite Kante 211 2 gerichtet ist, um Dotierstoffatome in das Bodygebiet 11 unterhalb der zweiten Kante 211 2 zu implantieren.
  • Bezug nehmend auf die 10A–10D, die Draufsichten auf einen Abschnitt des Halbleiterkörpers 100 zeigen, kann das Herstellen des Sourcegebiets in einer polygonalen Zelle mehr als zwei Schrägimplantationen umfassen, wobei die Anzahl der Implantationen durch die polygonale Form der Transistorzelle und, genauer, die Anzahl der Seiten, die das Polygon besitzt, definiert ist. Die Implantationsmaske 210 umfasst eine Öffnung, die die polygonale Form des Sourcegebiets (und des Bodygebiets, wenn dieselbe Maske zum Herstellen des Bodygebiets und des Sourcegebiets verwendet wird) besitzt. Wenn das Polygon ein Rechteck ist, besitzt die Implantationsmaske eine rechteckförmige Öffnung mit vier Kanten 211 1, 211 2, 211 3 und 211 4, wie in den 10A–10D gezeigt ist. Um die Dotierstoffatome in den Halbleiterkörper 11 unterhalb dieser Kanten 211 1–211 4 zu implantieren, umfasst der Implantationsprozess vier Schrägimplantationen. Bei einer ersten Schrägimplantation, die in 10A gezeigt ist, ist der Implantationsvektor derart, dass die laterale Komponente I–x im Wesentlichen senkrecht zu einer ersten Kante 211 1 ist und auf die erste Kante 211 1 gerichtet ist; bei einer zweiten Schrägimplantation, die in 10B gezeigt ist, ist der Implantationsvektor derart, dass die laterale Komponente Ix im Wesentlichen senkrecht zu einer zweiten Kante 211 2 ist und auf die zweite Kante 211 2 gerichtet ist; bei einer dritten Schrägimplantation, die in 10C gezeigt ist, ist der Implantationsvektor derart, dass die laterale Komponente I–y im wesentlichen senkrecht zu einer dritten Kante 211 3 ist und auf die dritte Kante 211 3 gerichtet ist; und bei einer vierten Schrägimplantation, die in 10D gezeigt ist, ist der Implantationsvektor derart, dass die laterale Komponente Iy im Wesentlichen senkrecht zu einer vierten Kante 211 4 ist und auf die vierte Kante 211 4 gerichtet ist. Das Herstellen des Sourcegebiets 12 in einer hexagonalen Transistorzelle kann sechs Schrägimplantationen umfassen, und so weiter.
  • Das Herstellen des Sourcegebiets 12 und des Niedrigwiderstandsgebiets 13 durch das anhand der 5A–5D erläuterte Verfahren führt zu einer wohldefinierten Schwellenspannung des Transistorbauelements und einem robusten Bipolar-Sperrschichttransistor. Dies ist unten anhand der 11 und 12 erläutert.
  • 11 basiert auf Parametern von mehreren Transistormustern, die gemäß einem herkömmlichen Verfahren hergestellt wurden, und mehreren Transistorbauelementmustern, die gemäß den in den 5A–5D gezeigten Verfahren hergestellt wurden. Das Verfahren gemäß der 5A–5D ist nachfolgend als "Schrägimplantationsprozess" bezeichnet. Das "herkömmliche Verfahren" unterscheidet sich von dem in den 5A–5D gezeigten Verfahren dadurch, dass die Dotierstoffpartikel des ersten Dotierungstyps, die das Sourcegebiet bilden, bei einer Neigung von Null, das heißt bei α = 0, implantiert werden. Die gemäß dem Schrägimplantationsprozess hergestellten Muster wurden unter Verwendung desselben Neigungswinkels hergestellt. Speziell war bei diesem Beispiel der Neigungswinkel α = 30°. Die anderen Parameter, wie beispielsweise die Dotierungskonzentration des Bodygebiets 11 und des Driftgebiets 14 und die Implantationsdosen und Implantationsenergien bei den Implantationsprozessen zum Herstellen des Sourcegebiets 12 und des Niedrigwiderstandsgebiets 13 waren dieselben bei dem herkömmlichen Verfahren und dem Schrägimplantationsprozess.
  • Der Parameter, der bei dem Schrägimplantationsprozess und dem herkömmlichen Prozess variiert wurde, war die Dicke d des Spacers. Bei jeder der mehreren unterschiedlichen Spacerdicken d wurden mehrere Transistorbauelemente gemäß dem Schrägimplantationsprozess und dem herkömmlichen Prozess hergestellt. Die Schwellenspannung jedes Transistors wurde gemessen. Für jede Gruppe von Transistoren, die unter den selben Bedingungen hergestellt wurden, wurde eine Differenz ∆Vth = Vth-max – Vth-min zwischen einer maximalen Schwellenspannung Vth-max und einer minimalen Schwellenspannung Vth-min berechnet. Diese Differenz ist nachfolgend als Variation der Schwellenspannungen bezeichnet. Eine "Gruppe von Transistoren, die unter denselben Bedingungen hergestellt wurden", ist eine Gruppe von Transistoren die mit derselben Dicke und demselben Sourceimplantationstyp hergestellt wurde, das heißt, entweder dem Schrägimplantationsprozess oder dem herkömmlichen Prozess. Die Kurve 301 in 11 repräsentiert die Variation der Schwellenspannung über der Dicke d der gemäß dem herkömmlichen Verfahren hergestellten Muster, und die Kurve 302 repräsentiert die Variation der Schwellenspannung über der Dicke d der gemäß dem Schrägimplantationsverfahren hergestellten Muster.
  • Um die in 11 gezeigten Kurven zu erhalten wurden Transistorbauelementmuster unter Verwendung von n = 10 unterschiedlichen Dicken d des Spacers 230 hergestellt. Die in 11 gezeigten Dreiecksymbole veranschaulichen die Variation ∆Vth der Schwellenspannung, die für die gemäß dem herkömmlichen Verfahren prozessierten Muster erhalten wurde, und die Kreissymbole, die in 11 gezeigt sind, veranschaulichen die Variation ∆Vth der Schwellenspannung, die für die gemäß dem Schrägimplantationsverfahren prozessierten Muster erhalten wurde. Die Kurve 301 ist eine Trendlinie, die basierend auf Werten berechnet wurde, die durch die in 11 gezeigten Dreiecksymbole repräsentiert sind, und die Kurve 302 ist eine Trendlinie, die basierend auf Werten berechnet wurde, die durch die in 11 gezeigten Kreissymbole repräsentiert sind. Bei den in 11 gezeigten Darstellungen nimmt die Dicke d auf der d-Achse von links nach rechts zu, so dass d1 > d2 > d3. Beispielsweise ist d1 = 500 Nanometer (nm), d2 = 350 nm und d3 = 300nm.
  • Wie anhand der Kurve 301 in 11 ersichtlich ist, nimmt bei dem herkömmlichen Verfahren eine Variation ∆Vth der Schwellenspannung zu, wenn die Dicke d des Spacers abnimmt. Dies kann anhand von 5C erläutert werden, die das Implantieren der Dotierstoffpartikel des zweiten Dotierungstyps unter Verwendung der Implantationsmaske 230 zeigt. Diese Dotierstoffpartikel des zweiten Dotierungstyps werden bei einer höheren Energie als die Dotierstoffpartikel des ersten Dotierungstyps implantiert. Bei diesem Implantationsprozess bewegen sich Dotierstoffpartikel nicht nur in der vertikalen Richtung z des Halbleiterkörpers 11, sondern bewegen sich aufgrund von Kollisionen mit Atomen in dem Kristallgitter des Halbleiterkörpers 100 auch in der ersten lateralen Richtung x. Grundsätzlich nimmt die Distanz, in der sich Dotierstoffpartikel des zweiten Dotierungstyps in der lateralen Richtung x bewegen können, zu, wenn die Implantationsenergie zu nimmt. Wenn die Dotierstoffpartikel des zweiten Dotierungstyps unter Verwendung nur der Implantationsmaske 210 ohne den Spacer 230 implantiert würden, würden die Dotierstoffpartikel des zweiten Dotierungstyps in der lateralen Richtung x sich weiter unter die Implantationsmaske 210 bewegen, als die Dotierstoffpartikel des ersten Dotierungstyps. Dies deshalb, weil die Dotierstoffpartikel des ersten Dotierungstyps bei einer niedrigeren Implantationsenergie als die Partikel des zweiten Dotierungstyps implantiert werden. Ein Implantationsprozess ohne Spacer würde daher zu einer erheblichen Menge an Dotierstoffpartikeln des zweiten Dotierungstyps in einem Abschnitt 11 1 (vergleiche 5C) des Bodygebiets 11 führen. Dieser Abschnitt 11 1 des Bodygebiets 11 ist ein Abschnitt zwischen dem Sourcegebiet 12 und dem Driftgebiet 14. Wenn Dotierstoffpartikel des zweiten Implantationsprozesses in diesem Abschnitt 11 1 enden, beeinflussen sie die Schwellenspannung Vth. Damit können Variationen der Spacerdicke d, die aus unvermeidlichen Prozessschwankungen im Herstellungsprozess resultieren können, zu erheblichen Variationen der Schwellenspannung Vth führen. Insbesondere nimmt die Variation ∆Vth der Schwellenspannung zu, wenn die Dicke d abnimmt, wie anhand der Kurve 301 in 11 ersichtlich ist. Dies deshalb, weil eine relativ geringe Variation der Spacerdicke d bei kleinen Werten von d eine große Auswirkung auf die Schwellenspannung besitzt. Für große d beeinflusst diese Variation (beispielsweise aufgrund eines Überlagerungsfehlers im Prozess) die Schwellenspannung Vth nicht stark, so dass eine resultierende Variation ∆Vth durch andere Prozesstoleranzen bestimmt ist, als die Dicke d des Spacers.
  • Wie anhand der Kurve 301 in 11 ersichtlich ist, ist ein Anstieg der Variation ∆Vth der Schwellenspannung Vth geringer als bei dem herkömmlichen Verfahren, wenn die Spacerdicke d abnimmt. Sogar bei geringen Spacerdicken d ist die Variation ∆Vth der Schwellenspannung Vth bei Halbleiterbauelementen, die aus dem Schrägimplantationsprozess resultieren, geringer als bei Bauelementen, die aus dem herkömmlichen Prozess resultieren. Eine mögliche Erklärung hierfür ist, dass bei der Schrägimplantation der Dotierstoffpartikel des ersten Dotierungstyps unterhalb der Gateelektrode 21 enden, wobei die Dotierstoffpartikel des zweiten Dotierungstyps sich in der lateralen Richtung x nicht notwendigerweise weiter bewegen, als bei dem herkömmlichen Verfahren. Allerdings hat die größere Menge an Dotierstoffpartikeln des ersten Dotierungstyps unterhalb der Gateelektrode 21 eine Art von Einfang-Effekt, der Dotierstoffpartikel des zweiten Dotierungstyps einfängt, die andernfalls im Abschnitt 11 1 enden können, wo sie die Schwellenspannung Vth beeinflussen können. Damit enden sogar bei derselben Spacerdicke d, wie bei dem herkömmlichen Verfahren, weniger Dotierstoffpartikel des zweiten Dotierungstyps im Gebiet 11 1 des Bodygebiets. Wie anhand von 11 ersichtlich ist, beeinflusst ein Reduzieren der Dicke d innerhalb eines bestimmten Bereichs zwischen d2 und d1 die Variation ∆Vth der Schwellenspannung nicht wesentlich. Damit ist das Verfahren robust gegenüber Variationen dieser Dicke d im Herstellungsprozess.
  • Außerdem nimmt, Bezug nehmend auf 12, die Robustheit des BJT zu, wenn die Dicke d abnimmt. Wenn die Dicke d abnimmt, nimmt eine Gesamtlänge des Niedrigwiderstandsgebiets 13 entlang des Sourcegebiets 12 zu. Je weiter sich dieses Niedrigwiderstandsgebiet 13 entlang des Sourcegebiets 12 erstreckt, umso geringer ist der durch den Widerstand in 4 repräsentierte Widerstand und umso robuster ist das Bauelement gegenüber Ereignissen, die die Erzeugung von Ladungsträgerpaaren in dem Bodygebiet 11 bewirken können. Die Robustheit des BJT wurde durch Auswerten mehrerer Muster-Transistorbauelemente ausgewertet. Insbesondere wurden zwei Arten von Muster-Transistorbauelementen gemäß dem Standardimplantationsverfahren hergestellt, eine erste Gruppe mit einer Spacerdicke d1 und eine zweite Gruppe mit einer größeren Spacerdicke d2. Eine dritte Gruppe wurde gemäß dem Schrägimplantationsverfahren mit einer Spacerdicke d3 hergestellt, wobei d1 > d2 > d3. Die Variation ∆Vth der Schwellenspannung dieser Muster-Transistorbauelemente ist in 11 dargestellt. Die Muster-Transistorbauelemente wurden ausgewertet durch Betreiben im Aus-Zustand, Anlegen einer Drain-Source-Spannung zwischen dem Drainknoten D und dem Sourceknoten S, durch Einstrahlen von Partikeln in das Bauelement, die geeignet waren, Ladungsträgerpaare zu erzeugen, und durch Ermitteln einer Ausfallrate. Gemäß einem Beispiel sind die Partikel Protonen. 12 zeigt die Ausfallrate über einer normalisierten Drain-Source-Spannung VDS/VNOM, wobei VDS die Drain-Source-Spannung ist, bei der ein Ausfall auftritt und VNOM die Nenn-Sperrspannungsfestigkeit ist.
  • Wie anhand von 12 ersichtlich ist, nimmt in jeder Gruppe die Ausfallrate zu, wenn die Drain-Source-Spannung zu nimmt. Außerdem ist bei einer gegebenen Drain-Source-Spannung VDS die Ausfallrate umso niedriger, je kleiner die Spacerdicke ist. Dadurch kann durch Reduzieren der Spacerdicke im Schräg-Herstellungsprozess die Robustheit des BJT erhöht werden. Wie allerdings anhand von 11 ersichtlich ist, führt eine solche Reduzierung nicht zu einer Erhöhung der Variation der Schwellenspannung.
  • Durch das Schrägimplantationsverfahren kann das Sourcegebiet 12 so hergestellt werden, dass es die Gateelektrode 21 mehr als bei dem herkömmlichen Verfahren überlappt. Dies wird anhand von 13 erläutert, welche eine vergrößerte Ansicht der Gateelektrode 21, des Gatedielektrikums 22, des Sourcegebiets 12, des Bodygebiets 11 und des Niedrigwiderstandsgebiets 13 zeigt. Der Überlapp zwischen dem Sourcegebiet 12 und der Gateelektrode 21 ist ein Maß dafür, wie weit sich das Sourcegebiet 11 in der lateralen Richtung x unter die Gateelektrode 21 erstreckt. Bezug nehmend auf 13 kann dieser Überlapp definiert werden als Abstand dGS entlang der ersten Oberfläche 101 zwischen dem pn-Übergang und einer Kante der Gateelektrode 21. In 13 bezeichnet die vertikale Line 601 eine horizontale Position der Kante der Gateelektrode 21, und die vertikale Linie 602 bezeichnet die horizontale Position des pn-Übergangs. Der "pn-Übergang" ist der pn-Übergang zwischen dem Sourcegebiet 12 und dem Bodygebiet 11 beziehungsweise dem Niedrigwiderstandsgebiet. Am pn-Übergang ist eine Dotierungskonzentration der Dotierstoffe des ersten Typs (der Dotierstoffe des Sourcegebiets 11) im Wesentlichen gleich einer Dotierungskonzentration der Dotierstoffe des zweiten Typs (der Dotierstoffe des Bodygebiets 12 und des Niedrigwiderstandsgebiets 13). Die "Kante" der Gateelektrode 21 schließt die Gateelektrode in der lateralen Richtung x ab (in anderen Worten, die Kante ist der Abschnitt der Gateelektrode 21, der in der lateralen Richtung am Nächsten zu der Sourceelektrode 31 ist). Der Überlapp dGS ist der Abstand zwischen den vertikalen Linien 601 und 602.
  • Grundsätzlich nimmt der Überlapp dGS zu, wenn der Neigungswinkel zunimmt. Gemäß einem Beispiel ist der Überlapp größer als 70 Nanometer (nm) oder sogar größer als 100 Nanometer (nm). Aufgrund dieses im Vergleich zu dem herkömmlichen Verfahren größeren Überlapps dGS kann das Niedrigwiderstandsgebiet 13 mit einer höheren Dotierungskonzentration direkt unterhalb der Kante der Gateelektrode 21 als bei dem herkömmlichen Verfahren hergestellt werden, ohne die Schwellenspannungsstabilität zu degradieren. Diese hohe Dotierungskonzentration des Niedrigwiderstandsgebiets 13 unterhalb der Gateelektrode erhöht die Robustheit des BJT. Gemäß einem Beispiel besitzt wenigstens ein Abschnitt des Niedrigwiderstandsgebiets 13 unterhalb der Kante der Gateelektrode 21 eine Dotierungskonzentration höher als 1E19 cm–3, insbesondere höher als 3E19 cm–3. Das heißt, ein Dotierprofil entlang der Linie 601 in dem Niedrigwiderstandsgebiet 13 besitzt eine maximale Dotierungskonzentration höher als 1E19 cm–3.
  • Der dem in den 5A–5D gezeigten Verfahren zugrunde liegende Halbleiterkörper kann auf herkömmliche Weise hergestellt werden. Ein Verfahren zum Herstellen des Halbleiterkörpers 100 mit mehreren Kompensationsgebieten 17 ist in den 14A–14B gezeigt. Bezug nehmend auf 14A kann das Verfahren das Bereitstellen eines Substrats 150 und das Herstellen mehrerer Epitaxieschichten 140 1–140 n auf dem Substrat 150 umfassen. In jede Epitaxieschicht können Dotierstoffpartikel des zweiten Dotierungstyps implantiert und/oder diffundiert werden. Gebiete, in welche diese Dotierstoffpartikel implantiert werden, sind in 14A mit 17' bezeichnet. In einem Ausheilprozess diffundieren die in die Epitaxieschichten 140 1–140 n implantierten Dotierstoffpartikel tiefer in die Epitaxieschichten, um ein durchgängiges Kompensationsgebiet 17 zu erzeugen. Die Epitaxieschichten 140 1–140 n können mit einer Grunddotierung hergestellt werden, die der Grunddotierung des Driftgebiets 14 in dem fertigen Transistorbauelement entsprechen, und das Halbleitersubstrat 150 kann das Draingebiet 15 in dem fertigen Transistorbauelement bilden. Das Bodygebiet 11 kann in einem Implantations- und/oder Diffusionsprozess nach Herstellen der Kompensationsgebiete 17 hergestellt werden.
  • Die 15A–15B zeigen ein weiteres Verfahren zum Herstellen des Halbleiterkörpers 100 mit mehreren Kompensationsgebieten 17. Das in den 15A–15B gezeigte Verfahren unterscheidet sich von dem in den 14A–14B gezeigten Verfahren dadurch, dass die Epitaxieschichten 140 1–140 n undotierte (nicht-dotierte, intrinsische) Schichten sind und dass außer den Dotierstoffpartikeln des zweiten Dotierungstyps Dotierstoffpartikel des ersten Dotierungstyps implantiert werden. Gebiete, in welche Dotierstoffpartikel des ersten Dotierungstyps implantiert wurden, sind in 15A mit 14' bezeichnet. In dem oben erläuterten Ausheilprozess diffundieren die Dotierstoffpartikel des ersten Dotierungstyps und die Dotierstoffpartikel des zweiten Dotierungstyps tiefer in die Epitaxieschichten, wobei die Dotierstoffpartikel des zweiten Dotierungstyps durchgängige Kompensationsgebiete 17 bilden und die Dotierstoffpartikel des ersten Dotierungstyps durchgängige Driftgebiete 14 benachbart zu den Kompensationsgebieten 17 bilden. Gemäß einem Beispiel werden in einer untersten Epitaxieschicht, welches die an das Substrat angrenzende Schicht 140 1 ist, keine Kompensationsgebiete hergestellt. In diesem Fall kann die unterste Schicht 140 1 mit einer Grunddotierung des ersten Dotierungstyps hergestellt werden, so dass diese Schicht 140 1 einen Abschnitt des Driftgebiets 14 in dem fertigen Bauelement bildet.

Claims (23)

  1. Verfahren, das aufweist: Herstellen eines Sourcegebiets (12) eines ersten Dotierungstyps in einem Bodygebiet (11) eines zweiten Dotierungstyps in einem Halbleiterkörper (100); und Herstellen eines Niedrigwiderstandsgebiets (13) des zweiten Dotierungstyps angrenzend an das Sourcegebiet (12) in dem Bodygebiet (11), wobei das Herstellen des Sourcegebiets (12) das Implantieren von Dotierstoffpartikeln des ersten Dotierungstyps unter Verwendung einer Implantationsmaske (210) über eine erste Oberfläche (101) des Halbleiterkörpers (100) in das Bodygebiet (11) aufweist, und wobei das Implantieren der Dotierstoffpartikel des ersten Dotierungstyps eine Schrägimplantation aufweist.
  2. Verfahren nach Anspruch 1, bei dem das Herstellen des Niedrigwiderstandsgebiets (13) eine Implantation von Dotierstoffpartikeln des zweiten Dotierungstyps aufweist und bei dem das Herstellen des Sourcegebiets (12) weiterhin aufweist: einen ersten Ausheilprozess nach Implantieren der Dotierstoffpartikel des ersten Dotierungstyps und vor Implantieren der Dotierstoffpartikel des zweiten Dotierungstyps.
  3. Verfahren nach Anspruch 2, bei dem eine Temperatur in dem ersten Ausheilprozess aus einem Bereich zwischen 850°C und 950°C ausgewählt ist.
  4. Verfahren nach Anspruch 2 oder 3, bei dem das Herstellen des Niedrigwiderstandsgebiets außerdem einen zweiten Ausheilprozess nach Implantieren der Dotierstoffpartikel des zweiten Dotierungstyps aufweist.
  5. Verfahren nach Anspruch 4, bei dem eine Temperatur in dem zweiten Ausheilprozess aus einem Bereich zwischen 850°C und 950°C ausgewählt ist.
  6. Verfahren nach Anspruch 1, bei dem die Schrägimplantation einen Neigungswinkel von zwischen 10° und 45° relativ zu einer senkrechten Richtung (z) des Halbleiterkörpers (100) aufweist.
  7. Verfahren nach Anspruch 6, bei dem der Neigungswinkel zwischen 20° und 40° ist.
  8. Verfahren nach Anspruch 1, bei dem das Implantieren der Dotierstoffpartikel des ersten Dotierungstyps wenigstens zwei Schrägimplantationen aufweist, bei dem jede der wenigstens zwei Schrägimplantationen einen Implantationsvektor mit einer lateralen Komponente (Ix) aufweist, und bei dem die lateralen Komponenten, die den Implantationsvektoren der wenigstens zwei Schrägimplantationen zugeordnet sind, sich voneinander unterscheiden.
  9. Verfahren nach Anspruch 1, bei dem das Implantieren der Dotierstoffpartikel des ersten Dotierungstyps zwei Schrägimplantationen aufweist.
  10. Verfahren nach Anspruch 1, bei dem das Implantieren der Dotierstoffpartikel des ersten Dotierungstyps vier Schrägimplantationen aufweist.
  11. Verfahren nach Anspruch 1, bei dem das Herstellen des Niedrigwiderstandsgebiets (13) das Implantieren von Dotierstoffpartikeln des zweiten Dotierungstyps unter Verwendung der Implantationsmaske (210) aufweist.
  12. Verfahren nach Anspruch 11, bei dem das Implantieren der Dotierstoffpartikel des zweiten Dotierungstyps das Herstellen eines Spacers (230) an wenigstens einer Seitenwand der Implantationsmaske (210) aufweist.
  13. Verfahren nach Anspruch 12, bei dem eine Dicke des Spacers (230) aus einem Bereich zwischen 100 Nanometern und 500 Nanometern ausgewählt ist.
  14. Verfahren nach Anspruch 12, bei dem eine Dicke des Spacers aus einem Bereich zwischen 200 Nanometern und 400 Nanometern ausgewählt ist.
  15. Verfahren nach Anspruch 1, bei dem die Implantationsmaske (210) eine Gateelektrode (21) und ein zwischen der Gateelektrode (21) und dem Halbleiterkörper (100) angeordnetes Gatedielektrikum (22) aufweist.
  16. Verfahren nach Anspruch 1, das weiterhin aufweist: Entfernen der Implantationsmaske (210); und Herstellen eines Gatedielektrikums (22) auf dem Bodygebiet (11) und einer Gateelektrode (21) auf dem Gatedielektrikum (22).
  17. Verfahren nach Anspruch 1, bei dem Halbleiterkörper (100) weiterhin aufweist: ein Driftgebiet (14) des ersten Dotierungstyps und ein Draingebiet (16), wobei das Driftgebiet (14) an das Bodygebiet (11) angrenzt und zwischen dem Draingebiet (15) und dem Bodygebiet (11) angeordnet ist.
  18. Verfahren nach Anspruch 12, bei dem das Draingebiet (15) vom ersten Dotierungstyp oder zweiten Dotierungstyp ist.
  19. Verfahren nach Anspruch 12, bei dem der Halbleiterkörper (100) weiterhin aufweist: ein Kompensationsgebiet (17) des zweiten Dotierungstyps, das an das Bodygebiet (11) und das Driftgebiet (14) angrenzt.
  20. Transistorbauelement, das wenigstens eine Transistorzelle aufweist, wobei die wenigstens eine Transistorzelle aufweist: ein Draingebiet (15), ein Sourcegebiet (12) eines ersten Dotierungstyps in einem Bodygebiet (11) eines zweiten Dotierungstyps und ein Driftgebiet (14) des ersten Dotierungstyps, das an das Bodygebiet (11) angrenzt und zwischen dem Bodygebiet (11) und dem Draingebiet (15) angeordnet ist, in einem Halbleiterkörper; ein Niedrigwiderstandsgebiet (13) des zweiten Dotierungstyps in dem Bodygebiet (11) und angrenzend an das Sourcegebiet (12); und eine Gateelektrode (21), die durch ein Gatedielektrikum (22) dielektrisch gegenüber dem Sourcegebiet (12) und dem Bodygebiet (11) isoliert ist und die oberhalb einer ersten Oberfläche (101) des Halbleiterkörpers (100) angeordnet ist, wobei eine Länge eines Überlapps zwischen dem Sourcegebiet (12) und der Gateelektrode (21) größer als 70 Nanometer ist, und wobei ein Dotierprofil des Niedrigwiderstandsgebiets (13) entlang einer Linie, die senkrecht zu der ersten Oberfläche (101) ist und durch eine Kante der Gateelektrode (21) geht, ein Maximum von mehr als 1E19 cm–3 aufweist.
  21. Transistorbauelement nach Anspruch 20, bei dem das Dotierprofil ein Maximum von mehr als 3E19 cm–3 aufweist.
  22. Transistorbauelement nach Anspruch 20, das mehrere Transistorzellen aufweist.
  23. Transistorbauelement nach Anspruch 20, bei dem das Sourcegebiet (12) und das Draingebiet (15) in einer vertikalen Richtung des Halbleiterkörpers (100) voneinander beabstandet sind.
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