KR20180108542A - 래치-업 저항 트랜지스터 - Google Patents

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비조에른 피셔
빈프리드 카인들
카타르지나 코발리크-세이들
마르쿠스 슈미트
마티아스 베그쉐이더
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

트랜지스터 디바이스 제조 방법 및 트랜지스터 디바이스가 개시된다. 상기 방법은, 반도체 바디 내 제 2 도핑 타입의 바디 영역 내에 제 1 도핑 타입의 소스 영역을 형성하는 단계와, 바디 영역 내의 소스 영역에 인접하는 제 2 도핑 타입의 저-저항 영역을 형성하는 단계를 포함하되, 소스 영역을 형성하는 단계는 바디 영역 내로 반도체 바디의 제 1 표면을 통해 주입 마스크를 사용하여 제 1 도핑 타입의 도펀트 입자를 주입하는 단계를 포함하고, 제 1 도핑 타입의 도펀트 입자 주입은 경사이온 주입을 포함한다.

Description

래치-업 저항 트랜지스터{LATCH-UP RESISTANT TRANSISTOR}
본 발명은 일반적으로 트랜지스터 디바이스에 관한 것으로, 특히 절연 게이트 전극을 갖는 전계 효과 제어형 트랜지스터 디바이스에 관한 것이다.
MOSFET 또는 IGBT와 같은 절연 게이트 전극을 갖는 전계 효과 제어형 트랜지스터 디바이스는 자동차용, 산업용, 가정용 또는 소비자 전자 애플리케이션에서 전자 스위치로서 폭넓게 사용된다. 이들 트랜지스터 디바이스는 수 볼트와 수백 볼트 사이의, 수 킬로볼트 한도의 전압 차단 능력으로 이용 가능하다. 절연 게이트 전극을 갖는 전계 효과 제어형 트랜지스터 디바이스는 제1 도핑 타입과 상보형인 제2 도핑 타입의 바디 영역에 제1 도핑 타입(도전성 타입)의 소스 영역을 포함한다. 제1 도전성 타입의 드리프트 영역은 바디 영역에 인접하고 바디 영역과 드레인 영역 사이에 위치한다. 게이트 전극은 바디 영역에 인접하고, 게이트 유전체에 의해 바디 영역으로부터 유전성 절연되며, 소스 영역과 드리프트 영역 사이의 바디 영역에서 도전성 채널을 제어하도록 작용한다. 비록 게이트 전극이 반드시 금속을 포함하는 것은 아니며 게이트 유전체가 반드시 산화물을 포함하는 것은 아니지만, 이러한 타입의 트랜지스터 디바이스는 통상적으로 금속 산화물 반도체(MOS)라 지칭된다.
MOS 트랜지스터 디바이스에서, 소스 영역, 바디 영역 및 드리프트 영역은 기생(진성) 바이폴라 트랜지스터를 형성하고, 바디 영역은 이 바이폴라 트랜지스터의 베이스 영역을 형성한다. 이 기생 바이폴라 트랜지스터는 과부하 상태일 때 스위칭 온할 수 있다. 이들 과부하 상태의 예는 애벌런시 브레이크다운, 우주 복사선, 과전류(MOS 트랜지스터와 직렬로 접속된 부하의 단락 회로), 및 MOS 트랜지스터에 접속된 부하의 정류(commutation)를 포함한다. 기생 바이폴라 트랜지스터를 스위칭 온하면 MOS 트랜지스터의 스위칭 온을 야기하여, 결국 MOS 트랜지스터가 의도하지 않게 스위칭 온되어 게이트 전극에 의해 더 이상 제어될 수 없다. 기생 바이폴라 트랜지스터의 이러한 스위칭 온은 통상적으로 래치 업(latch-up)이라 지칭되고, 부하 (드레인-소스) 전류가 외부적으로 제한되지 않으면 디바이스에 대해 회복 불가능한 파괴를 초래할 수 있다. MOS 트랜지스터의 소스 및 바디 영역이 금속화물에 의해 단락되더라도, 바디 영역 내의 전압 강하, 즉, 바이폴라 트랜지스터의 베이스와 에미터 사이의 전압 강하가 발생하여 기생 바이폴라 트랜지스터를 턴 온할 수 있다.
따라서 래치 업 경향이 없는 견고한 트랜지스터 디바이스를 제조할 필요성이 존재한다.
일 실시예는 방법에 관한 것이다. 이 방법은 반도체 바디에서 제2 도핑 타입의 바디 영역에 제1 도핑 타입의 소스 영역을 형성하는 단계와, 상기 제2 도핑 타입의 저-저항 영역을 상기 소스 영역에 인접하여 상기 바디 영역에 형성하는 단계를 포함한다. 상기 소스 영역을 형성하는 단계는, 상기 반도체 바디의 제1 표면을 통해 주입 마스크를 이용하여 상기 제1 도핑 타입의 도펀트 입자를 상기 바디 영역에 주입하는 단계를 포함하고, 상기 제1 도핑 타입의 상기 도펀트 입자를 주입하는 단계는 경사 이온주입을 포함한다.
다른 실시예는 적어도 하나의 트랜지스터 셀을 포함하는 트랜지스터 디바이스에 관한 것이다. 상기 적어도 하나의 트랜지스터 셀은, 반도체 바디 안에, 제2 도핑 타입의 바디 영역 내에 포함된 제1 도핑 타입의 소스 영역, 드레인 영역, 및 상기 바디 영역에 인접하고 상기 바디 영역과 상기 드레인 영역 사이에 배치되며 상기 제1 도핑 타입의 드리프트 영역과, 상기 바디 영역에서 상기 소스 영역에 인접하며 상기 제2 도핑 타입의 저-저항 영역과, 게이트 유전체에 의해 상기 소스 영역 및 상기 바디 영역으로부터 유전성 절연되고 상기 반도체 바디의 제1 표면 위에 배치되는 게이트 전극을 포함한다. 상기 소스 영역과 상기 게이트 전극 사이의 오버랩의 길이는 70 나노미터보다 길고, 상기 제1 표면에 수직이고 상기 게이트 전극의 에지를 통해 진행하는 라인을 따르는 상기 저-저항 영역의 도핑 프로파일은 1E19 cm-3보다 높은 최대치를 포함한다.
예들은 첨부 도면을 참조하여 이하에 기술되어 있다. 도면은 특정의 원리를 예시하도록 작용하므로, 이들 원리를 이해하는 데에 필요한 측면들만이 예시되어 있다. 도면은 축적대로 되어 있지 않다. 도면에서 동일한 참조 부호는 동일한 피쳐를 나타낸다.
도 1은 일례에 따른 트랜지스터 디바이스의 부분의 수직 단면도이고,
도 2는 스트라이프 트랜지스터 셀을 갖는 트랜지스터 디바이스의 상면도이고,
도 3은 다각형 트랜지스터 셀을 갖는 트랜지스터 디바이스의 상면도이고,
도 4는 트랜지스터 디바이스 내의 고유의 바이폴라 정션 트랜지스터(BJT)의 존재를 나타내기 위해 도 1에 도시된 타입의 트랜지스터 디바이스의 부분을 도시하고,
도 5a 내지 도 5d는 도 1에 도시된 타입의 트랜지스터 디바이스에서 소스 영역 및 저-저항 영역을 형성하는 방법의 일례를 도시하고,
도 6a 및 도 6b는 일례에 따른 도 5c에 도시된 스페이서를 형성하는 방법을 도시하고,
도 7a 및 도 7b는 다른 예에 따른 도 5c에 도시된 스페이서를 형성하는 방법을 도시하고,
도 8a 내지 도 8c는 도 5a 내지 도 5d에 도시된 방법의 변경을 도시하고,
도 9a 및 도 9b는 소스 영역을 형성하는 이중(듀얼 모드) 주입 공정을 도시하고,
도 10a 내지 도 10d는 소스 영역을 형성하는 사중(쿼드 모드) 주입 공정을 도시하고,
도 11은 도 5a 내지 도 5d에 도시된 방법에 따라 제조된 트랜지스터 디바이스의 임계 전압 및 통상적인 방법에 따라 제조된 트랜지스터 디바이스의 임계 전압의 변형을 도시하고,
도 12는 상이한 스페이서 두께로 제조된 트랜지스터 디바이스 내의 고유의 바이폴라 정션 트랜지스터의 견고성을 도시하고,
도 13은 트랜지스터 디바이스의 한 부분의 확대된 도면이고,
도 14a 및 도 14b는 도 5a 내지 도 5d에 도시된 방법에서 사용된 반도체 바디에서 보상 영역을 생성하는 방법의 일례를 도시하고,
도 15a 및 도 15b는 도 5a 내지 도 5d에 도시된 방법에서 사용된 반도체 바디에서 보상 영역을 생성하는 방법의 다른 예를 도시한다.
후술하는 상세한 설명에서, 첨부 도면에 대해 참조가 행해진다. 도면은 설명의 일부분을 형성하고 본 발명이 실시될 수 있는 특정의 실시예를 예시로서 도시한다. 본 명세서에서 기술된 각종 실시예의 특징은 달리 구체적으로 표시하지 않는 한, 서로 간에 결합될 수 있음이 이해될 것이다.
도 1은 트랜지스터 디바이스와, 보다 구체적으로, 절연 게이트 전극을 갖는 전계 효과 제어형 트랜지스터 디바이스의 수직 단면도이다. 트랜지스터 디바이스는 반도체 바디(100) 및 이 반도체 바디(100) 내의 활성 디바이스 영역을 포함한다. 반도체 바디(100)는 실리콘(Si), 실리콘 카바이드(SiC), 갈륨비소(GaAs), 갈륨 질화물(GaN) 등과 같은 통상적인 반도체 재료를 포함할 수 있다. 활성 디바이스 영역은 소스 영역(12), 바디 영역(11), 드리프트 영역(14) 및 드레인 영역(15)을 포함한다. 예를 들어, 소스 영역(12)은 제1 도핑 타입(도전성 타입)으로 되어 있고, 바디 영역(11)은 제1 도핑 타입과 상보형인 제2 도핑 타입(도전성 타입)으로 되어 있으며, 드리프트 영역(14)은 제1 도핑 타입으로 되어 있다. 바디 영역(11)은 드리프트 영역(14)으로부터 소스 영역(12)을 분리한다. 드리프트 영역(14)은 바디 영역(11)에 인접하고 바디 영역(11)과 드레인 영역(15) 사이에 배치된다. 드리프트 영역(14)은 드레인 영역(15)에 인접할 수 있다. (도 1에 점선으로 도시된) 다른 예에 따르면, 드리프트 영역(14)과 동일한 도핑 타입이되 상이한 도핑 농도를 갖는 필드 스탑 영역(16)이 드리프트 영역(14)과 드레인 영역(15) 사이에 배치된다.
도 1을 참조하면, 게이트 전극(21)은 바디 영역(11)에 인접하고, 게이트 유전체(22)에 의해 바디 영역(11)으로부터 유전성 절연된다. 도 1에 도시된 예에서, 유전체 및 게이트 전극(21)은 반도체 바디(100)의 제1 표면(101) 상에 배치되고, 반도체 바디(100)의 제1 측방향 x로, 소스 영역(12)으로부터 바디 영역(11)을 따라 제1 표면(101)으로 연장하는 드리프트 영역(14)의 부분으로 연장한다. 반도체 바디의 표면 상에 배치되는 이러한 타입의 게이트 전극은 통상적으로 평탄형 게이트 전극이라 지칭된다. 게이트 전극(21)은 금속과 같은 통상적인 게이트 전극 재료 또는 폴리실리콘과 같은 강하게 도핑된 다결정 반도체 재료를 포함할 수 있다. 게이트 유전체(22)는 산화물, 질화물, 또는 그 조합과 같은 통상적인 게이트 유전체 재료를 포함할 수 있다.
드레인 영역(15)은 드레인 노드 D에 전기적으로 접속(오믹 접속)되고, 게이트 전극(21)은 게이트 노드 G에 전기적으로 접속되며, 소스 영역(12) 및 바디 영역(11)은 소스 노드 S에 전기적으로 접속된다. 도 1에 드레인 노드 D, 게이트 노드 G 및 소스 노드 S가 단지 개략적으로 도시되어 있다. 소스 영역(12) 및 바디 영역(11)은 소스 전극(31)을 통해 소스 노드 S에 전기적으로 접속된다.
도 1에 도시된 트랜지스터 디바이스는 수직 트랜지스터 디바이스이다. 즉, 소스 영역(12) 및 드레인 영역(15)은 반도체 바디(100)의 수직 방향 z로 서로 간에 이격되어 있다. 수직 방향 z는 제1 표면(101)에 수직인 방향이다. 소스 영역(12) 및 드리프트 영역(14)의 일부분이 서로 간에 떨어져 이격되어 있는 제1 측방향 x는 제1 표면(101)에 실질적으로 평행하다.
도 1을 참조하면, 트랜지스터 디바이스는 제2 도핑 타입의 저-저항 영역(13)을 더 포함한다. 이 저-저항 영역(13)은 제1 표면(101)으로부터 이격되어 있고, 수직 방향 z로 소스 영역(12)에 인접하며, 제1 측방향 x로 소스 영역(12)의 일부분을 따라 연장한다. 이 저-저항 영역(13)은 소스 전극(31)에 또한 인접한다. 저-저항 영역(13)의 기능은 이하의 도 4를 참조하여 기술되어 있다.
트랜지스터 디바이스는 복수의 동일한 트랜지스터 셀을 포함할 수 있다. 도 1에는 이러한 트랜지스터 셀이 하나만 실선으로 도시되어 있다. 추가적인 트랜지스터 셀은 도 1에서 점선으로 도시되어 있다. 각각의 트랜지스터 셀은 소스 영역(12), 바디 영역(11), 및 저-저항 영역(13)을 포함하며, 2개의 인접하는 트랜지스터 셀은 하나의 바디 영역(11)을 공유할 수 있다. 복수의 트랜지스터 셀은 드리프트 영역(14), 드레인 영역(15) 및 선택적인 필드 스탑 영역(16)을 공유할 수 있다. 개별적인 트랜지스터 셀은 소스 영역(12) 및 바디 영역(11)이 소스 노드 S에 접속되고, 게이트 전극(21)이 게이트 노드 G에 접속되도록 하여 병렬로 접속된다.
선택적으로, 트랜지스터 디바이스는 제1 도핑 타입에 대해 상보형인 제2 도핑 타입의 (도 1의 점선으로 도시된) 보상 영역(17)을 추가적으로 포함한다. 보상 영역(17)은 드리프트 영역(14)에 인접하고 소스 노드 S에 접속된다. 도 1에 도시된 예에서는, 보상 영역(17)이 바디 영역(11)에 인접하여, 보상 영역(17)은 바디 영역(11) 및 저-저항 영역(13)을 거쳐 소스 노드 S에 접속된다. 도 1에 도시된 것과 같이, 보상 영역을 갖는 트랜지스터 디바이스는 통상적으로 수퍼정션(superjunction) 트랜지스터 디바이스 또는 보상 디바이스라 지칭된다.
도 2는 도 1에 도시된 트랜지스터 디바이스의 일례에 따른 수평 단면도이다. 이 트랜지스터 디바이스의 레이아웃은 스트라이프 레이아웃이라 또한 지칭될 수 있다. 이 예에서, 적어도 하나의 트랜지스터 셀이 연장형 트랜지스터 셀(스트라이프 셀)이므로, 소스 영역(12) 및 바디 영역(11)은 반도체 바디의 제2 측방향 y로 연장형 디바이스 영역이다. 제2 측방향 y는 도 1을 참조하여 기술된 제1 측방향 x에 실질적으로 수직이다. 따라서, 연장형 트랜지스터 셀에서, 저-저항 영역(13)은 연장형 디바이스 영역이고, 게이트 전극(21)(도 2에 도시하지 않음)은 제2 측방향 y로, 소스 영역(12) 및 바디 영역(11)을 따라 연장한다. 몇몇 트랜지스터 셀의 바디 영역(11)은 드리프트 영역(14)에 의해 분리된다.
도 3은 도 1에 도시된 트랜지스터 디바이스의 다른 실시예에 따른 수평 단면도이다. 이 트랜지스터 디바이스의 레이아웃은 다각형 레이아웃이라 지칭될 수 있다. 이 예에서는 적어도 하나의 트랜지스터 셀이 다각형 트랜지스터 셀이므로, 바디 영역(11)은 실질적으로 다각형이고 소스 영역(12)은 바디 영역(11)과 동일한 다각형 타입인 다각형 링의 형태를 갖는다. 게이트 전극(21)(도 3에 도시하지 않음)은 바디 영역(11) 위에서 바디 영역(11)과 동일한 다각형 타입의 다각형 개구부를 갖는 평탄형 전극이다. 몇몇 트랜지스터 셀의 바디 영역(11)은 드리프트 영역(14)에 의해 분리된다. 도 3에 도시된 예에서는 "다각형"이 "직사각형"을 의미한다. 그러나, 이것은 단지 일례이다. 예를 들어, 오각형, 육각형과 같은 다른 다각형, 혹은 심지어 원형이 사용될 수도 있다.
트랜지스터 디바이스는 n 타입 트랜지스터 디바이스 또는 p 타입 트랜지스터 디바이스로서 구현될 수 있다. 트랜지스터 디바이스의 타입은 소스 영역(12)의 도핑 타입에 의해 정의된다. n 타입 트랜지스터 디바이스에서, 소스 영역(12) 및 드리프트 영역(14)은 n 도핑인 반면, 바디 영역(11) 및 저-저항 영역(13)은 p 도핑이다. p 타입 트랜지스터 디바이스에서, 소스 영역(12) 및 드리프트 영역(14)은 p 도핑인 반면, 바디 영역(11) 및 저-저항 영역(13)은 n 도핑이다. 또한, 트랜지스터 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 또는 절연 게이트 바이폴라 트랜지스터(IGBT)로서 구현될 수 있다. MOSFET에서는 드레인 영역(15)이 소스 영역(12)과 동일한 도핑 타입을 가져, 드레인 영역(15)은 n 타입 트랜지스터 디바이스에서 n 도핑되고, p 타입 트랜지스터 디바이스에서 p 도핑된다. IGBT에서는 드레인 영역(15)이 소스 영역(12)의 도핑 타입에 대해 상보형인 도핑 타입을 갖는다. 역도전성(Reverse Conducting : RC) IGBT에서는 드레인 영역이 드리프트 영역과 동일한 도핑 타입의 에미터 단락을 포함할 수 있다.
예를 들어, 소스 영역(12)의 도핑 농도는 1E18 cm- 3와 1E21 cm-3 사이의 범위로부터 선택되고, 드리프트 영역(14)의 도핑 농도는 1E13 cm- 3와 1E17 cm-3 사이의 범위로부터 선택되고, 바디 영역(11)의 도핑 농도는 1E15 cm- 3와 1E19 cm-3 사이의 범위로부터 선택되고, 드레인 영역(15)의 도핑 농도는 소스 영역(12)의 도핑 농도와 동일한 범위로부터 선택된다.
상술한 트랜지스터 디바이스는 게이트 노드 G와 소스 노드 S 사이의 전압 VGS의 전압 레벨에 따라 스위칭 온 또는 오프하는 전압 제어형 트랜지스터 디바이스이다. 이 전압 VGS는 이하에서 게이트-소스 전압이라 지칭된다. 게이트-소스 전압 VGS의 전압 레벨이 전계 효과에 의해 게이트 전극(21)이 소스 영역(12)과 드리프트 영역(14) 사이의 바디 영역(11)에서 반전 채널을 생성하게 하는 임계 전압에 도달할 때 트랜지스터 디바이스는 스위칭 온한다. 임계 레벨은 이하에서 임계 전압 Vth이라 지칭된다. 트랜지스터 디바이스가 스위칭 온하고 드레인 노드 D와 소스 노드 S 사이에 전압이 인가될 때, 이 반전 채널은 드레인 영역(15)과 소스 영역(12) 사이에서 혹은 드레인 노드 D와 소스 노드 S 사이에서 각각 전류 흐름을 가능하게 한다. 드레인 노드 D와 소스 노드 S 사이의 전압은 이하에서 드레인-소스 전압이라 지칭된다.
바디 영역(11)과 드리프트 영역(14) 사이, 그리고 드리프트 영역(14)과 선택적인 보상 영역(17) 사이에서 트랜지스터 디바이스는 pn 접합을 포함한다. 게이트-소스 전압 VGS의 전압 레벨이 임계 전압 Vth 미만임에 따라 바디 영역(11)에 도전성 채널이 존재하지 않으면, pn 접합을 역 바이어싱하는 드레인 노드 D와 소스 노드 S 사이에 전압이 인가되어 트랜지스터 디바이스는 오프 상태에 있다. 예를 들어, 게이트-소스 전압 VGS이 임계 전압 Vth 미만이고 드레인-소스 전압이 포지티브 전압이면, 즉, 드레인 노드 D가 소스 노드 S보다 높은 전위를 가지면, n 타입 트랜지스터 디바이스는 오프 상태이다. 통상적인 동작 조건의 경우, 트랜지스터 디바이스의 오프 상태에서, 드레인-소스 전압의 전압 레벨은 소위 전압 차단 능력 한도까지 증가할 수 있다. 이러한 전압 차단 능력은 트랜지스터 디바이스의 특정의 설계에 의존하며 수 백볼트(V), 예를 들어, 600V, 800V 또는 1200V 한도까지일 수 있다.
제1 도핑 타입의 소스 영역(12), 제2 도핑 타입의 바디 영역(11), 및 제1 도핑 타입의 드리프트 영역(14)에 의해, 트랜지스터 디바이스는 바이폴라 정션 트랜지스터(BJT)를 당연히 포함하게 되며, 이는 통상적으로 고유 BJT 또는 기생 BJT라 지칭된다. 도 4는 이 BJT가 도시되어 있는 하나의 트랜지스터 디바이스의 확대된 도면을 도시한다. 특히, 이 BJT 및 그 상호접속의 회로 기호가 도 4에 도시되어 있다. 도 4를 참조하면, 바디 영역(11)은 BJT의 베이스 영역을 형성하고, 소스 영역(12)은 BJT의 에미터 영역을 형성하며, 드리프트 영역(14)은 BJT의 콜렉터 영역을 형성한다. 따라서, BJT의 콜렉터-에미터 경로는 드리프트 영역(14)과 소스 전극(31) 사이에 접속된다. 저-저항 영역(13)을 통해, BJT의 베이스 영역은 소스 전극(31)에 또한 접속된다. 저-저항 영역(13)은 BJT의 베이스 영역과 소스 영역(31) 사이에서 전기 저항을 형성한다. 이 저항은 도 4의 저항기의 회로 기호에 의해 표시된다. 단지 예시를 위해, 도 4에 도시된 BJT는 npn 트랜지스터로서 도시되어 있다. 즉, 소스 영역(12) 및 드리프트 영역(14)은 n 타입 영역이고, 바디 영역(11) 및 저-저항 영역(13)은 p 타입 영역으로 가정하였다.
드레인 노드 D와 소스 노드 S 사이에 드리프트 영역(14)과 바디 영역(11) 간의 pn 접합을 역 바이어싱하는 전압이 존재하고, 게이트-소스 전압 VGS의 전압 레벨이 임계 전압 Vth 미만일 때, 트랜지스터 디바이스는 오프 상태에 있다. 오프 상태에서, 전하 캐리어 쌍(전자-정공 쌍)이 드리프트 영역(14)에서 생성될 때 BJT는 스위칭 온할 수 있다. 예를 들어, 트랜지스터 디바이스가 전기 오버스트레스(과부하) 조건을 경험할 때 이들 전하 캐리어 쌍이 생성될 수 있다. 이들 오버스트레스 조건은 전압 차단 능력보다 높은 드레인-소스 전압에 의해 야기되는 애벌런시 브레이크다운, 트랜지스터 디바이스에 접속된 유도성 부하의 정류, 트랜지스터 디바이스에 접속된 부하의 단락 회로, 또는 드리프트 영역에 가해지는 장대한 방사선(cosmic radiation)을 포함할 수 있다.
설명을 위해, 트랜지스터 디바이스는 n 타입 트랜지스터 디바이스이고 드레인 노드 D와 소스 노드 S 사이에 포지티브 드레인-소스 전압이 인가됨에 따라, 소스 전극(31)에서의 전위가 드리프트 영역(14) 및 드레인 영역(15)에서의 전위보다 각각 낮은 것으로 가정한다. 이 경우, 드리프트 영역(14)에서 생성된 전하 캐리어 쌍으로부터, 전자는 드레인 영역(15)을 향해 흐르고 정공은 바디 영역(11) 및 저-저항 영역(13)을 통해 소스 전극(31)을 향해 흐른다. 임팩트 이온화에 의해, 이들 전하 캐리어 쌍은 추가의 전하 캐리어 쌍을 생성함에 따라 증식 효과(multiplication effect)가 발생할 수 있다. 바디 영역(11)으로부터 BJT의 에미터 노드이기도 한 소스 전극(31)으로 흐르는 전하 캐리어는, BJT의 베이스 영역이기도 한 바디 영역(11)과, BJT의 에미터 노드이기도 한 소스 전극(31) 사이에서 전압이 강하하게 한다. 이 전압 강하는 도 4에서 VBE로 표시된다. 이 전압의 전압 레벨이 BJT의 임계 전압에 도달하면 BJT가 스위칭 온되어, 트랜지스터 디바이스가 게이트-소스 전압 VGS에 의해 제어되지 않고 소스 영역(12)과 드리프트 영역(14) 사이에 전류가 흐를 수 있다. 이것은 래치 업으로서 알려져 있다. BJT를 통해 흐르는 전류에 의해, 바디 영역(11)과 소스 전극(31) 사이의 전압이 BJT의 임계 전압보다 높게 유지됨에 따라, 드레인 노드 D와 소스 노드 S 사이의 전압이 존재하는 한 BJT는 스위칭 온 상태로 유지된다. 따라서 이러한 이벤트에 대해 BJT의 견고성을 증대시키는 것이 바람직하다. "BJT의 견고성을 증대"시키는 것은 BJT의 베이스-에미터 전압이 BJT의 임계 전압보다 높게 되는 것을 방지하는 것을 의미한다. 이것은 소스 영역(12) 아래에 위치하는 저-저항 영역(13)을 최적화하는 것을 포함한다.
도 5a 내지 도 5d는 결과적인 진성(intrinsic) BJT가 높은 견고성을 갖도록 소스 영역(12)과 저-저항 영역(13)을 생성하는 방법의 일례를 도시한다. 도 5a, 도 5c 및 도 5d는 각종 방법의 스텝 동안, 바디 영역(11), 드리프트 영역(14)의 인접하는 부분, 및 선택적인 보상 영역(17)의 인접하는 부분을 포함하는 하나의 트랜지스터 셀의 한 섹션에 대한 수직 단면을 도시한다. 도 5b는 트랜지스터 셀의 상면도를 도시한다.
도 5a를 참조하면, 방법은 제1 도핑 타입의 도펀트 입자를 제1 표면(101)을 통해 바디 영역(11)에 주입하는 것을 포함한다. 도펀트 원자를 주입하는 것은 주입 마스크(210)를 이용하는 것을 포함한다. 주입 마스크(210)는 제1 표면(101) 상에 배치되고, 제1 표면(101)으로 연장하는 드리프트 영역(14)의 이들 부분을 커버하고, 바디 영역(11)의 부분을 커버한다. 주입 마스크(210)는 (도면에 도시된 바와 같이) 게이트 전극(21)을 포함할 수 있거나 혹은 이후에 공정에서 제거되는 마스크일 수 있다. 후자는 이하의 도 8a 및 도 8b를 참조하여 기술되어 있다. 제1 도핑 타입의 도펀트 입자를 주입하는 것은 경사 이온주입을 포함한다. "경사 이온주입"은 도펀트 입자가 바디 영역(11)에 주입되는 방향이 제1 표면(101)에 수직하지 않고, 이에 따라 수직 방향 z에 평행하지 않은 주입이다. 그 대신에, 도펀트 입자가 주입 마스크(210) 아래에서 바디 영역(11)으로 부분적으로 주입되도록 주입 방향은 수직 방향 z에 대해 경사져 있다. 일례에 따르면, 주입 방향과 수직 방향 z 사이의 각도
Figure pat00001
는 10
Figure pat00002
와 45
Figure pat00003
사이의 범위, 특히, 20
Figure pat00004
와 40
Figure pat00005
사이의 범위로부터 선택된다. 이 각도는 경사 각도라 지칭될 수 있다. 도펀트 입자가 주입되는 방향을 정의하는 주입 벡터 I(도 5a에 도시됨)는 수직 방향 z에 평행한 수직 성분 및 제1 표면(101)에 평행한 측방향 성분을 포함한다.
주입 벡터의 측방향 성분 Ix은 도 5b에 도시되며, 이는 주입 동안 반도체 바디의 상면도를 도시한다. 일례에 따르면, 주입 벡터의 측방향 성분 Ix은 게이트 전극(210)의 에지(211)에 수직이다. 단지 설명을 위해, 이 측방향 성분 Ix은 도 5b에 도시된 예에서 제1 측방향 x에 평행이다. 선택적으로, 산화물층과 같은 산란층(220)이 주입 공정 이전에 제1 표면(101) 상에 형성되어 도펀트 입자가 산란층(220)을 통해 반도체 바디(11)로 주입된다.
도 5a에서, 참조 번호(12')는 제1 도핑 타입의 도펀트 입자가 주입되는 영역을 표시한다. 소스 영역(12)을 형성하는 도펀트 입자를 주입하는 것에 추가하여 주입된 도펀트 입자를 전기적으로 활성화하는 어닐링 공정을 포함한다. 예를 들어, 이 어닐링 공정에서의 온도는 850
Figure pat00006
와 950
Figure pat00007
사이의 범위로부터 선택되고, 듀레이션은 30분과 2시간 사이의 범위로부터 선택된다. 일례에 따르면, 소스 영역(12)의 도펀트 입자를 활성화하는 어닐링 공정은 바디 영역(11)의 도펀트 원자를 활성화하는 이전의 어닐링 공정에 대한 추가적인 공정이다. 소스 영역(12)을 형성하기 이전에 바디 영역(11)을 형성하는 것은 도 5a에 도시된 바와 같은 주입 마스크(210) 및 어닐링 공정을 이용하여 도펀트 원자를 주입하는 것을 포함할 수 있다. 이 어닐링 공정은 주입된 도펀트 원자를 활성화하면서 주입 마스크(210) 아래의 측방향으로 도펀트 원자를 확산시키도록 선택된다.
도 5c를 참조하면, 이 방법은 제1 표면(101)으로부터 볼 수 있는 바와 같이, 소스 영역(12) 아래에 저-저항 영역(13)을 형성하는 것을 더 포함한다. 저-저항 영역(13)을 형성하는 것은 제1 표면(101)을 통해 제2 도펀트 타입의 도펀트 입자를 바디 영역(11)으로 주입하는 것을 포함한다. 제2 도펀트 타입의 이들 도펀트 입자를 주입하는 것은 주입 마스크(210) 및 이 주입 마스크(210)의 적어도 측벽 상에 형성된 스페이서(230)를 이용하는 것을 포함한다. 도 5c에서, d는 제1 표면(101)에 인접하는 영역 또는 산란층(221) 각각에서 스페이서(130)의 두께를 나타낸다. 예를 들어, 스페이서 두께는 100나노미터와 500나노미터 사이의 범위, 특히 200 나노미터와 400 나노미터 사이의 범위로부터 선택된다.
이러한 주입 공정에서의 주입 에너지는 제2 도핑 타입의 도펀트 입자가 반도체 바디(100)로 제1 도핑 타입의 도펀트 입자보다 더 깊게 주입되도록 선택된다. 저-저항 영역(13)을 형성하는 도펀트 입자를 주입하는 것에 추가하여, 주입된 도펀트 입자를 전기적으로 활성화하는 어닐링 공정을 포함한다. 예를 들어, 이 어닐링 공정에서의 온도는 850
Figure pat00008
와 950
Figure pat00009
사이의 범위로부터 선택되고, 듀레이션은 30분과 2시간 사이의 범위로부터 선택된다. 이 어닐링 공정은 소스 영역(12)의 도펀트 원자를 활성화하는 상술한 어닐링 공정에 추가된다.
예를 들어, 소스 영역(12)을 형성하는 제1 도핑 타입의 도펀트 입자는 비소 이온 및 인 이온 중 적어도 하나를 포함하고, 주입 에너지는 60keV와 180keV 사이의 범위로부터 선택될 수 있다. 저-저항 영역을 형성하는 제2 도핑 타입의 도펀트 입자는 붕소 이온을 포함할 수 있다. 일례에 따르면, 제2 도핑 타입 입자의 주입 에너지는 이들 도펀트 입자가 제1 도핑 타입 입자보다 150nm 깊되, 500nm을 초과하지 않게 제1 도핑 타입 입자보다 깊게 주입되도록 선택된다.
도 5d를 참조하면, 이 방법은 소스 영역(12) 및 저-저항 영역(13)에 접촉하는 소스 전극(31)을 형성하는 것을 더 포함한다. 소스 전극(31)을 형성하는 것은 제1 표면(101)에 트렌치를 에칭하고 이 트렌치에 소스 전극(31)을 형성하는 것을 포함할 수 있다. 소스 전극(31)은, 예를 들어, 금속과 같은 통상적인 소스 전극 재료 혹은 폴리실리콘과 같은 강하게 도핑된 다결정 반도체 재료를 포함할 수 있다.
도 5c에 도시된 스페이서(230)는 제2 도핑 타입의 도펀트 입자가 주입 마스크의 에지(211)에 너무 근접하여 바디 영역(11)으로 주입되지 못하게 한다. 이러한 스페이서(230)를 이용하는 이유는 본 명세서에서 이하 더 상세하게 기술되어 있다. 다양한 타입의 스페이서가 사용될 수 있다. 도 6a 및 도 6b, 그리고 도 7a 및 도 7b는 스페이서(230)가 어떻게 생성될 수 있는지에 대한 2개의 상이한 방법을 도시한다.
도 6a 및 도 6b에 도시된 일례에 따르면, 스페이서(230)를 형성하는 것은 반도체 바디(100)의 제1 표면(101) 및 주입 마스크(210) 상에 층(230')을 형성하고, 스페이서를 형성하는 주입 마스크(210)의 에지(211)만을 따라서 층(230')을 유지하도록 이 층(230')을 에칭하는 것을 포함한다. 예를 들어, 층(230')은 산화물층이고, 층(230')을 형성하는 것은 열 산화 및 증착 공정 중 하나를 포함한다. 예를 들어, 에칭 공정은 이방성 에칭 공정이다. 이 공정에서 형성된 스페이서(230)는 산화물 스페이서라 지칭될 수 있다.
도 7a 및 도 7b에 도시된 다른 예에 따르면, 반도체 바디(100)의 제1 표면(101) 및 주입 마스크(210) 상에 레지스트층(230')을 형성하고, 이 레지스트층(230')을 주입 마스크(210)의 에지(211)로부터 이격된 레지스트층에 개구부(232)가 존재하지 않도록 구조화하는 것을 포함한다. 주입 마스크(210)의 개구부와 에지 사이의 레지스트층(230)의 영역은 스페이서(231)를 형성한다. 레지스트층(230)에 개구부를 형성하는 것은, 레지스트층이 마스크(240)를 이용하여 선택적으로 노광되고, 현상되며, 에칭되는 통상적인 공정을 포함할 수 있다. 이 공정에서 형성된 스페이서(230)는 레지스트 스페이서라 지칭될 수 있다.
상술한 바와 같은 도 5a를 참조하면, 주입 마스크(210)는 게이트 전극(21) 및 게이트 유전체(22)를 포함할 수 있다. 선택적으로, 산화물층과 같은 절연층이 주입 공정 이전에 게이트 전극(21) 상에 형성될 수 있다. 그러나, 이러한 절연층은 도 5a에 도시되어 있지 않다. 이러한 절연층이 존재하는 경우에, 도 5c에 도시된 스페이서(230)는 이러한 절연층 상에 형성된다.
도 8a 및 도 8b에 도시된 다른 예에 따르면, 게이트 전극(21) 및 게이트 유전체(22)는 도 5a 및 도 5c를 참조하여 설명한 주입 공정 이후에 형성된다. 이 경우에, 도 6a에 도시한 바와 같이, 주입 마스크(210)는 이들 주입 공정 이후에 제거된다. 그 후 게이트 유전체(22) 및 게이트 전극(21)은 주입 마스크(210)에 의해 이전에 커버된 제1 표면(101) 영역 상에 형성된다. 게이트 전극(21) 및 게이트 유전체(22)를 형성한 후의 트랜지스터 셀이 도 8b에 도시되어 있다. 일반적으로, 주입 공정에 사용된 주입 마스크(210)는 주입 마스크에 의해 커버된 반도체 바디(100) 영역으로 이온이 주입되지 못하게 하는 데에 적합한 한편, 주입 마스크에 의해 커버되지 않은 영역으로는 이온이 주입될 수 있게 하는 임의의 유형의 구조화된 층 또는 층 구성일 수 있다. 예를 들어, 게이트 전극이 아닌 도 6a에 도시된 주입 마스크(610)는 하드 마스크 또는 임의의 다른 타입의 주입 마스크일 수 있다.
도 5a 및 도 5b는 소스 영역(12)을 형성하는 단지 하나의 주입 공정을 도시한다. 기술한 바와 같이, 이 주입 공정에서 주입 벡터 I의 측방향 성분 Ix은 주입 마스크(210)의 에지(211)에 실질적으로 수직이다. 이에 의해, 도펀트 원자의 일부는 에지(211)를 따라 주입 마스크 아래의 바디 영역(11)으로 주입된다. 도 5a 및 도 5b에는 단지 하나의 주입 공정이 도시되어 있으나, 소스 영역(12)을 형성하는 것은 2 이상의 경사 이온주입 공정을 포함할 수 있으며, 그 숫자는 특정의 타입 또는 레이아웃의 트랜지스터 셀에 의존한다.
반도체 바디(100)의 한 부분의 상면도를 도시하는 도 9a 및 도 9b를 참조하면, 스트라이프 셀에 소스 영역을 형성하는 것은 이중(듀얼 모드) 경사 이온주입 공정을 포함할 수 있다. 이 경우에, 주입 마스크(210)는 바디 영역(11) 위에 연장형 개구부를 정의하고, 2개의 연장형 그리고 기본적으로 평행한 에지(2111, 2112)를 포함한다. 도 9a에 도시된 제1 경사 이온주입에서 주입 벡터는, 측방향 성분 Ix이 제1 에지(2111)에 기본적으로 수직이고 제1 에지(2111) 아래의 바디 영역(11)으로 도펀트 원자를 주입하기 위해 제1 에지(2111)를 향해 지향되도록 구성된다. 도 9b에 도시된 제2 경사 이온주입에서 주입 벡터는, 측방향 성분 Ix이 제2 에지(2112)에 기본적으로 수직이고 제2 에지(2112) 아래의 바디 영역(11)으로 도펀트 원자를 주입하기 위해 제2 에지(2112)를 향해 지향되도록 구성된다.
반도체 바디(100)의 한 부분의 상면도를 도시하는 도 10a 내지 도 10d를 참조하면, 다각형 셀에 소스 영역을 형성하는 것은 2개를 초과하는 경사 이온주입을 포함할 수 있고, 여기서 주입의 횟수는 트랜지스터 셀의 다각형 형태, 및 보다 구체적으로, 다각형이 갖는 측면의 수에 의해 정의된다. 주입 마스크(210)는 소스 영역(및, 동일한 마스크가 바디 영역 및 소스 영역을 형성하도록 사용되는 경우의 바디 영역)의 다각형 형태를 정의하는 개구부를 포함한다. 다각형이 직사각형이면 주입 마스크는 도 10a 내지 도 10d에 도시한 바와 같이 4개의 에지(2111, 2112, 2113, 및 2114)를 갖는 직사각형 개구부를 포함한다. 이들 에지(2111- 2114)의 각각의 아래의 바디 영역(11)으로 도펀트 원자를 주입하기 위해 주입 공정은 4번의 경사 이온주입을 포함한다. 도 10a에 도시된 제1 경사 이온주입에서, 주입 벡터는 측방향 성분 Ix이 제1 에지(2111)에 기본적으로 수직이고 제1 에지(2111)를 향해 지향되도록 구성되고, 도 10b에 도시된 제2 경사 이온주입에서, 주입 벡터는 측방향 성분 Ix이 제2 에지(2112)에 기본적으로 수직이고 제2 에지(2112)를 향해 지향되도록 구성되고, 도 10c에 도시된 제3 경사 이온주입에서, 주입 벡터는 측방향 성분 Ix이 제3 에지(2113)에 기본적으로 수직이고 제3 에지(2113)를 향해 지향되도록 구성되고, 도 10d에 도시된 제4 경사 이온주입에서, 주입 벡터는 측방향 성분 Ix이 제4 에지(2114)에 기본적으로 수직이고 제4 에지(2114)를 향해 지향되도록 구성된다. 육각형 트랜지스터 셀에 소스 영역(12)을 형성하는 것은 6번의 경사 이온주입 등을 포함할 수 있다.
도 5a 내지 도 5d를 참조하여 기술한 방법에 의해 소스 영역(12) 및 저-저항 영역(13)을 형성하면 트랜지스터 디바이스에 대한 잘 정의된 임계 전압 및 견고한 바이폴라 정션 트랜지스터를 얻을 수 있다. 이것은 이하의 도 11 및 도 12를 참조하여 기술된다.
도 11은 통상적인 방법에 따라 제조된 복수의 샘플 트랜지스터와, 도 5a 내지 도 5d에 도시된 방법에 따라 제조된 복수의 샘플 트랜지스터의 파라미터에 기초한다. 도 5a 내지 도 5d에 따른 방법은 이하에서 "경사 이온주입 공정"이라 지칭된다. 소스 영역을 형성하는 제1 도핑 타입의 도펀트 입자가 제로 경사, 즉, α=0으로 주입된다는 점에서 "통상적인 방법"은 도 5a 내지 도 5d에 도시된 방법과 상이하다. 경사 이온주입 공정에 따라 생성된 샘플은 동일한 경사 각도를 이용하여 생성된다. 구체적으로, 이 예에서의 경사 각도는 α=30°이다. 바디 영역(11)과 드리프트 영역(14)의 도핑 농도, 소스 영역(12)과 저-저항 영역(13)을 생성하는 주입 공정에서의 주입 도우즈 및 주입 에너지와 같은 다른 파라미터는 통상적인 방법 및 경사 이온주입 공정에서 동일하다.
경사 이온주입 공정 및 통상적인 공정에서 변화되는 파라미터는 스페이서의 두께 d이다. 복수의 상이한 스페이서 두께 d의 각각에 대해, 복수의 트랜지스터 디바이스가 경사 이온주입 공정 및 통상적인 공정에 따라 생성된다. 각각의 트랜지스터의 임계 전압이 측정된다. 동일한 조건 하에서 생성된 트랜지스터의 각각의 그룹에 대해 최대 임계 전압 Vth -max과 최소 임계 전압 Vth -min 간의 차이 ΔVth=Vth -max- Vth-min 가 계산된다. 이 차이는 이하에서 임계 전압의 편차라 지칭된다. "동일한 조건 하에서 생성된 트랜지스터의 그룹"은 동일한 두께 및 동일한 소스 주입 타입, 즉, 경사 이온주입 공정 또는 통상적인 공정에서 생성된 트랜지스터의 그룹이다. 도 11에서의 곡선(301)은 통상적인 방법에 따라 생성된 샘플의 두께 d에 걸쳐서의 임계 전압의 편차를 나타내고, 곡선(302)은 경사 이온주입 방법에 따라 생성된 샘플의 두께 d에 걸쳐서의 임계 전압의 편차를 나타낸다.
도 11에 도시된 곡선을 획득하기 위해 샘플 트랜지스터 디바이스는 스페이서(230)의 n = 10인 상이한 두께 d를 이용하여 생성되었다. 도 11에 도시된 삼각형 기호는 통상적인 방법에 따라 처리된 샘플에 대해 획득된 임계 전압의 편차 ΔVth를 도시하고, 도 11에 도시된 원형 기호는 경사 이온주입 방법에 따라 처리된 샘플에 대해 획득된 임계 전압의 편차 ΔVth를 도시한다. 곡선(301)은 도 11에 도시된 삼각형 기호에 의해 표시된 값에 기초하여 계산된 추세선이고, 곡선(302)은 도 11에 도시된 원형 기호에 의해 표시된 값에 기초하여 계산된 추세선이다. 도 11에 도시된 예시에서, 두께 d가 d축 상에서 좌측으로부터 우측으로 증가함에 따라 d1>d2>d3이 된다. 예를 들어, d1=500 나노미터(nm), d2=350 nm, 및 d3=300 nm이다.
도 11의 곡선(301)으로부터 볼 수 있는 바와 같이, 통상적인 방법에서 스페이서 d의 두께 d가 감소함에 따라 임계 전압의 편차 ΔVth는 증가한다. 이것은 도 5c를 참조하여 설명될 수 있고, 동 도면은 주입 마스크(230)를 이용하여 제2 도핑 타입의 도펀트 입자를 주입하는 것을 도시한다. 제2 도핑 타입의 이들 도펀트 입자는 제1 도핑 타입의 도펀트 입자보다 높은 에너지로 주입된다. 이 주입 공정에서, 도펀트 입자는 바디 영역(11)의 수직 방향 z로 이동할 뿐 아니라, 반도체 바디(100)의 결정 격자 내의 원자와의 충돌로 인해 제1 측방향 x로도 이동한다. 기본적으로, 제2 도핑 타입의 도펀트 입자는 측방향 x로 이동할 수 있고 그 거리는 주입 에너지가 증가함에 따라 증가한다. 만약 제2 도핑 타입의 도펀트 입자가 스페이서(230) 없이 주입 마스크(210)만을 이용하여 주입되면, 제2 도핑 타입의 도펀트 입자는 측방향 x로, 제1 도핑 타입의 도펀트 입자보다 주입 마스크(210) 아래로 더 이동할 것이다. 이것은 제1 도핑 타입의 도펀트 입자가 제2 도핑 타입의 도펀트 입자보다 낮은 주입 에너지로 주입되기 때문이다. 따라서, 스페이서가 없는 주입 공정의 경우 바디 영역(11)의 일부분(111)(도 5c 참조)에 상당한 양의 제2 도핑 타입의 도펀트 입자가 있게 된다. 바디 영역(11)의 이 부분(111)은 소스 영역(12)과 드리프트 영역(14) 사이의 부분이다. 제2 주입 공정의 도펀트 입자가 이 부분(111)에서 멈추면 이들은 임계 전압 Vth에 영향을 미친다. 따라서, 제조 공정에서 필연적으로 생기는 공정 편차로부터 발생할 수 있는 스페이서 두께 d의 편차에 의해 임계 전압의 상당한 편차 ΔVth가 발생할 수 있다. 특히, 도 11의 곡선(301)으로부터 볼 수 있는 바와 같이 두께 d가 감소함에 따라 임계 전압의 편차 ΔVth가 증가한다. 이것은 작은 d 값에 대해서는 스페이서 두께 d의 상대적으로 작은 편차가 임계 전압에 큰 영향을 미치기 때문이다. 큰 d 값의 경우, 이러한 편차(예를 들어, 공정에서의 오버레이 에러로 인해 생긴 편차)가 임계 전압 Vth에 많은 영향을 미치지 않아, 결과적인 편차 ΔVth는 스페이서의 두께 d 이외의 다른 공정 공차에 의해 통제된다.
도 11의 곡선(301)으로부터 볼 수 있는 바와 같이, 스페이서 두께 d가 감소함에 따라 임계 전압 Vth의 편차 ΔVth의 증가는 통상적인 방법에서의 증가보다 작다. 심지어 얇은 스페이서 두께 d에서도, 임계 전압 Vth의 편차 ΔVth는 통상적인 공정으로부터 생성되는 디바이스보다 경사 이온주입 공정으로부터 생성되는 반도체 디바이스에서 더 낮다. 이에 대해 가능한 설명은, 경사 이온주입에 의하면 더 많은 제1 도핑 타입의 도펀트 입자가 게이트 전극(21) 아래에 모이는 반면, 제2 도핑 타입의 도펀트 입자는 통상적인 방법에서보다 측방향 x로 반드시 더 이동하는 것은 아니기 때문이다. 그러나, 게이트 전극(21) 아래에 제1 도핑 타입의 도펀트 입자량이 더 많은 것은 제2 도핑 타입의 도펀트 입자를 없애는 일종의 게터링(gettering) 효과를 가지며, 그렇지 않았다면, 이들 입자들이 임계 전압 Vth에 영향을 미칠 수 있는 부분(111)에 모였을 것이다. 따라서, 동일한 스페이서 두께 d이더라도 통상적인 방법에서보다 제2 도핑 타입의 도펀트 입자가 더 적게 바디 영역의 상기 영역(111)에 모이게 된다. 도 11에서 볼 수 있는 바와 같이, d2와 d1 사이의 특정의 범위에서 두께 d를 감소시키는 것은 임계 전압의 편차 ΔVth에 큰 영향을 미치지 않는다. 따라서, 이 방법은 제조 공정에서 이 두께 d의 편차에 대해 견고성을 갖는다.
또한, 도 12를 참조하면, 두께 d가 감소함에 따라 BJT의 견고성이 증가한다. 두께 d가 감소함에 따라, 저-저항 영역(13)의 총 길이가 소스 영역(12)을 따라 증가한다. 이 저-저항 영역(13)이 소스 영역(12)을 따라 더 멀리 뻗어갈수록, 도 4의 저항기에 의해 표시되는 저항이 더 낮아지고, 바디 영역(11)에서 전하 캐리어 쌍을 생성하게 할 수 있는 이벤트에 대해 디바이스는 더 견고하게 된다. BJT의 견고성은 복수의 샘플 트랜지스터 디바이스를 평가함으로써 평가된다. 구체적으로, 표준 주입 방법에 의해 2개 그룹의 샘플 트랜지스터 디바이스가 생성되어, 제 1 그룹은 스페이서 두께 d1을 가지며, 제 2 그룹은 더 두꺼운 스페이서 두께 d2를 갖는다. 제3 그룹은 이온주입 방법에 따라 스페이서 두께 d3로 생성되며, 여기서 d1>d2>d3이다. 이들 샘플 트랜지스터 디바이스의 임계 전압의 편차 ΔVth가 도 11에 도시되어 있다. 샘플 트랜지스터 디바이스에 대한 평가는, 이들을 오프 상태에서 동작시키고, 드레인 노드 D와 소스 노드 S 사이에 드레인-소스 전압을 인가하고, 전하 캐리어 쌍을 생성하는데 적합한 디바이스로 입자를 조사하고, 고장률을 결정함으로써 수행되었다. 일례에 따르면, 입자는 프로톤이다. 도 12는 정규화된 드레인-소스 전압 VDS/VNOM에 걸친 고장률을 도시하는데, 여기서 VDS는 고장이 발생하는 드레인-소스 전압이고 VNOM은 레이팅된 전압 차단 능력이다.
도 12로부터 볼 수 있는 바와 같이, 각각의 그룹에서, 드레인-소스 전압이 증가함에 따라 고장률이 증가한다. 또한, 소정의 드레인-소스 전압 VDS에서 스페이서 두께가 더 얇을수록 고장률이 더 낮아진다. 따라서, 경사 이온주입 공정에서 스페이서 두께를 감소시킴으로써, BJT의 견고성이 증가될 수 있다. 그러나, 도 11로부터 볼 수 있는 바와 같이, 이러한 감소는 임계 전압의 편차를 증가시키지 않는다.
경사 이온주입 방법에 의해 소스 영역(12)은 통상적인 방법에 의한 것보다 많은 게이트 전극(21)을 오버랩하도록 생성될 수 있다. 이것은 도 13을 참조하여 기술되고, 동 도면은 게이트 전극(21), 게이트 유전체(22), 소스 영역(12), 바디 영역(11), 및 저-저항 영역(13)의 확대된 도면을 도시한다. 소스 영역(12)과 게이트 전극(21) 사이의 오버랩은 소스 영역(12)이 측방향 x로 게이트 전극(21) 아래로 얼마나 멀리 연장하는지에 대한 척도이다. 도 13을 참조하면, 이러한 오버랩은 pn 접합과 게이트 전극(21)의 에지 사이에서 제1 표면(101)을 따르는 거리 dGS로서 정의될 수 있다. 도 13에서, 수직선(601)은 게이트 전극(21)의 에지의 수평 위치를 표시하고, 수직선(602)은 pn 접합의 수평 위치를 표시한다. "pn 접합"은 소스 영역(12) 및 바디 영역(11)과 저-저항 영역 사이의 각각의 pn 접합이다. pn 접합에서, 제1 타입 도펀트(소스 영역(12)의 도펀트)의 도핑 농도는 기본적으로 제2 타입 도펀트(바디 영역(11) 및 저-저항 영역(13)의 도펀트)의 도핑 농도와 동등하다. 게이트 전극(21)의 "에지"는 측방향 x로 에지 전극을 종결한다(즉, 에지는 소스 전극(31)에 측방향으로 더 근접하는 게이트 전극(21)의 부분임). 오버랩 dGS은 수직선들(601 및 602) 사이의 거리이다.
기본적으로, 경사 각도가 증가함에 따라 오버랩 dGS이 증가한다. 일례에 따르면, 오버랩은 70 나노미터(nm)보다 크거나 혹은 심지어 100 나노미터(nm)보다 크다. 통상적인 방법과 비교했을 때 이렇게 더 큰 오버랩 dGS에 의해, 저-저항 영역(13)은 임계 전압 안정성을 저하시키지 않고, 통상적인 방법에서보다 게이트 전극(21)의 에지 바로 아래에서 더 높은 도핑 농도로 생성될 수 있다. 게이트 전극 아래의 저-저항 영역(13)의 이와 같이 높은 도핑 농도는 BJT의 견고성을 증가시킨다. 일례에 따르면, 게이트 전극(21)의 에지 아래의 저-저항 영역(13)의 적어도 한 부분은 1E19 cm-3보다 더 높은, 특히 3E19 cm-3보다 더 높은 도핑 농도를 갖는다. 즉, 저-저항 영역(13)에서 라인(601)을 따라 취해진 도핑 프로파일은 1E19 cm-3보다 높은 최대 도핑 농도를 갖는다.
도 5a 내지 도 5d에 도시된 방법의 기초가 되는 반도체 바디는 통상적인 방식으로 생성될 수 있다. 복수의 보상 영역(17)을 갖는 반도체 바디(100)를 생성하는 하나의 방법이 도 14a 및 도 14b에 도시되어 있다. 도 14a를 참조하면, 이 방법은 기판(150)을 제공하고 기판(150) 상에 복수의 에피택셜층(1401-140n)을 형성하는 것을 포함할 수 있다. 각각의 에피택셜층에서, 제2 도핑 타입의 도펀트 입자가 주입되고 및/또는 확산될 수 있다. 이들 도펀트 입자가 주입되는 영역은 도 14a에서 (17')로 표시된다. 어닐링 공정에서, 에피택셜층(1401-140n)으로 주입된 도핑 입자는 연속적인 보상 영역(17)을 형성하도록 에피택셜층으로 더 깊게 확산된다. 에피택셜층(1401-140n)은 완성된 트랜지스터 디바이스에서 드리프트 영역(14)의 도핑 농도에 대응하는 기본 도핑으로 생성될 수 있고, 반도체 기판(150)은 완성된 트랜지스터 디바이스에서 드레인 영역(15)을 형성할 수 있다. 바디 영역(11)은 보상 영역(17)을 형성한 후에 주입 및/또는 확산 공정에서 형성될 수 있다.
도 15a 및 도 15b는 복수의 보상 영역(17)을 갖는 반도체 바디(100)를 생성하는 다른 방법을 도시한다. 도 15a 및 도 15b에 도시된 방법이 도 14a 및 도 14b에 도시된 방법과 상이한 점은, 에피택셜층(1401-140n)이 도핑되지 않은(미도핑, 진성) 층이고 제2 도핑 타입의 도펀트 입자에 추가하여 제1 도핑 타입의 도펀트 입자가 주입된다는 것이다. 제1 도핑 타입의 도펀트 입자가 주입되는 영역은 도 15a에서 (14')로 표시된다. 상술한 어닐링 공정에서, 제1 도핑 타입의 도펀트 입자 및 제2 도핑 타입의 도펀트 입자는 에피택셜층으로 더 깊게 확산되고, 제2 도핑 타입의 도펀트 입자는 연속적인 보상 영역(17)을 형성하고, 제1 도핑 타입의 도펀트 입자는 보상 영역(17)에 인접하는 연속적인 드리프트 영역(14)을 형성한다. 일례에 따르면, 기판에 인접하는 층(1401)인 가장 낮은 에피택셜층에서, 어떠한 보상 영역도 형성되지 않는다. 이 경우에, 이 가장 낮은 층(1401)은 제1 도핑 타입의 기본 도핑으로 형성됨에 따라 이 층(1401)은 완성된 디바이스에서 드리프트 영역(14)의 부분을 형성한다.

Claims (4)

  1. 적어도 하나의 트랜지스터 셀을 포함하는 트랜지스터 디바이스로서,
    상기 적어도 하나의 트랜지스터 셀은,
    반도체 바디 내에 포함된, 제2 도핑 타입의 바디 영역에서의 제1 도핑 타입의 소스 영역, 드레인 영역, 및 상기 바디 영역에 인접하고 상기 바디 영역과 상기 드레인 영역 사이에 배치되는 상기 제1 도핑 타입의 드리프트 영역과,
    상기 바디 영역에서 상기 소스 영역 아래의 상기 제2 도핑 타입의 저-저항 영역과,
    게이트 유전체에 의해 상기 소스 영역 및 상기 바디 영역으로부터 유전성 절연되고 상기 반도체 바디의 제1 표면 위에 배치되는 게이트 전극을 포함하되,
    상기 소스 영역과 상기 게이트 전극 사이의 오버랩의 길이는 70 나노미터보다 길고,
    상기 제1 표면에 수직이고 상기 게이트 전극의 에지를 통해 진행하는 라인을 따르는 상기 저-저항 영역의 도핑 프로파일은 1E19 cm-3보다 높은 최대치를 포함하는
    트랜지스터 디바이스.
  2. 제 1 항에 있어서,
    상기 도핑 프로파일은 3E19 cm-3보다 높은 최대치를 포함하는
    트랜지스터 디바이스.
  3. 제 1 항에 있어서,
    복수의 트랜지스터 셀을 포함하는
    트랜지스터 디바이스.
  4. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 반도체 바디의 수직 방향으로 떨어져 이격되는
    트랜지스터 디바이스.
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