JP2009158643A - 半導体装置 - Google Patents

Abstract

【課題】高速な半導体装置を提供する。
【解決手段】半導体基板１と、半導体基板１上に形成されたシリコン酸化膜２と、シリコン酸化膜２上に形成された第１導電型の半導体層３とを備えるＳＯＩ基板４内に、離隔して第１拡散層５及び第２拡散層６が設けられる。第１拡散層５は半導体層３より不純物濃度が高い第２導電型の拡散層であり、第２拡散層６は半導体層３より不純物濃度の高い第１導電型の拡散層である。ＳＯＩ基板４上には、第１拡散層５の第１電極９Ａと電気的に接続する配線層により第１フィールドプレート９Ａ、１０Ａ、１１Ａが形成される。また、第２拡散層６の第２電極９Ｂと電気的に接続する配線層により第２フィールドプレート９Ｂ、１０Ｂ、１１Ｂが形成される。第１フィールドプレート９Ａ、１０Ａ、１１Ａと、第２フィールドプレート９Ｂ、１０Ｂ、１１Ｂとは絶縁膜８、１２により互いに絶縁されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、横型ＰｉＮダイオードの構造及びその製造方法に関する。

スイッチング電源やインバータ回路などの電力変換装置では、パワーＭＯＳＦＥＴやＩＧＢＴのようなスイッチング素子とともにダイオードが用いられている。パワーＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子は、トレンチゲート化などの改良により低損失化が進んでいる一方、ダイオードについては低損失化があまり進んでいない。半導体素子全体の損失に占めるダイオードの損失の割合は３０〜５０％であり、ダイオード損失の低減が、装置全体の高効率化及び小型化のために重要である。

しかしながら、ＭＯＳＦＥＴやＩＧＢＴがトレンチゲート化や微細化により、オン電圧、フォール時間などの特性が改善されているのに比べ、ダイオードに関しては、従来からの縦型ＳＢＤ（ショットキーバリアダイオード）と、ＰｉＮダイオードの２つの構造が主に用いられ、性能改善が進んでいない。特に、高耐圧パワーＭＯＳＦＥＴとペアで用いられるダイオードは、高い耐圧が要求されるために、ＳＢＤは使えず、ＰｉＮダイオードが用いられている。

ここで、ＰｉＮダイオードはスイッチング時、すなわち、ダイオードの逆回復時の損失が大きく、ダイオードのみではなく、ＭＯＳＦＥＴのターンオン損失も大きくなるという問題がある。

ＰｉＮダイオードの高速化の例として、白金拡散や電子線照射による、キャリアライフタイムキラーの導入や、ショットキー接合とＰＮ接合を混在させたＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｃｈｏｔｔｏｋｙ）などの注入制御をした構造がある（例えば、特許文献１）。前者の場合、ライフタイムキラーによりドリフト層中央部でのキャリア蓄積が少なくなるため、オン電圧が上昇し、オフ状態では導入した欠陥によりリーク電流が大きくなってしまう。また後者の場合、ウェーハ裏面側のエミッタの注入の抑制が難しく、結局裏面から多くのキャリアが注入され、高速化に限界がある。
特開２００４−２５３４１６

本発明は、高速な半導体装置を提供することを目的とする。

本発明の一つの態様において、半導体装置は、半導体基板と、半導体基板上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、半導体層の表面に設けられ、半導体層より不純物濃度が高い第２導電型の第１拡散層と、半導体層の表面に第１拡散層とは離隔して設けられ半導体層より不純物濃度の高い第１導電型の第２拡散層と、第１拡散層と接続する第１電極と、第１電極と接続する少なくとも１層の第１配線層と、第２拡散層と接続する第２電極と、第２電極と接続する少なくとも１層の第２配線層とを備えることを特徴とする。

本発明の他の態様において、半導体装置は、半導体基板と、半導体基板上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、半導体層の表面からシリコン酸化膜の表面まで達するように設けられたトレンチと、トレンチに面した半導体層の側面に形成された半導体層より不純物濃度が高い第２導電型の第１拡散層と、第１拡散層から離隔されて前記ＳＯＩ基板内に形成された半導体層より不純物濃度が高い第１導電型の第２拡散層と、第１拡散層と接続する第１電極と、第１電極と接続する少なくとも１層の第１配線層と、第２拡散層と接続する第２電極と、第２電極と接続する少なくとも１層の第２配線層とを備えることを特徴とする。

本発明の他の態様において、半導体装置は、半導体基板と、半導体基板上に形成されたシリコン酸化膜と、シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、半導体層の表面からシリコン酸化膜の表面まで達するように、互いに離隔して設けられた第１及び第２トレンチと、第１トレンチに面した半導体層の側面に形成された半導体層より不純物濃度が高い第２導電型の第１拡散層と、第２トレンチに面した半導体層の側面に形成された半導体層より不純物濃度が高い第１導電型の第２拡散層と、第１拡散層と接続する第１電極と、第１電極と接続する少なくとも１層の第１配線層と、第２拡散層と接続する第２電極と、第２電極と接続する少なくとも１層の第２配線層とを備えることを特徴とする。

本発明によれば、高速な半導体装置を提供することができる。

以下、図面を参照しながら、本発明に係る半導体装置の実施の形態について詳細に説明する。

［第１の実施の形態］
図１は、本実施の形態に係る半導体装置の概略的な構造断面図である。本実施の形態に係る横型ＰｉＮダイオード２０は、ＳＯＩ基板４内に形成されて構成される。ここで、ＳＯＩ基板４は、単結晶シリコン基板１上に形成された所定の厚さの埋め込み酸化膜（ＢＯＸ）２と、その埋め込み酸化膜２の上に形成された後述するエミッタ拡散層より不純物ドープ濃度が低いＮ-型シリコン活性層（以下、ＳＯＩ活性層という）３により構成される。ＳＯＩ活性層３内には、ＳＯＩ活性層３より高い濃度で例えばボロン（Ｂ）が不純物ドープされたＰ+型エミッタ拡散層５、及び同じくＳＯＩ活性層３より高い濃度で例えばリン（Ｐ）が不純物ドープされたＮ+型エミッタ拡散層６が、所定の間隔だけ離隔して形成されている。

ＳＯＩ活性層３内部のＰ+型エミッタ拡散層５とＮ+型エミッタ拡散層６の間の領域は、それらの間に順バイアスを印加した際に、キャリアが流れるドリフト層１３を構成する。ＳＯＩ基板４の表面には、例えば、シリコン酸化膜から成る絶縁膜７が形成されている。Ｐ+型エミッタ拡散層５とＮ+型エミッタ拡散層６の表面には、フォトリソグラフィー及びエッチングプロセスにより、例えば、アルミニウム薄膜から成る電極９Ａ、９Ｂが形成されている。電極９Ａは、Ｐ+型エミッタ拡散層５とコンタクトし、電極９ＢはＮ+型拡散層６とコンタクトしている。

電極９Ａ、９Ｂの上部には、例えば、シリコン酸化膜から成る層間絶縁膜８が形成されている。電極９Ａ及び９Ｂは層間絶縁膜８により、互いに電気的に絶縁されている。また、層間絶縁膜８の上部には、例えば、アルミニウム薄膜から成る配線層１０Ａ、１０Ｂが形成されている。配線層１０Ａ、１０Ｂは層間絶縁膜１２により互いに電気的に絶縁されている。

さらにまた、層間絶縁膜１２の上部には、例えば、アルミニウム薄膜から成る上層配線層１１Ａ、１１Ｂが形成されている。電極９Ａは、配線１０Ａ及び上層配線１１Ａと互いに電気的に接続されている。同様に、電極９Ｂは、配線１０Ｂ及び上層配線１１Ｂと互いに電気的に接続されている。Ｐ+型エミッタ拡散層５に接続された電極９Ａ、配線層１０Ａ及び上層配線１１Ａは、Ｐ+型エミッタ拡散層５に対して、電位分布の曲率を下げるフィールドプレートとして機能する。同様に、Ｎ+型エミッタ拡散層６に接続された電極９Ｂ、配線層１０Ｂ及び上層配線層１１Ｂは、Ｎ+型エミッタ拡散層６に対して、電位分布の曲率を下げるフィールドプレートとして機能する。

次に、本実施の形態に係る横型ＰｉＮダイオードの動作原理について説明する。ＰｉＮダイオードを高速化するためには、逆回復速度を高めなければならない。この逆回復速度低下の最大の要因は、導通状態での蓄積電荷を排出する時間を要することである。したがって、蓄積電荷を減少させることが高速化にとって最も重要であるが、単純に蓄積電荷を減少させると導通時のオン抵抗が増加し、結果として、高速動作に支障をきたすこととなる。

そこで、従来においては、この問題を解決するために、ＰｉＮダイオードの高速化のために、キャリアライフタイムキラーとして、例えば白金拡散や電子線照射などを行い、シリコン結晶内に意図的に欠陥を形成し、蓄積電荷（電子及びホール）の再結合を促すことにより、蓄積電荷を減少させる方法が試みられた。

しかし、この従来の方法では、ドリフト層の中央部で抵抗成分が大きくなり、オン電圧を高め、リーク電流が増加してしまう。また、エミッタ近傍の蓄積電荷を逆回復時に排出するため高速化に限界がある。

ここで、キャリアライフタイムと、逆回復速度との関係について詳細に説明する。図２（ａ）は、蓄積電荷Ｑ_ｓｔｒを導通電流Ｊ_Ｆで割った値Ｑ_ｓｔｒ／Ｊ_Ｆと、導通電流Ｊ_Ｆとの関係を示している。ここで、Ｑ_ｓｔｒ／Ｊ_Ｆは、ダイオードの逆回復時に、導通電流Ｊ_Ｆと同じ値の逆電流が流れたとしたとき、蓄積電荷の排出に要する時間を正規化して表したものであり、ダイオードの動作速度の指標となるものである。図２（ａ）は、ドリフト領域の長さ（すなわち、ドリフト長）５０μｍ、耐圧１０００Ｖ、両方のエミッタ幅１μｍ、不純物ドープ濃度５×１０^１９ｃｍ^−３の１次元ダイオードを例にとって、Ｑ_ｓｔｒ／Ｊ_Ｆと導通電流密度Ｊ_Ｆとの関係を示したグラフである。図２（ａ）より、電流密度Ｊ_Ｆを増加させるに従い、Ｑ_ｓｔｒ／Ｊ_Ｆの値が減少し、蓄積電荷がより速く排出され、ダイオードの動作が高速になっていることがわかる。

図２（ｂ）は、図２（ａ）と同じ構成のダイオードを想定し、キャリアライフタイムを変化させた場合のＱ_ｓｔｒ／Ｊ_Ｆと電流密度Ｊ_Ｆとの関係を示したものである。キャリアライフタイムは、白金拡散等のキャリアライフタイムキラーを導入することにより変化させることができる。図２（ｂ）において、曲線３０は、キャリアライフタイムτ_ｍａｘが５μｓの場合を示し、曲線３１はキャリアライフタイムτ_ｍａｘが１μｓの場合を示し、曲線３２はキャリアライフタイムτ_ｍａｘが０．２μｓの場合を示している。図２（ｂ）より、Ｊ_Ｆの値が１０^２Ａ／ｃｍ^２以下の低電流密度領域でのダイオードの動作は、キャリアライフタイムτ_ｍａｘが短いほど高速となっているが、Ｊ_Ｆの値が１０^２Ａ／ｃｍ^２以上の高電流密度領域でのダイオードの動作は、キャリアライフタイムに依存せず、いずれもほぼ同じように高速になっていることがわかる。この図２（ｂ）の結果から、電流密度を高くすることにより、キャリアライフタイムキラーを導入しなくても、ダイオードの高速化を図ることが可能であることがわかる。

続いて、エミッタの不純物総量とダイオードの速度の関係について説明する。図３は、エミッタの不純物総量を変化させた場合のＱ_ｓｔｒ／Ｊ_Ｆと電流密度Ｊ_Ｆとの関係を示したものである。図３において、曲線４１はエミッタ不純物総量Ｑ_ｄが５×１０^１７ｃｍ^−２の場合、曲線４２はエミッタ不純物総量Ｑ_ｄが５×１０^１５ｃｍ^−２の場合、曲線４３はエミッタ不純物総量Ｑ_ｄが５×１０^１３ｃｍ^−２の場合、曲線４４はエミッタ不純物総量Ｑ_ｄが１×１０^１３ｃｍ^−２の場合、曲線４５はエミッタ不純物総量Ｑ_ｄが５×１０^１１ｃｍ^−２の場合をそれぞれ示している。図３の結果から、エミッタ不純物総量を減少させることにより、Ｑ_ｓｔｒ／Ｊ_Ｆが低下し、ダイオードの動作を高速化できることがわかる。

この点について、さらに説明する。Ｐエミッタでのホール電流密度をＪ_ｐとし、Ｎエミッタでの電子電流密度をＪ_ｎとすると、ダイオードを流れる全電流密度Ｊ_Ｆ＝Ｊ_ｐ＋Ｊ_ｎとなる。Ｐエミッタでの注入効率をγ_ｐ＝Ｊ_ｐ／Ｊ_Ｆ、Ｎエミッタでの注入効率をγ_ｎ＝Ｊ_ｎ／Ｊ_Ｆと表す。ここでキャリアライフタイムをτとすると、上述したＱ_ｓｔｒ／Ｊ_Ｆは、Ｑ_ｓｔｒ／Ｊ_Ｆ＝（γ_ｐ＋γ_ｎ―１）τの関係を有する。不純物濃度が減少してＰエミッタ及びＮエミッタでの逆注入電流が増加する（すなわち、ホールと電子が再結合するレートが増加する）ことにより、注入電流Ｊ_ｎ及びＪ_ｐが減少する。全電流密度Ｊ_Ｆを同じとして比較した場合、Ｐエミッタでの注入効率γ_ｐ、Ｎエミッタでの注入効率γ_ｎは不純物総量が少ないほど小さくなる。結果として、エミッタでの不純物総量が少ないほど、Ｑ_ｓｔｒ／Ｊ_Ｆが減少し、図３に示すようにダイオード動作の高速化を図ることができる。

以上の点を踏まえ、従来の縦型ＰｉＮダイオードと本実施の形態に係る横型ＰｉＮダイオードとを比較しながら、さらに説明を続ける。図４（Ａ）は従来の縦型ＰｉＮダイオードの概略的な構造断面図であり、図４（Ｂ）は本実施の形態に係る横型ＰｉＮダイオードの概略的な構造断面図を示したものである。

まず、素子の放熱に着目して、両者を比較して説明する。例えば、順方向電圧Ｖ_Ｆ＝１．５Ｖを印加してダイオードを動作させた場合、電流密度５ｋＷ/ｃｍ^２での熱による損失を見積もると、２．９ｋＷ/ｃｍ^２になる。これは半導体チップの一般的な冷却能力１００Ｗ/ｃｍ^２を大きく上回る。このため、従来の縦型ダイオードでは、電流を高密度化した場合、素子の放熱を十分に達成することができない。

これに対して、本実施の形態に係る横型ＰｉＮダイオードでは、素子からの熱は、電流経路に対して垂直下方に放熱されるため、従来の縦型ダイオードに比べ、単位電流あたりの放熱量を著しく向上させることができる。したがって、電流の高密度化が可能である。

次に、電荷蓄積に着目して両者を比較して説明する。従来の縦型ＰｉＮダイオードでは、高耐圧を実現しようとすると、例えば、Ｐエミッタの近傍にチップの耐圧を持たせるためのＰ+型拡散層（終端領域）を形成する必要がある。この終端領域にも電荷が蓄積されるため、その蓄積電荷が逆回復速度を遅くするように作用する。

これに対して、本実施の形態に係る横型ＰｉＮダイオードでは、導通領域で耐圧を十分保持できるため、従来のような終端領域を形成する必要は無い。また、シリコン活性層が数１００ｎｍ〜数１０μｍの厚さのためキャリアを蓄積できる領域が少ない。さらに、導通領域１３を絶縁膜７で覆っているため、従来の縦型ＰｉＮダイオードに比べ蓄積電荷を減少させることができる。

次に、エミッタの不純物濃度に着目して両者を比較して説明する。従来の縦型ＰｉＮダイオードを、エピウェーハ（ドリフト層と高不純物濃度エミッタ層をエピタキシャル成長で形成したウェーハ）により作成する場合、裏面エミッタは高不純物濃度のシリコン基板を研削することにより形成する。この高不純物濃度層を数１００μｍから１μｍ以下に研削することは技術的に困難であるため、エピウェーハにより作成した縦型ＰｉＮダイオードの裏面エミッタを低不純物濃度で形成することはできない。ロウウェーハ（表面構造を作成後に、裏面に拡散層を形成したウェーハ）により作成する場合、表面の電極金属が裏面エミッタの拡散層形成のための活性化アニールの影響を受けるため、裏面エミッタの活性化を十分に行うことができない。結果として、低不純物濃度のエミッタを形成することができない。

これに対して、本実施の形態に係る横型ＰｉＮダイオードでは、ウェーハ表面にＰエミッタ及びＮエミッタの拡散層を形成する。このため、通常のＣＭＯＳデバイスのように、フォトリソグラフィー技術を使ったイオン注入及び活性化アニールにより低不純物濃度のエミッタを容易に形成することができる。

次に、ドリフト領域の長さ（ドリフト長）に着目して、両者を比較して説明する。ロウウェーハで縦型ＰｉＮダイオードを形成した場合、ドリフト領域となる低不純物濃度のＮ-型半導体層の膜厚制御が困難である。例えば、縦型素子で耐圧４００Ｖ程度の高速ダイオードを作成する場合、ウェーハの厚さは２４μｍ程度であり、ウェーハ研磨工程でのプロセス制御は困難である。したがって、縦型ＰｉＮダイオードではドリフト長の短いドリフト領域を形成することは困難である。

これに対して、本実施の形態に係る横型ＰｉＮダイオードでは、ドリフト領域が横方向に形成されるため、フォトリソグラフィー技術を使ったマスクによって、ドリフト長を容易に決定することができる。例えば、４００Ｖ素子の場合、ドリフト長は２４μｍ程度であり、マスクパターンにより十分に制御可能である。したがって、従来の縦型ＰｉＮダイオードに比べプロセスが単純でかつ製造コストを低く抑えることができる。

続いて、本実施の形態に係る横型ＰｉＮダイオードの製造方法について図面を参照しながら説明する。図５Ａから５Ｆは、本実施の形態に係る横型ＰｉＮダイオード２０の製造プロセスの一部を示したものである。説明の都合上、アニール工程については省略する。

まず、工程１として、図５Ａに示すように、シリコン単結晶基板１、その上に例えば厚さが３μｍの埋め込み酸化膜（ＢＯＸ）２、その上に例えば厚さが５μｍで不純物濃度が３×１０^１５ｃｍ^−３のＳＯＩ活性層３が順に形成されたＳＯＩ基板４を準備する。該ＳＯＩ基板４に熱酸化処理をして、例えば膜厚１００ｎｍのシリコン酸化膜７を形成する。

次に、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、Ｐ+エミッタ拡散層５を形成すべき領域に開口を有するマスクを形成する。該マスクを使って、ＳＯＩ活性層３内に、例えばボロン（Ｂ）を、例えば、１×１０^１８ｃｍ^−３の濃度でイオン注入し、Ｐ+型エミッタ拡散層５を形成する。同様に、Ｎ+型エミッタ拡散層６を形成すべき領域に開口を有するフォトレジストをマスクにして、ＳＯＩ活性層３内に、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、Ｎ+型エミッタ拡散層６を形成する。

Ｐ+型エミッタ拡散層５及びＮ+型エミッタ拡散層６の拡散深さは、例えば約０．５μｍである。ＳＯＩ活性層３内のＰ+型エミッタ拡散層５とＮ+型エミッタ拡散層６とに挟まれた領域は、例えば長さが約３６μｍのドリフト領域１３を構成し、該ドリフト領域１３を電流がＰ+型エミッタ拡散層５からＮ+型エミッタ拡散層６へ横方向に流れる。

次に、工程２として、図５Ｂに示すように、Ｐ+型エミッタ拡散層５とＮ+型エミッタ拡散層６の上部の酸化膜７を、フォトレジストをマスクとして、ＲＩＥ等のドライエッチングによりエッチングする。続いて、表面全体に、例えばアルミニウム膜９をスパッタ法により、例えば５００ｎｍの膜厚で堆積する。次いで、アルミニウム膜９の上部に、フォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域１３の上部に開口を有するマスク５０を形成する。該マスク５０を使って、ドライエッチングによりアルミニウム膜９をエッチングして、電極９Ａ、９Ｂを形成する。

次に、工程３として、図５Ｃに示すように、電極９Ａ、９Ｂの上に、例えばプラズマＣＶＤ法により、シリコン酸化膜８を例えば約１μｍ堆積する。次いで、該シリコン酸化膜８の上にフォトレジストを塗布し、フォトリソグラフィー技術により、電極９Ａ、９Ｂの上部に開口を有するマスク５１を形成する。次いで、ドライエッチングにより、電極９Ａ、９Ｂの上部部分の酸化膜をエッチングし、その後マスク５１を除去する。

次に、工程４として、図５Ｄに示すように、酸化膜８の上に例えばアルミニウム膜１０をスパッタ法により、例えば約５００ｎｍの膜厚で堆積する。このアルミニウム膜１０は電極及びフィールドプレートとして機能する。次いで、アルミニウム膜１０の上にフォトレジストを塗布し、フォトリソグラフィー技術により、ドリフト領域の上部に開口を有するマスク５２を形成する。次いで、ドライエッチングにより、アルミニウム膜１０をエッチングして配線層１０Ａ、１０Ｂを形成する。その後、マスク５２を除去する。

次に、工程５として、図５Ｅに示すように、アルミニウム膜１０の上に、例えばプラズマＣＶＤ法等により、シリコン酸化膜１２を例えば約１μｍ堆積する。次いで、該シリコン酸化膜１０の上にフォトレジストを塗布し、フォトリソグラフィー技術により、配線層１０Ａ、１０Ｂの上部に開口を有するマスク５３を形成する。次いで、ドライエッチングにより、酸化膜１２をエッチングした後、マスク５３を除去する。

最後に、工程６として、図５Ｆに示すように、酸化膜１２の上に、例えばアルミニウム膜１１をスパッタ法により、例えば約５００ｎｍの膜厚で堆積する。このアルミニウム膜１１は電極及びフィールドプレートとして機能する。次いで、アルミニウム膜１１の上にフォトレジストを塗布し、フォトリソグラフィー技術により、ドリフト領域１３の上部に開口を有するマスク５４を形成する。次いで、ドライエッチングにより、アルミニウム膜１１をエッチングし、上層配線１１Ａ、１１Ｂを形成する。その後、マスク５４を除去する。

本実施の形態によれば、電流密度を大きくすることが可能となり、蓄積電荷が減少し、低濃度不純物エミッタの形成が容易となり、かつドリフト長を短く制御することができる。結果として、ＰｉＮダイオードの高速化を実現することができる。

［第２の実施の形態］
図６は、本実施の形態に係る半導体装置の概略的な構造断面図である。第１実施形態と同一部材については、同一符号で示す。本実施の形態に係る横型ＰｉＮダイオード６０は、一方のエミッタ電極がトレンチ構造を有し、Ｐ+型エミッタ拡散層６２が該トレンチに面したＳＯＩ活性層３の側面に縦方向に伸長するように形成されている点で第１実施形態と異なる。以下、本実施の形態について詳細に説明する。

本実施の形態において、ＳＯＩ基板４には、ＳＯＩ活性層３を垂直方向に貫通し、埋め込み酸化膜２の表面まで達するトレンチ６１が形成されている。トレンチ６１に面するＳＯＩ活性層３の側面には縦方向に伸長するＰ+型エミッタ拡散層６２が形成されている。以下で詳細に説明するように、Ｐ+型エミッタ拡散層６２は、ＳＯＩ活性層３のトレンチ側から非常に浅い位置に不純物濃度のピーク位置を有する。そのため、Ｐ+型エミッタ拡散層６２は横方向に浅く拡散されて形成されている。トレンチ６１の内部には、例えばアルミニウムが埋め込まれており、トレンチ型エミッタ電極６３を形成している。トレンチ型エミッタ電極６３はトレンチ６１の深さ方向に沿って、縦方向に伸長して形成されており、該トレンチ型エミッタ電極６３とＰ+型エミッタ拡散層６２とはトレンチ６１の側面においてコンタクトしている。

トレンチ型エミッタ電極６３、配線層１０Ａ、及び上層配線層１１Ａは、互いに電気的に接続されており、これらはＰ+型エミッタ付近での電位分布の曲率を小さくするフィールドプレートとして機能する。

続いて、本実施の形態に係る横型ＰｉＮダイオード６０の製造方法について、図面を参照しながら説明する。図７Ａ〜７Ｉは、本実施の形態に係る横型ＰｉＮダイオード６０の製造プロセスの一部を示したものである。説明の都合上、アニール処理工程は省略する。

まず、工程１として、図７Ａに示すように、上記した第１実施形態と同様のＳＯＩ基板４を準備する。該ＳＯＩ基板４に熱酸化処理をして、例えば膜厚１００ｎｍの例えばシリコン酸化膜のような絶縁膜７を形成する。次いで、フォトレジストを塗布し、フォトリソグラフィー技術を使って、ｎ+型エミッタ拡散層６となる領域に開口を有するマスクを形成する。そのマスクを使って、ＳＯＩ活性層３内に、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、Ｎ+型エミッタ拡散層６を形成する。Ｎ+型エミッタ拡散層６の拡散深さは、例えば約０．５μｍである。

次に、工程２として、図７Ｂに示すように、上述した絶縁膜７の上に、例えば熱ＣＶＤまたはプラズマＣＶＤ法により、例えばシリコン酸化膜等の絶縁膜７０を堆積する。該絶縁膜７０は、後述するトレンチを形成する際にマスクとして使用するものである。次いで、絶縁膜７０の表面にフォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチを形成すべき領域に、例えば幅が約２μｍの開口を有するマスク７１を形成する。

次に、工程３として、図７Ｃに示すように、マスク７１を使って、例えばＲＩＥ等のドライエッチングを行い、絶縁膜７０を除去する。次いで、絶縁膜７０をマスクとして、ドライエッチングを行い、ＳＯＩ活性層３を埋め込み酸化膜２までエッチングしてトレンチ６１を形成する。この際、埋め込み酸化膜２はエッチングストッパー膜として機能する。

次に、工程４として、図７Ｄに示すように、トレンチ６１に面したＳＯＩ活性層３に向けて、斜め上方より、例えばボロン（Ｂ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、縦方向に伸長したＰ+型エミッタ拡散層６２を形成する。ここで、不純物イオンは、ＳＯＩ活性層３の側面に対して、大きな入射角で入射する。そのため、ＳＯＩ活性層３の側面には、トレンチ６１から横方向に非常に短い距離に不純物濃度のピークを有するプロファイルが形成される。熱拡散の結果、横方向に非常に浅く拡散したＰ+型エミッタ拡散層６２が形成される。Ｐ+型エミッタ拡散層６２の横方向の拡散深さは、例えば約０．５μｍである。Ｐ+型エミッタ拡散層６２とＮ+型エミッタ拡散層６とに挟まれたＳＯＩ活性層３内部の領域は本実施形態に係る横型ＰｉＮダイオード６０のドリフト領域を構成する。本実施形態において、ドリフト長は例えば約３６μｍである。

次に、工程５として、図７Ｅに示すように、例えばアルミニウムのような導体膜７２をスパッタ法により例えば５００ｎｍ堆積し、トレンチ６１の内部に埋め込む。次いで、フォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域の上部に開口を有するマスク７３を形成する。次いで、このマスク７３を使って、ドライエッチングにより、導体膜７２をエッチングし、Ｎエミッタ電極９Ｂと、トレンチ型Ｐエミッタ電極６３を同時に形成する。

次に、工程６として、図７Ｆに示すように、表面全体にシリコン酸化膜のような絶縁膜８を、例えばプラズマＣＶＤ法により例えば約１μｍ堆積する。次いで、フォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチ６１及びＮ+型エミッタ拡散層６の上部に開口を有するマスク７４を形成する。次いで、該マスク７４を使って、ドライエッチングにより絶縁膜８をエッチングし、その後マスク７４を除去する。

次に、工程７として、図７Ｇに示すように、酸化膜８の上部にアルミニウムのような導体膜１０をスパッタ法により、例えば５００ｎｍ堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域の上部に開口を有するマスク７５を形成する。次いで、該マスク７５を使って、ドライエッチングにより導体膜１０をエッチングして、配線層１０Ａ、１０Ｂを形成する。

次に、工程８として、図７Ｈに示すように、プラズマＣＶＤ法により、シリコン酸化膜のような層間絶縁膜１２を例えば１μｍ堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術により、トレンチ６１及びＮ+型エミッタ拡散層６の上部に開口を有するマスク７６を形成する。

最後に、工程９として、図７Ｉに示すように、マスク７６を使って、ドライエッチングにより層間絶縁膜１２を除去する。次いで、マスク７６を除去した後、スパッタ法により、アルミニウム膜のような導体膜１１を例えば５００ｎｍ堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域の上部に開口を有するマスク７７を形成する。続いて、該マスク７７を使って、ドライエッチングにより導体膜１１をエッチングし、上層配線１１Ａ、１１Ｂを形成する。

続いて、本実施の形態に係る横型ＰｉＮダイオード６０の動作原理について説明する。本実施の形態では、上述したように、トレンチ構造を用いて、斜めイオン注入を行うことにより、浅い拡散層を形成することができる。結果として、Ｐ+型エミッタ拡散層６２の不純物総量を小さくし、かつ、Ｐ+型エミッタ拡散層６２下部の不要な蓄積電荷を低減することができる。また、トレンチに面したＳＯＩ活性層３内にＰ+型エミッタ拡散層６２を形成することで、電界集中のピークを埋め込み酸化膜２内部に形成することができ、結果としてアバランシェが生じ難くなる。

以下、これらの点について、シミュレーション結果を用いて詳細に説明する。まず、シミュレーションモデルについて説明する。図８（ａ）はシミュレーションに用いた第１実施形態に係る横型ＰｉＮダイオードの概略的な構造断面図であり、図８（ｂ）はシミュレーションに用いた本実施形態に係る横型ＰｉＮダイオードの概略的な構造断面図である。シミュレーションでは、Ｐ+型エミッタ拡散層の濃度を１×１０^１７ｃｍ^−３で統一し、拡散深さを１μｍで統一している。また、６００Ｖ素子を想定し、チャネル幅（図面奥行き方向）はいずれも５×１０^７μｍとしている。

次に、図８に示したシミュレーションモデルを用いたシミュレーション結果について説明する。図９は、図８に示したダイオードモデルのそれぞれについて、Ｎ+型エミッタ電極を接地電位とし、Ｐ+型エミッタ電極に＋２００Ｖから−２００Ｖまでの過度的電圧を印加した場合の逆回復電流Ｉ_ｒｒの時間的変化を示している。導通時の電流密度は５０００Ａ/ｃｍ^２となるように抵抗負荷を調整している。

図９の結果より、第１実施形態のモデルによる曲線Ａは逆回復に時間を要し、逆回復電流が最終部分で急激に立ち下がり、傾きｄＩ/ｄｔが大きくなっていることがわかる（ハードリカバリ）。

これに対して、第２実施形態のモデルによる曲線Ｂは、逆回復に要する時間が、第１実施形態のモデルに比べ短く、逆回復電流の最終部分を比較してもその傾きｄＩ/ｄｔが小さいことがわかる（ソフトリカバリ）。この曲線Ｂの波形より、第２実施形態に係る横型ＰｉＮダイオードではアバランシェが生じておらず、逆回復電流も小さいと推察される。したがって、第２実施形態では、第１実施形態に比べ損失が小さく、ノイズの発生が抑制される。

続いて、蓄積電荷と逆回復電荷を上記２つのダイオードについて比較したので説明する。表１は、電流密度値がＪ_Ｆ＝５０００Ａ/ｃｍ^２の際の蓄積電荷量Ｑ_ｓｔｒと、逆回復電流Ｉ_ｒｒを逆回復時間内で積分した値Ｑ_ｒｒ＝∫Ｉ_ｒｒｄｔ（逆回復電荷）を示したものである。

表１の結果より、蓄積電荷量Ｑ_ｓｔｒを比較すると、第１実施形態モデルの横型ＰｉＮダイオードに比べ、第２実施形態モデルの横型ＰｉＮダイオードの方が、蓄積電荷量Ｑ_ｓｔｒが小さいことがわかる。これは、トレンチ構造によりＰ+型エミッタ拡散層６２の下部のＳＯＩ活性層領域に余分なキャリアが蓄積しなくなるためと、Ｐ+型エミッタ拡散層６２の注入効率が小さくなるためである。すなわち、Ｐ+型エミッタ拡散層６２の不純物濃度プロファイルは、斜めイオン注入により側面から非常に浅い位置にピークを有するように形成されているため、不純物総量が従来よりも減少したＰ+型エミッタ拡散層６２を形成することができる。また、斜めイオン注入によりＰ+型エミッタ拡散層６２の横方向の不純物濃度プロファイルを縦方向で均一に形成することができる。結果として、Ｐ+型エミッタ拡散層６２の逆注入電流が大きくなり、注入効率がさらに減少する。

一方、逆回復電荷Ｑ_ｒｒを比較すると、第１実施形態モデルの横型ＰｉＮダイオード２０に比べ第２実施形態モデルの横型ＰｉＮダイオード６０の方が、逆回復電荷Ｑ_ｒｒが小さい。第２実施形態モデルの横型ＰｉＮダイオード６０ではＱ_ｒｒ≒Ｑ_ｓｔｒであるのに対し、第１実施形態モデルの横型ＰｉＮダイオード２０ではＱ_ｒｒ＞Ｑ_ｓｔｒである。これは、第１実施形態モデルの横型ＰｉＮダイオード２０において、逆回復時にアバランシェが発生し、その電荷が加算されたことを示唆するものである。

続けて、Ｐ+エミッタ拡散層６２付近の電界の様子を図面を参照しながら説明する。図１０（ａ）は逆回復時の第１実施形態モデルの横型ＰｉＮダイオード２０の等電位面を示し、図１０（ｂ）は逆回復時の第２実施形態モデルの横型ＰｉＮダイオード６０の等電位面を示している。図１０（ａ）から、第１実施形態モデルの横型ＰｉＮダイオード２０では、電位の曲率１／Ｒの大きい部分がＰ+型エミッタ拡散層５の近傍のＳＯＩ活性層３内にあるため、そこに電界の集中のピークが存在し、アバランシェが発生しやすい状態となっているのがわかる。一方、図１０（ｂ）から、第２実施形態モデルの横型ＰｉＮダイオード６０では、電位の曲率１／Ｒの大きい部分がＰ+型エミッタ拡散層６２の下部の埋め込み酸化膜２の中にあるため、電界の集中のピークは埋め込み酸化膜２の中に存在しているのがわかる。そのため、ＳＯＩ活性層３内で電界が集中することはなく、アバランシェが生じにくい構造となっている。

以上のシミュレーション結果を総合すると、高速化のためには、Ｐ+型エミッタ拡散層６２の不純物総量を１×１０^１３ｃｍ^−２以下まで低減するのは有効であるが、拡散層と電極とのオーミックコンタクトをとるためには、エミッタ層表面の不純物濃度を１×１０^１７ｃｍ^−３以上としなければならない。よって、Ｐ+型エミッタ拡散層を浅く形成する必要がある。しかし、ＳＯＩ活性層内で深さ方向に浅いＰ+型エミッタ拡散層を形成すると、ＳＯＩ活性層内に電界の集中が生じて、アバランシェが発生しやすくなる。本実施形態に係るトレンチ構造を利用した横型ＰｉＮダイオードによれば、斜めイオン注入を使ってトレンチ側面のＳＯＩ活性層３内にＰ+型エミッタ拡散層６２を形成するため、横方向に浅く拡散した縦方向に伸長するＰ+型エミッタ拡散層６２を形成することができる。また、Ｐ+型エミッタ拡散層６２の底面は、埋め込み酸化膜２の表面まで達しているためＰ+型エミッタ拡散層６２の底面において余分な電荷の蓄積が抑制される。さらに、Ｐ+型エミッタ拡散層６２により、電界の集中をＳＯＩ活性層３内ではなくその下層の埋め込み酸化膜２中に形成することができるため、アバランシェが発生し難い。さらにまた、Ｐ+型エミッタ拡散層６２によれば、上述したように逆注入電流が大きくなり、Ｐ+型エミッタ拡散層６２での注入効率が減少して更なる高速化に寄与することができる。

［第３の実施の形態］
図１１は、本実施の形態に係る半導体装置の概略断面図である。本実施の形態に係る横型ＰｉＮダイオード８０は、Ｎ+型エミッタ拡散層８３がトレンチ８１に面したＳＯＩ活性層３の側面内に形成されている点で、上記第２実施形態と異なる。トレンチ８１は、トレンチ６１とともにＳＯＩ活性層３を挟むように形成されている。トレンチ８１に面したＳＯＩ活性層３の側面には、以下で詳細に説明するように、斜めイオン注入により、Ｎ+型エミッタ拡散層８３が形成されている。Ｎ+型エミッタ拡散層８３の底面は、埋め込み酸化膜２の表面に達している。トレンチ８１内部には、トレンチ型エミッタ電極８２となる例えばアルミニウム膜が埋め込まれている。トレンチ型エミッタ電極８２は側面においてＮ+型エミッタ拡散層８３とコンタクトしている。トレンチ型エミッタ電極８２の上部には、シリコン酸化膜のような層間絶縁膜８を介して配線層１０Ｂが形成され、該配線層１０Ｂとトレンチ型エミッタ電極８２とは電気的に接続されている。配線層１０Ｂの上部には、シリコン酸化膜のような層間絶縁膜１２を介して上層配線層１１Ｂが形成され、該上層配線層１１Ｂと配線層１０Ｂとは電気的に接続されている。トレンチ型エミッタ電極８２、アルミニウム膜１０、１１は、互いに電気的に接続され、電位分布の曲率半径を大きくするフィールドプレートとして機能する。

次に、本実施の形態に係る横型ＰｉＮダイオード８０の動作について説明する。Ｐ+型エミッタ拡散層６２だけでなく、Ｎ+型エミッタ拡散層８３もトレンチに面したＳＯＩ活性層３の側面内に形成されているため、Ｐ+型エミッタ活性層６２の不純物総量だけでなく、Ｎ+型エミッタ活性層８３の不純物総量も低下させることができる。また、Ｎ+型エミッタ拡散層８３の底面が埋め込み酸化膜２の表面に達しているためＮ+型エミッタ拡散層８３の底面下部での余分な電荷の蓄積が抑制される。さらに、斜めイオン注入により、Ｎ+型エミッタ拡散層８３の横方向の不純物濃度プロファイルを縦方向で均一に形成することができる。その結果、Ｎ+型エミッタ拡散層８３の逆注入電流が大きくなり、注入効率が低下して高速化に寄与する。

本実施形態において、ＳＯＩ活性層３の厚さは特に限定されないが、以下の理由により、２μｍ以下とすることが好ましい。ＳＯＩ活性層３内の臨界電界は、ＳＯＩ活性層３が薄くなるほど高くなる。これは、ＳＯＩ活性層３の厚さが薄くなると、空乏層幅が小さくなることにより、空乏層内で電子及びホールがインパクトイオン化を生じさせる程のエネルギーを得ることができず、半導体の臨界電界値が上がることによるものである。また、ＳＯＩ活性層３の厚さを２μｍ以下とすることにより、ＳＯＩそうの臨界電界値は高くなる。これにより、逆回復時にＮ+型エミッタ拡散層８３近傍のＳＯＩ活性層３内で電界の集中のピークが発生することがなくなり、アバランシェが生じ難くなる。

続いて、本実施形態に係る横型ＰｉＮダイオード８０の製造方法について、図面を参照しながら説明する。図１２Ａ〜１２Ｈは、本実施形態に係る横型ＰｉＮダイオード８０の製造プロセスの一部を示したものである。説明の都合上、アニール処理工程は省略する。

まず、工程１として、図１２Ａに示すように、上記第１実施形態と同様のＳＯＩ基板４を準備する。ＳＯＩ基板４は、単結晶シリコン基板１の表面に埋め込み酸化膜２を例えば３μｍの厚さで形成し、さらにその表面に不純物濃度が、例えば３×１０^１５ｃｍ^−３のＮ-型シリコン（ＳＯＩ）層３を例えば２μｍの厚さで形成して構成したものである。該ＳＯＩ基板４に熱酸化処理をして、例えば膜厚１００ｎｍのシリコン酸化膜のような絶縁膜７を形成する。次いで、トレンチ形成の際にマスク材となるシリコン酸化膜のような絶縁膜９１を、例えば熱ＣＶＤ法またはプラズマＣＶＤ法により、例えば３００ｎｍの厚さで堆積する。次いで、絶縁膜９１の表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチを形成すべき領域に、例えば幅２μｍの開口を有するマスク９２を形成する。

次に、工程２として、図１２Ｂに示すように、マスク９２を使って、ＲＩＥ等のドライエッチングにより、絶縁膜９１をエッチングする。次いで、該絶縁膜９１をマスクとして、ドライエッチングによりＳＯＩ活性層３を下部の埋め込み酸化膜２の表面までエッチングして、トレンチ６１、８１を形成する。この際、埋め込み酸化膜２はエッチングストッパー膜として機能する。

次に、工程３として、図１２Ｃに示すように、トレンチ６１に面したＳＯＩ活性層３の側面に向けて、斜め上方より、例えばボロン（Ｂ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、縦方向に伸長したＰ+型エミッタ拡散層６２を形成する。同様に、トレンチ８１に面したＳＯＩ活性層３の側面に向けて、斜め上方より、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度でイオン注入し、縦方向に伸長したＮ+型エミッタ拡散層８３を形成する。不純物イオンは、トレンチ６１、８１に面したＳＯＩ活性層３の側面に対して、大きな入射角をもって入射する。このため、ＳＯＩ活性層３の側面には、側面から横方向に非常に浅い位置にピークを有する不純物濃度プロファイルが形成される。結果として、ＳＯＩ活性層３内で横方向に浅く拡散したＰ+型エミッタ拡散層６２、Ｎ+型エミッタ拡散層８３を形成することができる。横方向の拡散の深さは例えば約０．５μｍである。Ｐ+型エミッタ拡散層６２とＮ+型エミッタ拡散層８３とに挟まれたＳＯＩ活性層３内部の領域は、本実施形態に係る横型ＰｉＮダイオード８０のドリフト領域を構成する。本実施形態において、ドリフト長は例えば約３６μｍである。

次に、工程４として、図１２Ｄに示すように、アルミニウム膜のような導体膜９３をスパッタ法により、例えば５００ｎｍ堆積し、トレンチ６１、８１の内部にそれを埋め込む。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域の上方に開口を有するマスク７３を形成する。次いで、このマスク７３を使って、ドライエッチングにより、導体膜９３をエッチングし、トレンチ型Ｎエミッタ電極８２と、トレンチ型Ｐエミッタ電極６３を同時に形成する。

次に、工程５として、図１２Ｅに示すように、マスク７３を除去した後、表面全体にシリコン酸化膜のような絶縁膜８を例えばプラズマＣＶＤ法により例えば約１μｍ堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチ型Ｎエミッタ電極８２及びトレンチ型Ｐエミッタ電極６３の上部に開口を有するマスク７４を形成する。次いで、該マスク７４を使って、ドライエッチングにより、絶縁膜８をエッチングし、その後、マスク７４を除去する。

次に、工程６として、図１２Ｆに示すように、絶縁膜８の上部にアルミニウム膜のような導体膜１０をスパッタ法により例えば５００ｎｍ堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域の上部に開口を有するマスク７５を形成する。次いで、該マスク７５を使って、ドライエッチングにより、開口部下の導体膜１０をエッチングする。

次に、工程７として、図１２Ｇに示すように、プラズマＣＶＤ法により、シリコン酸化膜のような層間絶縁膜１２を例えば１μｍ堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術により、トレンチ６１、８１の上部に開口を有するマスク７６を形成する。

最後に、工程８として、図１２Ｈに示すように、マスク７６を使って、ドライエッチングにより、層間絶縁膜１２を除去する。次いで、マスク７６を除去した後、スパッタ法により、アルミニウム膜のような導体膜１１を例えば５００ｎｍ堆積する。次いで、全面にフォトレジストを塗布し、フォトリソグラフィー技術を使って、ドリフト領域の上部に開口を有するマスク７７を作成する。続いて、マスク７７を使って、ドライエッチングにより、導体膜１１をエッチングする。

本実施の形態によれば、両方のエミッタをトレンチに面したＳＯＩ活性層３の側面に形成しているため、より高速な横型ＰｉＮダイオードを得ることができる。

［第４の実施の形態］
図１３は、本実施の形態に係る半導体装置の概略断面図である。本実施の形態に係る横型ＰｉＮダイオード１００は、Ｐ+型エミッタ層６２の上部のＳＯＩ活性層３の表面付近にＰ+型拡散層１０１がさらに形成されている点で、上記第２実施形態と異なる。Ｐ+型エミッタ拡散層６２を斜めイオン注入により形成した場合、ＳＯＩ活性層３表面近傍の領域は、注入イオンが絶縁膜７に遮られるため、不純物総量が他の領域に比べ小さくなる。また、ＳＯＩ活性層３の表層においてショットキー接合が形成される可能性もある。

そこで、この問題を解決するために、Ｐ+型エミッタ拡散層６２の表面付近にさらにＰ+型拡散層１０１を形成することにより、十分な不純物総量を確保するものである。Ｐ+型拡散層１０１により、注入効率のバラツキが小さくなり、特性の均一な素子を安定して提供することが可能となる。

また、Ｐ+型拡散層１０１を設けることにより、Ｐ+型エミッタ拡散層６２の周囲の電位分布の曲率を小さくすることが可能になる。その結果、ＳＯＩ活性層３内部のＰ+型拡散層１０１付近での電場の集中は緩和され、アバランシェの発生を抑制することができる。したがって、高速かつ信頼性の高い横型ＰｉＮダイオードを提供することが可能となる。

次に、本実施形態に係る横型ＰｉＮダイオード１００の製造方法について説明する。上記した第２実施形態と共通のプロセス部分については説明を省略する。

上記した第２実施形態の工程１において、第２実施形態と同様のＳＯＩ基板４を準備する。該ＳＯＩ基板４に熱酸化処理をして、例えば膜厚１００ｎｍのシリコン酸化膜のような絶縁膜７を形成する。次に、フォトレジストを塗布し、フォトリソグラフィー技術を使って、Ｐ+型拡散層１０１を形成する領域に開口を有するマスクを形成する。該マスクを使って、ＳＯＩ活性層３内に、例えばボロン（Ｂ）を、１×１０^１８ｃｍ^−３の濃度で注入し、Ｐ+型拡散層１０１を形成する。次いで、マスクを除去した後、再びフォトレジストを塗布し、フォトリソグラフィー技術を使って、Ｎ+型エミッタ拡散層６を形成する領域に開口を有するマスクを形成する。次いで、該マスクを使って、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度で注入し、Ｎ+型エミッタ拡散層６を形成する。Ｐ+型拡散層１０１及びＮ+型エミッタ拡散層６の拡散深さは、例えば約０．５μｍである。

以降の製造プロセスは、上記第２実施形態と同様なので説明を省略する。

［第５の実施の形態］
図１４は、本実施形態に係る半導体装置の概略断面図である。本実施の形態に係る横型ＰｉＮダイオード１２０は、Ｐ+型エミッタ拡散層６２の表面のＳＯＩ活性層３内にＰ+型拡散層１０１が形成され、Ｎ+型エミッタ拡散層８３の表面のＳＯＩ活性層３内にＮ+型拡散層１２１が形成されている点で、上記第３実施形態と異なる。Ｐ+型拡散層１０１及びＮ+型拡散層１２１により、Ｐ+型エミッタ拡散層６２ばかりではなく、Ｎ+型エミッタ拡散層８３の上部においても、十分な不純物総量が確保される。結果として、注入効率のバラツキが小さくなり、特性の均一な素子を安定して提供することが可能となる。

また、Ｐ+型拡散層１０１及びＮ+型拡散層１２１を設けることにより、Ｐ+型エミッタ拡散層６２付近の電位分布の曲率を小さくすることが可能となる。同様に、Ｎ+型エミッタ拡散層８３付近の電位分布の曲率を小さくすることが可能となる。その結果、Ｐ+型拡散層１０１付近及びＮ+型拡散層１２１付近での電場の集中は緩和され、アバランシェの発生を抑制することが可能となる。したがって、さらに高速かつ信頼性の高い横型ＰｉＮダイオードを提供することができる。

次に、本実施形態に係る横型ＰｉＮダイオード１２０の製造方法について説明する。上記した第３実施形態と共通のプロセス部分については説明を省略する。

上記した第３実施形態の工程１において、第３実施形態と同様のＳＯＩ基板４を準備する。該ＳＯＩ基板４に熱酸化処理をして、例えば膜厚１００ｎｍのシリコン酸化膜のような絶縁膜７を形成する。次に、フォトレジストを塗布し、フォトリソグラフィー技術を使って、Ｐ+型拡散層１０１を形成する領域に開口を有するマスクを形成する。次いで、該マスクを使って、ＳＯＩ活性層３内に、例えばボロン（Ｂ）を、１×１０^１８ｃｍ^−３の濃度で注入し、Ｐ+型活性層１０１を形成する。次いで、マスクを除去した後、再びフォトレジストを塗布し、フォトリソグラフィー技術を使って、Ｎ+型拡散層１２１を形成する領域に開口を有するマスクを形成する。次いで、該マスクを使って、例えばリン（Ｐ）を、例えば１×１０^１８ｃｍ^−３の濃度で注入し、Ｎ+型拡散層１２１を形成する。Ｐ+型拡散層１０１及びＮ+型拡散層１２１の拡散深さは、例えば約０．５μｍである。続いて、熱酸化処理した後、トレンチを形成する際にマスクとなるシリコン酸化膜のような絶縁膜９１を、例えば熱ＣＶＤ法またはプラズマＣＶＤ法により、例えば３００ｎｍの厚さで堆積する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチを形成する部分に例えば幅２μｍの開口を有するマスク９２を形成する。

以降の製造プロセスは、上記第３実施形態と同様なので説明を省略する。

［第６の実施の形態］
図１５は、本実施形態に係る半導体装置の概略断面図である。本実施の形態に係る半導体装置は、ＳＯＩ基板４内に形成された横型ＩＧＢＴ１３０を構成する。ここで、ＳＯＩ基板４は、単結晶シリコン基板１表面に形成された所定の厚さの埋め込み酸化膜（ＢＯＸ）２と、その埋め込み酸化膜２の表面に形成されたＮ-型シリコン活性層（ＳＯＩ活性層）３により構成される。ＳＯＩ活性層３内には、ＳＯＩ活性層３より高い濃度で不純物イオンがドープされたＰ型ベース拡散層１３１、及び同じくＳＯＩ活性層３より高い濃度で不純物イオンがドープされたＮ+型バッファ層１３２が、ＳＯＩ活性層３を挟むように形成されている。Ｐ型ベース拡散層１３１表面のＳＯＩ活性層３内には、ＳＯＩ活性層３よりも高濃度で不純物イオンがドープされて形成されたＮ+エミッタ拡散層１３４が形成されている。ＳＯＩ活性層３の表面全体には所定の膜厚の絶縁膜１４２が形成されている。Ｎ+エミッタ拡散層１３４とＳＯＩ活性層３とに挟まれたＰベース拡散層１３１の上部にはゲート酸化膜１４３を介してポリシリコンのような導電性材料のゲート電極１３５が形成されている。ゲート電極１３５の下部のＰベース拡散層１３１の表面領域は、ゲート電極１３５に閾値を超える駆動電圧が印加された際に反転層が形成され、それがチャネルを構成する。

ゲート電極１３５の上部には層間絶縁膜１３８が形成されている。バッファ層１３２側には、層間絶縁膜１３８の表面から埋め込み酸化膜２に達するトレンチ１３６が形成されている。トレンチ１３６に面したＳＯＩ活性層３の側面１３７にはＰ+型コレクタ拡散層１３３が形成されている。Ｎ+型エミッタ拡散層１３４とＮ+型バッファ層１３２により挟まれたＳＯＩ活性層３は、ゲート電極１３５に閾値を超える駆動電圧が印加された場合に、Ｐ型ベース拡散層１３１に形成されたチャネルを通じてキャリアが横方向に流れるドリフト層を構成する。

層間絶縁膜１３８には所定の位置にコンタクトホールが開口され、アルミニウム膜のような導体膜が形成される。該導体膜は、Ｎ+型エミッタ拡散層１３４及びＰ型ベース拡散層１３１とコンタクトするエミッタ電極１３９を構成する。トレンチ１３６内部には例えばアルミニウムが埋め込まれ、該アルミニウムはトレンチ１３６の側面１３７においてＰ+型コレクタ拡散層１３３とコンタクトし、コレクタ電極１４０を構成する。エミッタ電極１３９及びコレクタ電極１４０の上部には、それぞれ、例えばアルミニウムから成る配線層１４１Ａ、１４１Ｂが形成されている。配線層１４１Ａ、１４１Ｂは、電位分布の曲率を小さくするフィールドプレートとしても機能する。

次に、本実施の形態に係る横型ＩＧＢＴの動作原理について説明する。コレクタ電極１４０とエミッタ電極１３９との間に、正のコレクタ電圧を印加した状態で、ゲート電極１３５とエミッタ電極１３９との間に閾値を超える正のゲート電圧を印加すると、ゲート電極１３５の底面に面したＰ型ベース拡散層１３１の表面にＮ型の反転層が形成される。その結果、コレクタ電極１４０とエミッタ電極１３９との間には、Ｐ+Ｎ+Ｎ-ＮＮ+構造のＰｉＮダイオードが構成される。この状態で順方向電圧が印加されているので、コレクタ・エミッタ間がオン状態となり、コレクタからエミッタ方向へ電流が流れる。すなわち、Ｎ型チャネルを通じて、Ｎ+型エミッタ拡散層１３４からの電子がＮ-型ＳＯＩ活性層３に注入され、Ｎ+型バッファ層１３２を通じて、Ｐ+型コレクタ拡散層１３３に達する。この際、Ｐ+型コレクタ拡散層１３３からのホールはＮ+型バッファ層１３２を介して、Ｎ-型ＳＯＩ活性層３に注入される。過剰なホールはバッファ層１３２を通じて、Ｎ-型ＳＯＩ活性層３に蓄積される。このように、ＳＯＩ活性層３に、電子及びホールが共に注入される結果、Ｎ-型ＳＯＩ活性層３で伝導度変調が生じて、Ｎ-型ＳＯＩ活性層の抵抗が大幅に低減し、オン電圧を大幅に小さくすることができる。

次に、本実施の形態に係る横型ＩＧＢＴ１３０の製造方法について、図面を参照しながら詳細に説明する。図１６Ａ〜１６Ｆは、本実施の形態に係る横型ＩＧＢＴ１３０の製造プロセスの一部を示したものである。

まず、工程１として、図１６Ａに示すように、第１実施形態と同様のＳＯＩ基板４を準備する。次いで、表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、所望の位置に開口を有するマスクを形成する。次いで、該マスクを使って、Ｐ型ベース拡散層となる領域には例えばボロン（Ｂ）をイオン注入し、Ｎ+型バッファ層となる領域には例えばリン（Ｐ）をイオン注入して熱拡散することにより、それぞれＰベース拡散層１３４及びＮ+バッファ拡散層１３２を形成する。マスクを除去した後、同様にフォトリソグラフィー技術を使って、Ｎ+型エミッタ拡散層１３４となる領域に例えばリンをイオン注入して熱拡散しＮ+型エミッタ拡散層１３４を形成する。次いで、熱酸化処理により、例えば膜厚１００ｎｍの絶縁膜１４２を形成する。

次に、工程２として、図１６Ｂに示すように、表面全体に例えばＣＶＤ法により５００ｎｍの膜厚のポリシリコンを堆積する。次いで、フォトレジストを塗布し、フォトリソグラフィー技術により、ゲート電極１３５となる領域のみにフォトレジストを残してマスクとする。次いで、そのマスクを使って、ＲＩＥ等のドライエッチングにより、ゲート電極１３５を形成する。ゲート電極１３５の直下の絶縁膜１４２はゲート酸化膜１４３を構成する。次いで、マスクを除去する。

次に、工程３として、図１６Ｃに示すように、例えば熱ＣＶＤ法またはプラズマＣＶＤ法により、表面全体に、例えば膜厚３００ｎｍのシリコン酸化膜のような絶縁膜１３８を堆積する。次いで、その表面全体にフォトレジストを塗布し、フォトリソグラフィー技術を使って、トレンチ１３６を形成するべき領域に開口を有するマスク１４４を形成する。

次に、工程４として、図１６Ｄに示すように、マスク１４４を使って、ドライエッチングにより、絶縁膜１３８をエッチングする。次いで、マスク１４４を除去し、絶縁膜１３８をマスクとして、ドライエッチングにより、埋め込み酸化膜２まで達するトレンチ１３６を形成する。ここで、埋め込み酸化膜２はエッチングストッパー膜として機能する。次いで、トレンチ１３６に面したＳＯＩ活性層３の側面１３７に対して、斜め上方より、例えばリンをイオン注入し、Ｐ+型コレクタ拡散層１３３を形成する。

次に、工程５として、図１６Ｅに示すように、Ｐ型ベース拡散層１３１とＮ+型エミッタ拡散層１３４の上部に、フォトリソグラフィー及びドライエッチングプロセスによりコンタクトホール１４５を開口する。

次に、工程６として、図１６Ｆに示すように、表面全体にスパッタ法によりアルミニウム膜のような導体膜を堆積し、フォトリソグラフィー及びエッチングプロセスによりパターニングを行うことにより、エミッタ電極１３９、コレクタ電極１４０、配線層１４１Ａ、１４１Ｂを形成する。

本実施形態に係る横型ＩＧＢＴによれば、斜めイオン注入により、Ｐ+型コレクタ拡散層１３３を形成しているため、表面から浅い位置に不純物濃度のピークを有する不純物濃度プロファイルをもつ浅く拡散したＰ+型コレクタ拡散層１３３を形成することができる。また、Ｐ+型コレクタ拡散層１３３の底部付近に電荷が蓄積しなくなり、全体として不要な電荷の蓄積が減少する。これらにより、ＩＧＢＴのスイッチング動作をより高速化することが可能となる。さらに、ＳＯＩ活性層の厚さを２μｍ以下とすることにより、ＳＯＩ層の臨界電界値が高くなるためアバランシェが発生し難くなり素子１３０の信頼性が向上する。

［第７の実施の形態］
図１７は、本実施形態に係る半導体装置の概略断面図である。本実施の形態に係る横型ＩＧＢＴ１５０は、Ｐ+型コレクタ拡散層１３３側のトレンチ１３６に加え、Ｐ型ベース拡散層１３１側にもトレンチ１５１を形成している点で上記第６実施形態と異なる。トレンチ１５１は、層間絶縁膜１３８の表面から、ＳＯＩ活性層３内のＮ+型エミッタ拡散層１３４、Ｐ型ベース拡散層１３１を貫通して埋め込み酸化膜２まで達するように形成されている。トレンチ１５１内にはアルミニウムのような導体が埋め込まれ、その側面においてＮ+型エミッタ拡散層１３４及びＰ型ベース拡散層１３１とコンタクトするエミッタ電極１５２を構成している。エミッタ電極１５２の上部にはアルミニウム膜の配線層１４１Ａが形成されている。エミッタ電極１５２及び配線層１４１Ａは、電位分布の曲率を小さくするフィールドプレートとしても機能する。

次に、本実施形態に係る横型ＩＧＢＴ１５０の製造方法について説明する。上記第６実施形態と、工程５までは同じなので説明を省略する。

上記第６実施形態の工程６として、シリコン酸化膜１３８をマスクとして、ＲＩＥ等のドライエッチングにより、Ｎ+型エミッタ拡散層１３４及びＰベース拡散層１３１を貫通して、埋め込み酸化膜２まで達するトレンチ１５１を形成する。ここで、埋め込み酸化膜２はエッチングストッパー膜として機能する。次いで、表面全体にスパッタ法により例えばアルミニウム膜を堆積し、フォトリソグラフィー及びエッチングプロセスによりパターニングを行うことにより、エミッタ電極１５２、コレクタ電極１４０、配線層１４１Ａ、１４１Ｂを形成する。

本実施形態に係る横型ＩＧＢＴによれば、上述した効果に加え、Ｎ+型エミッタ拡散層１３４隣接してトレンチ１３４を形成しているため寄生サイリスタによるラッチアップが生じ難くなり、素子１５０の信頼性をさらに向上させることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、トレンチを形成してから、拡散層を形成する代わりに、不純物拡散を実行した後に、トレンチを形成してもよい。また、フィールドプレートは３層以上の多層金属膜により形成してもよい。

本発明の第１実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 （Ａ）及び（Ｂ）は、第１実施形態に係る横型ＰｉＮダイオードのシミュレーション結果を示したグラフである。 第１実施形態に係る横型ＰｉＮダイオードのシミュレーション結果を示したグラフである。 （Ａ）は従来の縦型ＰｉＮダイオードの構造断面概略図であり、（Ｂ）は本発明の第１実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 第１実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第１実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第１実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第１実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第１実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第１実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 本発明の第２実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第２実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 （Ａ）はシミュレーションに使用した第１実施形態に係る縦型ＰｉＮダイオードのモデルであり、（Ｂ）はシミュレーションに使用した第２実施形態に係る横型ＰｉＮダイオードのモデルである。 第１実施形態に係る横型ＰｉＮダイオードと第２実施形態に係る横型ＰｉＮダイオードのシミュレーション結果を示したグラフである。 （Ａ）は第１実施形態に係る横型ＰｉＮダイオードの電位分布を示し、（Ｂ）は第２実施形態に係る横型ＰｉＮダイオードの電位分布を示す。 本発明の第３実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 第３実施形態に係る横型ＰｉＮダイオードの製造プロセスを説明する図である。 本発明の第４実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 本発明の第５実施形態に係る横型ＰｉＮダイオードの構造断面概略図である。 本発明の第６実施形態に係る横型ＩＧＢＴの構造断面概略図である。 第６実施形態に係る横型ＩＧＢＴの製造プロセスを説明する図である。 第６実施形態に係る横型ＩＧＢＴの製造プロセスを説明する図である。 第６実施形態に係る横型ＩＧＢＴの製造プロセスを説明する図である。 第６実施形態に係る横型ＩＧＢＴの製造プロセスを説明する図である。 第６実施形態に係る横型ＩＧＢＴの製造プロセスを説明する図である。 第６実施形態に係る横型ＩＧＢＴの製造プロセスを説明する図である。 本発明の第７実施形態に係る横型ＩＧＢＴの構造断面概略図である。

符号の説明

１・・・シリコン基板、 ２・・・埋め込み酸化膜、 ３・・・ＳＯＩ活性層、 ４・・・ＳＯＩ基板、 ５・・・Ｐ+型エミッタ拡散層、 ６・・・Ｎ+型エミッタ拡散層、 ７・・・酸化膜、 ８・・・層間絶縁膜、 ９Ａ、９Ｂ・・・エミッタ電極、 １０Ａ、１０Ｂ・・・配線層、 １１Ａ、１１Ｂ・・・上層配線層、 １２・・・層間絶縁膜。

Claims (5)

1. 半導体基板と、前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、
   前記半導体層の表面に設けられ、前記半導体層より不純物濃度が高い第２導電型の第１拡散層と、
   前記半導体層の表面に前記第１拡散層とは離隔して設けられ前記半導体層より不純物濃度の高い第１導電型の第２拡散層と、
   前記第１拡散層と接続する第１電極と、
   前記第１電極と接続する少なくとも１層の第１配線層と、
   前記第２拡散層と接続する第２電極と、
   前記第２電極と接続する少なくとも１層の第２配線層と、
   を備えることを特徴とする半導体装置。
2. 半導体基板と、前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、
   前記半導体層の表面から前記シリコン酸化膜の表面まで達するように設けられたトレンチと、
   前記トレンチに面した前記半導体層の側面に形成された前記半導体層より不純物濃度が高い第２導電型の第１拡散層と、
   前記第１拡散層から離隔されて前記ＳＯＩ基板内に形成された前記半導体層より不純物濃度が高い第１導電型の第２拡散層と、
   前記第１拡散層と接続する第１電極と、
   前記第１電極と接続する少なくとも１層の第１配線層と、
   前記第２拡散層と接続する第２電極と、
   前記第２電極と接続する少なくとも１層の第２配線層と、
   を備えることを特徴とする半導体装置。
3. 半導体基板と、前記半導体基板上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された第１導電型の半導体層とを備えるＳＯＩ基板と、
   前記半導体層の表面から前記シリコン酸化膜の表面まで達するように、互いに離隔して設けられた第１及び第２トレンチと、
   前記第１トレンチに面した前記半導体層の側面に形成された前記半導体層より不純物濃度が高い第２導電型の第１拡散層と、
   前記第２トレンチに面した前記半導体層の側面に形成された前記半導体層より不純物濃度が高い第１導電型の第２拡散層と、
   前記第１拡散層と接続する第１電極と、
   前記第１電極と接続する少なくとも１層の第１配線層と、
   前記第２拡散層と接続する第２電極と、
   前記第２電極と接続する少なくとも１層の第２配線層と、
   を備えることを特徴とする半導体装置。
4. 前記第１電極及び前記第１配線層は第１フィールドプレートを形成し、前記第２電極及び前記第２配線層は第２フィールドプレートを形成し、前記第１及び第２フィールドプレートは絶縁膜により互いに絶縁されている、
   ことを特徴とする請求項２または３に記載の半導体装置。
5. 前記トレンチに面した前記半導体層の側面に形成された前記拡散層の上部表面のＳＯＩ基板内に、前記拡散層と同一導電型の拡散層をさらに含む、
   ことを特徴とする請求項２から４のいずれか１項に記載の半導体装置。

Images