DE102007055290B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit: einer ersten Halbleiterregion (3) eines ersten Leitungstyps mit einer Hauptoberfläche; einer zweiten Halbleiterregion (5) des ersten Leitungstyps, welche als eine Drainregion eines Feldeffekttransistors (T) dient und sich von einer Seite zu einer anderen Seite erstreckt und sich ebenfalls von der Hauptoberfläche der ersten Halbleiterregion (3) bis zu einer vorbestimmten Tiefe erstreckt; einer dritten Halbleiterregion (7) des zweiten Leitungstyps, die an der einen Seite der zweiten Halbleiterregion (5) vorgesehen ist und sich von einer Oberfläche der ersten Halbleiterregion (3) bis zu einer vorbestimmten Tiefe erstreckt zum Beabstanden der einen Seite der zweiten Halbleiterregion (5) und der ersten Halbleiterregion (3) voneinander; einem Graben (10), der an der anderen Seite der zweiten Halbleiterregion (5) an einer Oberfläche der ersten Halbleiterregion (3) vorgesehen ist und eine vorbestimmte Tiefe aufweist zum Beabstanden der anderen Seite der zweiten Halbleiterregion (5) und der ersten Halbleiterregion (3) voneinander; einer vierten Halbleiterregion...

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtungen und insbesondere auf Halbleitervorrichtungen, welche eine Vorrichtung mit hoher Spannungsfestigkeit enthalten, die in einer Antriebsregelungsschaltung zum Betrieb von Motoren, beispielsweise Induktionsmotoren, und dergleichen verwendet wird.
  • Zum Betrieb eines Induktionsmotors oder einer ähnlichen Last ist eine Antriebsregelungsschaltung (eine Ansteuerschaltung) vorgesehen. Die Ansteuerschaltung enthält eine erste Ansteuerschaltung, welche verantwortlich ist für einen Vorgang, bei dem der Last ein Strom geliefert wird (ein Vorgang A), und eine zweite Ansteuerschaltung, welche für einen Vorgang verantwortlich ist, bei dem von der Last ein Strom abgezogen wird (ein Vorgang B). Die Vorgänge A und B werden abwechselnd durchgeführt. Zum abwechselnden Durchführen der Vorgänge A und B weisen die erste und die zweite Ansteuerschaltung einen ersten IGBT bzw. einen zweiten IGBT auf, die abwechselnd an-/ausgeschaltet werden. Der erste und der zweite IGBT sind hintereinander geschaltet und ein sie verbindender Knoten ist mit der Last verbunden.
  • Bei der ersten Ansteuerschaltung wird das Gate des ersten IGBT bezüglich des Potentials des Knotens an-/ausgeschaltet zum Bereitstellen eines Umschaltvorgangs zwischen einem Potential hoher Spannung und dem Bezugspotential des Knotens. Bei der zweiten Ansteuerschaltung wird das Gate des zweiten IGBT bezüglich eines Massepotentials an-/ausgeschaltet zum Bereitstellen eines Umschaltvorgangs zwischen dem Bezugspotential des Knotens und dem Massepotential.
  • Da das Massepotential fest ist, wird die Verwendung des Massepotentials als Referenz zum Erzeugen eines Impulspotentials zum An-/Ausschalten des Gates des zweiten IGBT nicht durch ein schwerwiegendes Problem begleitet. Wenn jedoch das Potential des Knotens als eine Referenz verwendet wird, wird es zwischen dem Potential hoher Spannung und dem Massepotential schwanken. Dadurch schwankt das Potential des Knotens in einem zu großen Bereich für die Erzeugung eines Impulspotentials zum An-/Ausschalten des Gates des ersten IGBT.
  • Entsprechend werden eine Halbleitervorrichtung (oder -schaltung) vorgesehen, die einen Feldeffekttransistor enthält und ein vorbestimmter Widerstand vorgesehen. Bei dieser Halbleitervorrichtung wird ein Bereich, in dem sich der Drainstrom nicht wesentlich ändert, wenn sich die Drainspannung des Feldeffekttransistors ändert, d. h. ein Sättigungsbereich, zum Erzeugen einer festen Potentialdifferenz an dem Widerstand zum Erzeugen eines Impulspotentials zum An-/Ausschalten des Gates des ersten IGBT verwendet. Eine solche Antriebsregelungsschaltung ist beispielsweise in JP 2001-145370 A offenbart.
  • Bekannte Halbleitervorrichtungen zeigen jedoch das folgende Problem: Wenn zum Verkleinern der Antriebsregelungsschaltung die Basisfläche einer Halbleitervorrichtung reduziert wird, macht es der Zusammenhang mit der Ausdehnung eines Verarmungsbereichs gelegentlich schwierig, eine hinreichende Spannungsfestigkeit sicherzustellen. Falls weiterhin die Halbleitervorrichtung aus Halbleiterregionen einschließlich einer Halbleiterregion mit einer gewissen Verunreinigungskonzentration besteht, kann nicht eine hinreichende Spannungsfestigkeit sichergestellt werden.
  • DE 10 2005 031 139 A1 beschreibt eine Halbleitervorrichtung, die enthält: einen p-Diffusionsbereich, der in der Oberfläche einer n–-Epitaxieschicht getrennt von anderen p-Diffusionsbereichen ausgebildet ist; einen n+-Diffusionsbereich, der in der Oberfläche des p-Diffusionsbereichs so ausgebildet ist, dass er von dem p-Diffusionsbereich umgeben ist; eine zweite Kollektorelektrode, die auf dem n+-Diffusionsbereich bereitgestellt und mit einer ersten Kollektorelektrode verbunden ist; und eine Elektrode, die bereitgestellt ist auf und sich erstreckt über dem p-Diffusionsbereich und der n–-Epitaxieschicht zum Bilden eines Leitpfades von der n–-Epitaxieschicht zu dem p-Diffusionsbereich.
  • DE 196 14 522 A1 beschreibt eine Halbleitervorrichtung zum Bereitstellen einer Ausgabespannung in Übereinstimmung mit einer Versorgungshochspannung, die enthält: ein p-Halbleitersubstrat, einen ersten n-Bereich, der in dem Halbleitersubstrat gebildet ist, einen ersten n-DMOS-Transistor, der in dem ersten n-Bereich gebildet ist, einen zweiten n-Bereich, der in dem Halbleitersubstrat gebildet ist, einen vertikalen bipolaren pnp-Transistor, der in dem zweiten n-Bereich gebildet ist und einen zweiten n-DMOS-Transistor, der in dem zweiten n-Bereich gebildet ist, auf. Der erste n-DMOS-Transistor weist eine Drain zum Empfangen einer Versorgungshochspannung und eine Source zum Bereitstellen einer Ausgabespannung auf. Der bipolare Transistor weist eine Basis, die mit dem Gate des ersten n-DMOS-Transistor verbunden ist, einen Emitter, der mit der Source des ersten n-DMOS-Transistors verbunden ist, und einem Kollektor, der mit dem Massepotential verbunden ist, auf. Der zweite n-DMOS-Transistor weist einen Drain auf, der mit dem Gate des ersten n-DMOS-Transistors verbunden ist, und eine Source, die mit dem Massepotential verbunden ist.
  • Die vorliegende Erfindung wurde durchgeführt zum Überwinden solcher Nachteile und stellt eine Halbleitervorrichtung bereit, welche eine hinreichende Spannungsfestigkeit sicherstellen kann.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen beschrieben.
  • Die Halbleitervorrichtung kann einen Graben beinhalten, welcher in einer Oberfläche der ersten Halbleiterregion auf der anderen (zweiten) Seite der zweiten Halbleiterregion vorgesehen ist, die der einen (ersten) Seite benachbart zu der dritten Halbleiterregion gegenüberliegt, so dass der Graben die andere (zweite) Seite der zweiten Halbleiterregion und die erste Halbleiterregion voneinander beabstandet. Dadurch ist auf der anderen (zweiten) Seite der zweiten Halbleiterregion kein pn-Übergang vorhanden und der Graben kann benachbart zu einer Seite der zweiten Halbleiterregion vorgesehen werden zum Erreichen einer verringerten Basisfläche. Eine Halbleitervorrichtung, die eine hinreichende Spannungsfestigkeit sicherstellt und ebenfalls verkleinert werden kann, kann dadurch erhalten werden.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 5. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen beschrieben.
  • Die Halbleitervorrichtung erlaubt die vollständige Verarmung der fünften Halbleiterregion des zweiten Leitungstyps, wenn der Feldeffekttransistor in dem ausgeschalteten Zustand ist. Im Vergleich zu dem Fall, in dem die fünfte Halbleiterregion unvollständig verarmt ist und in der Tiefe ein pn-Übergang vorhanden ist, kann die vorliegende Halbleitervorrichtung eine hinreichende Spannungsfestigkeit in Richtung der Tiefe sicherstellen und somit als Ganzes bezüglich der Spannungsfestigkeit verbessert werden.
  • Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Von den Figuren zeigen:
  • 1 die vorliegende Halbleitervorrichtung einer ersten Ausführungsform und eine Antriebsregelschaltung, in der die Halbleitervorrichtung angewendet wird,
  • 2 ein Diagramm, das eine Beziehung zwischen einem Drainstrom und einer Drainspannung in einem Feldeffekttransistor bei der gleichen Ausführungsform darstellt,
  • 3 eine Draufsicht auf die Halbleitervorrichtung der gleichen Ausführungsform,
  • 4 einen Querschnitt bei der gleichen Ausführungsform entlang einer Linie IV-IV, die in 3 gezeigt ist,
  • 5 u. 6 Querschnitte bei der gleichen Ausführungsform im angeschalteten und ausgeschalteten Zustand zum Veranschaulichen des Betriebs der Halbleitervorrichtung,
  • 7 eine Querschnittsansicht bei der gleichen Ausführungsform entlang einer Linie VII-VII, die in 6 gezeigt ist, zum Veranschaulichen des Betriebs der Halbleitervorrichtung,
  • 8 eine vergrößerte Querschnittansicht eines Abschnitts der Halbleitervorrichtung der gleichen Ausführungsform in dem in 7 gezeigten ausgeschalteten Zustand,
  • 9 eine Draufsicht auf eine Halbleitervorrichtung eines Vergleichsbeispiels in dem ausgeschalteten Zustand,
  • 10 eine Querschnittsansicht entlang einer Linie X-X, die in 9 gezeigt ist,
  • 11 eine Querschnittsansicht zum Veranschaulichen eines Schrittes eines Verfahrens zum Herstellen der Halbleitervorrichtung, die in 3 und 4 bei der gleichen Ausführungsform gezeigt ist,
  • 12 bis 20 Querschnittsansichten zum Veranschaulichen von Schritten, welche bei der gleichen Ausführungsform entsprechend nach den in den 11 bis 19 gezeigten Schritten durchgeführt werden,
  • 21 eine Querschnittsansicht der Halbleitervorrichtung der gleichen Ausführungsform, die durch ein epitaktisches Aufwachsen bereitgestellt wird,
  • 22 eine Antriebsregelschaltung bei der gleichen Ausführungsform, welche eine Halbleitervorrichtung einer ersten beispielhaften Abwandlung enthält,
  • 23 eine Draufsicht auf die Halbleitervorrichtung, die in 22 bei der gleichen Ausführungsform gezeigt ist,
  • 24 eine Draufsicht auf eine Halbleitervorrichtung der gleichen Ausführungsform bei einer zweiten beispielhaften Abwandlung,
  • 25 eine Querschnittansicht bei der gleichen Ausführungsform entlang einer Linie XXV-XXV, die in 24 gezeigt ist,
  • 26 eine Antriebsregelschaltung bei der gleichen Ausführungsform, welche die Halbleitervorrichtung der zweiten beispielhaften Abwandlung enthält,
  • 27 eine Draufsicht der Halbleitervorrichtung der zweiten beispielhaften Abwandlung und einer Umgebung derselben bei der gleichen Ausführungsform,
  • 28 eine Querschnittsansicht bei der gleichen Ausführungsform in dem ausgeschalteten Zustand zum Veranschaulichen des Betriebs der Halbleitervorrichtung der zweiten beispielhaften Abwandlung,
  • 29 eine Querschnittsansicht zum Veranschaulichen eines Schrittes eines Verfahren zum Herstellen der Halbleitervorrichtung der zweiten beispielhaften Abwandlung der gleichen Ausführungsform,
  • 30 bis 40 Querschnittansichten zum Veranschaulichen von Schritten, die entsprechend nach jenen Schritten durchgeführt werden, die in 29 bis 39 durchgeführt werden bei der gleichen Ausführungsform,
  • 41 eine Querschnittansicht einer Halbleitervorrichtung der zweiten beispielhaften Abwandlung der gleichen Ausführungsform, welche durch ein epitaktisches Aufwachsen hergestellt wird,
  • 42 eine Draufsicht auf die vorliegende Halbleitervorrichtung bei einer zweiten Ausführungsform,
  • 43 eine Querschnittsansicht bei der gleichen Ausführungsform entlang einer Linie XLIII-XLIII, die in 42 gezeigt ist,
  • 44 u. 45 Querschnittsansichten bei der gleichen Ausführungsfarm in dem angeschalteten bzw. ausgeschalteten Zustand zum Veranschaulichen des Betriebs der Halbleitervorrichtung,
  • 46 eine Querschnittsansicht entlang einer Linie XLVI-XLVI, die in 45 gezeigt ist, zum Veranschaulichen des Betriebs der Halbleitervorrichtung der gleichen Ausführungsform,
  • 47 eine Querschnittsansicht einer Halbleitervorrichtung eines Vergleichsbeispiels in dem ausgeschalteten Zustand,
  • 48 einen Zusammenhang zwischen dem elektrischen Feld in einer Verarmungsschicht und der Tiefenrichtung, wenn die Halbleitervorrichtung des Vergleichsbeispiels in dem ausgeschalteten Zustand ist,
  • 49 eine Querschnittsansicht zum Veranschaulichen eines Schrittes eines Verfahrens zum Herstellen der Halbleitervorrichtung, die in 42 und 43 gezeigt ist, bei der gleichen Ausführungsform,
  • 50 bis 57 Querschnittsansichten zum Veranschaulichen von Schritten, die entsprechend nach jenen Schritten durchgeführt werden, die in 49 bis 56 gezeigt sind, bei der gleichen Ausführungsform,
  • 58 u. 59 Draufsichten auf Halbleitervorrichtungen der ersten bzw. zweiten beispielhaften Abwandlung der gleichen Ausführungsform,
  • 60 u. 61 Teilquerschnittsansichten der Halbleitervorrichtung der zweiten beispielhaften Abwandlung der gleichen Ausführungsform in einer weiteren und noch einer weiteren Struktur.
  • Erste Ausführungsform
  • Zunächst wird ein Beispiel einer Antriebsregelschaltung, auf welche die vorliegende Halbleitervorrichtung angewendet wird, kurz beschrieben werden. Wie in 1 gezeigt, enthält eine Antriebsregelschaltung 50 eine erste Ansteuerschaltung 52 und eine zweite Ansteuerschaltung 54, die mit einem ersten IGBT 51, der als Schaltelement zum Durchführen eines Stromliefervorgangs zu einem Induktionsmotor oder einer ähnlichen Last 55 dient, wie durch einen Pfeil 60 angedeutet (Vorgang A) bzw. einem zweiten IGBT 53, der als ein Schaltelement zum Durchführen eines Vorgangs, bei dem von der Last 55 ein Strom abgezogen wird, wie durch einen Pfeil 61 angedeutet (ein Vorgang B) dient, versehen sind.
  • Der erste IGBT 51 und der zweite IGBT 53 sind hintereinander geschaltet und ihr Knoten 56 ist mit der Last 55 verbunden. Das Gate des ersten IGBT 51 ist mit der ersten Ansteuerschaltung 52 verbunden und das Gate des zweiten IGBT 53 ist mit der zweiten Ansteuerschaltung 54 verbunden. Die erste Ansteuerschaltung 52 und die zweite Ansteuerschaltung 54 schalten den ersten IGBT 51 bzw. den zweiten IGBT 53 zum abwechselnden Durchführen der Vorgänge A und B abwechselnd an und aus.
  • Wie durch eine Umrandung mit einer gestrichelten Linie angedeutet, ist insbesondere die vorliegende Halbleitervorrichtung 1 in der Gestalt einer Schaltung ausgeführt, welche einen Feldeffekttransistor T und einen Widerstand R enthält, so dass die erste Ansteuerschaltung 52, die mit dem Knoten 56 verbunden ist, dessen Potential zwischen einem Versorgungspotential und einem Massepotential variiert, ein vorbestimmtes Impulspotential zum Anschalten/Abschalten des Gates des ersten IGBT 51 erzeugen kann. Eine Drainelektrode des Feldeffekttransistors T ist mit einem vorbestimmten einen Ende des Widerstandes R verbunden und eine Sourceelektrode ist auf ein Massepotential oder ein vorbestimmtes Potential gesetzt. Weiterhin ist die Drainelektrode ebenfalls mit der ersten Ansteuerschaltung 52 verbunden. Das andere Ende des Widerstandes R ist mit einem Ende eines Kondensators 57 verbunden, welcher als eine Spannungsversorgung für die erste Ansteuerschaltung 52 dient. Das andere Ende des Kondensators ist mit dem Knoten (oder der Last) 56 verbunden.
  • Die Drainelektrode wird dadurch ein Potential haben, das abwechselnd zwischen einer hohen Spannung Vh, die einer Spannung (z. B. ungefähr 300 V) zum Treiben des Induktionsmotors entspricht, und einer niedrigen Spannung Vl, die dem Massepotential entspricht, schwanken. Wenn in diesem Zustand das Gate des Feldeffekttransistors T angeschaltet wird, fließt ein Strom (ein Drainstrom Id) von der Drain zu der Source.
  • Die Drainspannung des Feldeffekttransistors und der Drainstrom stehen im allgemeinen in einer Beziehung, die in 2 in der Gestalt einer Kurve gezeigt ist. Wie in 2 gezeigt, weist die Beziehung zwischen der Drainspannung und dem Drainstrom einen linearen Bereich L und einen Sättigungsbereich H auf. In dem linearen Bereich L wächst der Drainstrom im wesentlichen proportional zu der ansteigenden Drainspannung. Im Gegensatz dazu steigt im Sättigungsbereich H der Drainstrom nicht an, sondern hat einen im wesentlichen konstanten Wert, während die Drainspannung ansteigt. Man beachte, dass der Drainstrom einen durch die Gatespannung festgelegten Wert hat.
  • Bei der vorliegenden Halbleitervorrichtung 1 wird die Drainspannung so gewählt, dass sie in den Sättigungsbereich H fällt, so dass der Drainstrom Id im wesentlichen konstant ist, wenn die Drainspannung Vd wesentlich variiert und ein Spannungsabfall, der hervorgerufen wird, wenn der Strom den Widerstand R durchläuft, d. h. ein mit einem Widerstandswert multiplizierter Stromwert, einen im wesentlichen festen Wert hat. Wenn somit der Feldeffekttransistor angeschaltet wird, wird als Antwort ein Spannungsabfall eines festen Wertes an dem Widerstand R verursacht und dieser Spannungsabfall wird als ein Impulspotential zum Anschalten/Ausschalten des Gates des ersten IGBT 51 verwendet. Mit anderen Worten ein bezüglich des Potentials der Source (Vs) bereitgestelltes Logiksignal wird in ein bezüglich des hohen Potentials Vh bereitgestelltes Logiksignal umgewandelt.
  • In einem Beispiel, das hier im folgenden beschrieben werden wird, hat die Halbleitervorrichtung 1 den folgenden Aufbau. Wie in 3 und 4 gezeigt weist eine n–-Typ-Halbleiterregion 3 eine Hauptoberfläche auf, welche mit einer durch lokale Oxidation gebildeten Siliziumschicht(LOCOS-Schicht) 4 versehen ist. Eine n–-Typ-Dotierungsregion (eine n–-Diffusionsregion) 5, die als eine Drainregion des Feldeffekttransistors T dient, ist ausgehend von einer Oberfläche eines vorbestimmten Bereichs bis zu einer vorbestimmten Tiefe in der n–-Typ-Halbleiterregion 3 vorgesehen. Die n–-Diffusionsregion 5 erstreckt sich von einer (ersten) Seite zu einer anderen (zweite) Seite. Eine n+-Typ-Dotierungsregion (eine n+-Diffusionsregion) 6 ist an einer Oberfläche der n–-Diffusionsregion 5 und in einer Umgebung der Oberfläche vorgesehen. Eine Drainelektrode 16 ist auf einer Oberfläche der n+-Diffusionsregion 6 vorgesehen.
  • Eine Seite der n–-Dotierungsregion5 ist in Kontakt zu einer p-Typ-Dotierungsregion (einer p-Diffusionsregion) 7. Die P-Dotierungsregion 7 erstreckt sich von einer Oberfläche der n–-Typ-Halbleiterregion 3 bis in eine vorbestimmte Tiefe, um einen Seitenabschnitt der n–-Dotierungsregion5 und die n–-Typ-Halbleiterregion 3 voneinander zu beabstanden. In der p-Dotierungsregion 7 ist eine n+-Typ-Dotierungsregion (eine n+-Diffusionsregion) 8 vorgesehen, um als die Sourceregion des Feldeffekttransistors T zu dienen. Die n+-Dotierungsregion 8 ist in einem Bereich vorgesehen, der sich von einer Oberfläche der p-Dotierungsregion 7 bis in eine Tiefe erstreckt, die geringer ist als der Boden der p-Dotierungsregion 7, so dass die n+-Dotierungsregion 8 von der n–-Typ-Halbleiterregion 3 durch die p-Dotierungsregion 7 beabstandet ist. Weiterhin ist in der p-Dotierungsregion 7 eine p+-Typ-Dotierungsregion (eine p+-Diffusionsregion) 9 vorgesehen. Eine Sourceelektrode 18 ist in Kontakt zu der n+-Dotierungsregion 8 und der p+-Dotierungsregion 9 vorgesehen.
  • Die n–-Dotierungsregion 5 hat eine weitere (zweite) Seite benachbart zu einem Graben 10. Der Graben 10 erstreckt sich von einer Oberfläche der n–-Typ-Halbleiterregion 3 bis in eine vorbestimmte Tiefe, um einen Seitenabschnitt der n–-Dotierungsregion 5 und die n–-Typ-Halbleiterregion 3 voneinander zu beabstanden. Wie in 3 gezeigt, erstreckt sich weiterhin der Graben 10 insbesondere von der anderen (zweiten) Seite der n–-Dotierungsregion 5 zu einem Bereich mit der p-Dotierungsregion 7 hin und umgibt dadurch, betrachtet in einer Ebene in der Draufsicht (siehe 3) die n–-Dotierungsregion 5. Der Graben 10 weist eine Seitenfläche auf, die mit einer thermischen Oxidschicht 11 versehen ist, und ein Isolator 12 ist in den Graben 10 eingebracht.
  • Unmittelbar unterhalb der Drainregion, oder n–-Dotierungsregion 5, ist eine vergrabene p–-Typ-Schicht (eine vergrabene p–-Schicht) 13 in Kontakt zu einem Boden der n–-Dotierungsregion 5 vorgesehen. Die vergrabene p–-Schicht 13 erstreckt sich von einem Bereich unmittelbar unterhalb eines Bodens der p-Dotierungsregion 7 zu einem Bereich unmittelbar unterhalb eines Bodens des Grabens 10, um einen Boden der n–-Dotierungsregion 5 und die n–-Typ-Halbleiterregion 3 voneinander zu beabstanden. Weiterhin weist die vergrabene p–-Schicht 13 eine Verunreinigungskonzentration auf, die verhältnismäßig niedrig gewählt wurde, so dass sie vollständig verarmt ist, wenn der Feldeffekttransistor in dem ausgeschalteten Zustand ist.
  • Weiterhin ist in einem Bereich der n–-Typ-Halbleiterregion 3, welcher der p-Dotierungsregion 7 mit dem dazwischengefügten Graben 10 gegenüberliegt, eine n+-Typ-Dotierungsregion (eine n+-Diffusionsregion) 14 vorgesehen, an die ein vorbestimmtes hohes Potential angelegt wird. Eine Elektrode 15 ist auf einer Oberfläche der n+-Dotierungsregion 14 vorgesehen. Die Elektrode 15 und die Drainelektrode 16 sind über eine Verbindungsleitung bzw. Verdrahtung 20, welche mit einem Widerstand R versehen ist, elektrisch miteinander verbunden. Eine Gateelektrode 17 ist mit einem dazwischengefügten Gateisolationsfilm 19 auf einer Oberfläche eines Abschnitts der p-Dotierungsregion 7 vorgesehen, welcher zwischen die n+-Dotierungsregion 8 und die n–-Dotierungsregion 5 gefügt ist. Die Gateelektrode 17 ist durch einen Isolationsfilm 22 bedeckt. Die vorliegende Halbleitervorrichtung 1 ist dergestalt aufgebaut.
  • Man beachte, dass die erste Halbleiterregion des ersten Leitungstyps in der Halbleitervorrichtung, die vor der Figurenbeschreibung beschrieben wurde, der n–-Typ-Halbleiterregion 3 entspricht und die zweite Halbleiterregion des zweiten Leitungstyps der n–-Dotierungsregion 5 entspricht. Weiterhin entspricht die dritte Halbleiterregion des zweiten Leitungstyps der p-Dotierungsregion 7 und die vierte Halbleiterregion des ersten Leitungstyps entspricht der n+-Dotierungsregion 8. Die fünfte Halbleiterregion des zweiten Leitungstyps entspricht der vergrabenen p–-Schicht 13 und die sechste Halbleiterregion des ersten Leitungstyps entspricht der n+-Dotierungsregion 14.
  • Die oben beschriebene Halbleitervorrichtung 1 arbeitet so, wie es im folgenden beschrieben wird. Wie in 5 gezeigt empfängt zunächst in dem AN-Zustand der Feldeffekttransistor T eine vorbestimmte Spannung von zumindest der Schwellenspannung, d. h. Vg ≥ Vth, an der Gateelektrode 17. Wenn die vorbestimmte Spannung an die Gateelektrode 17 angelegt wird, wird in der p-Dotierungsregion 7 unmittelbar unterhalb der Gateelektrode 17 ein Kanalbereich (nicht gezeigt) ausgebildet und ein fester Strom Id fließt von der n+-Dotierungsregion 14 über die Verbindungsleitung 20 und somit von der Drainregion (n–-Dotierungsregion 5) zu der Sourceregion (n+-Dotierungsregion 8). Da der feste Strom Id fließt, wird bezüglich des Potentials Vh ein fester Spannungsabfall an dem Widerstand R verursacht. Damit wird ein mit bezug auf das Potential Vs bereitgestelltes Logiksignal als ein Logiksignal übertragen, welches mit bezug auf das Potential Vh bereitgestellt wird. Das übertragene Logiksignal wird zu der ersten Ansteuerschaltung 52 als ein Signal übertragen, welches verwendet wird zum Anschalten/Abschalten des ersten IGBT 51.
  • Wie in 6 bis 8 gezeigt, empfängt in dem ausgeschalteten Zustand der Feldeffekttransistor T nicht die Spannung an der Gateelektrode 17, d. h. Vg = 0 V. Wenn zu dieser Zeit das hohe Potential Vh (eine positive Vorspannung) an die Elektrode 15 angelegt wird, nimmt das Potential Vd der Drainelektrode 16 ebenfalls das gleiche hohe Potential an und der ausgeschaltete Zustand wird beibehalten. Dadurch wird eine positive Vorspannung über die n+-Dotierungsregionen 6 und 14 an die n–-Typ-Halbleiterregion 3 und die Drainregion oder n–-Dotierungsregion 5 angelegt, um zu ermöglichen, dass eine Verarmungsschicht (ein Verarmungsschichtende A) sich von einer Grenzfläche zwischen einem oberen Abschnitt der vergrabenen p–-Schicht 13 und der n–-Dotierungsregion 5 (eine Grenzfläche A) zu der vergrabenen p–-Schicht 13 hin ausdehnt, und eine Verarmungsschicht (ein Verarmungsschichtende B) sich von einer Grenzfläche zwischen einem Bodenabschnitt der vergrabenen p–-Schicht 13 und der n–-Typ-Halbleiterregion 3 (eine Grenzfläche B) zu der vergrabenen p–-Schicht 13 hin ausdehnt. Bei dieser Halbleitervorrichtung hat die vergrabene p–-Schicht 13 eine Verunreinigungskonzentration, die von vornherein verhältnismäßig niedrig gewählt wurde. Dies gestattet es, dass sich die Verarmungsschichtenden bzw. -ränder A und B verbinden, um die vergrabene p–-Schicht 13 vollständig zu verarmen.
  • Weiterhin dehnen sich eine Verarmungsschicht, welche sich von einer Grenzfläche A in die N–-Dotierungsregion 5 hinein ausdehnt, sowie eine Verarmungsschicht, welche sich von einer Grenzfläche zwischen der p-Dotierungsregion 7 und der n–-Dotierungsregion 5 (eine Grenzfläche C) zu der n–-Dotierungsregion 5 hin ausdehnt, in die n+-Dotierungsregion 6 aus, wodurch ein Verarmungsschichtende bzw. ein Verarmungsschichtrand 30 bereitgestellt wird. Weiterhin verbindet sich eine Verarmungsschicht (bzw. ein Verarmungsbereich), die sich von der Grenzfläche C zu der p-Dotierungsregion 7 hin erstreckt, mit jener, die sich von einer Grenzfläche zwischen der p-Dotierungsregion 7 und der n–-Typ-Halbleiterregion 3 (einer Grenzfläche D) zu der p-Dotierungsregion 7 hin erstreckt und erstreckt sich dadurch in die p-Dotierungsregion 7 hinein, wodurch ein Verarmungsschichtende bzw. ein Verarmungsschichtrand 31 bereitgestellt wird. Eine Verarmungsschicht, die sich von der Grenzfläche B zu der n–-Typ-Halbleiterregion 3 hin erstreckt, verbindet sich mit jener, die sich von der Grenzfläche D zu der n–-Typ-Halbleiterregion 3 hin ausdehnt und dehnt sich somit von einer Oberfläche der n–-Typ-Halbleiterregion 3 bis in eine vorbestimmte Tiefe aus, wodurch ein Verarmungsschichtende bzw. ein Verarmungsschichtrand 32 bereitgestellt wird.
  • Die oben beschriebene Halbleitervorrichtung 1 weist den Graben 10 auf, der zwischen die Drainregion oder n–-Dotierungsregion 5 und die n–-Typ-Halbleiterregion 3 gefügt ist, und in welchen der Isolator 12 eingebracht wurde. Dabei dehnt sich der Graben 10 zu einem Bereich mit der p-Dotierungsregion 7 hin aus und umgibt dadurch einen Seitenabschnitt der n–-Dotierungsregion 5. Wenn dies mit einer Halbleitervorrichtung eines Vergleichsbeispiels verglichen wird, bei der eine p-Dotierungsregion einen Seitenabschnitt der n–-Dotierungsregion 5 umgibt und die eine vergrabene Schicht mit einer Verunreinigungskonzentration aufweist, welche nicht eine vollständige Verarmung in dem ausgeschalteten Zustand erlaubt, so liefert die Halbleitervorrichtung des Vergleichsbeispiels den folgenden Effekt:
    Wie in 9 und 10 gezeigt wird die Halbleitervorrichtung des Vergleichsbeispiels eine p-Dotierungsregion 107 unmittelbar unterhalb der Verbindungsverdrahtung 20 aufweisen, welche die n–-Typ-Halbleiterregion 3 und die Drainregion oder n–-Dotierungsregion 5 verbindet. Weiterhin weist eine vergrabene p+-Schicht 113 eine Verunreinigungskonzentration auf, welche verhältnismäßig hoch gewählt ist zum Verhindern einer vollständigen Verarmung der Schicht in dem abgeschalteten Zustand.
  • Man beachte, dass die Komponenten der Halbleitervorrichtung des Vergleichsbeispiels, die identisch zu jenen der Halbleitervorrichtung von 4 und ähnlicher Figuren sind, identisch bezeichnet sind.
  • Der n–-Typ-Halbleiterregion 3 wird das hohe Potential (Vh) zugeführt und der p-Dotierungsregion 107 wird das Massepotential (Vs) zugeführt. Somit überquert die Verbindungsleitung 20 mit dem hohen Potential die p-Dotierungsregion 107 mit dem Massepotential und es wird verhindert, dass sich eine Verarmungsschicht, welche sich in dem ausgeschalteten Zustand von einer Grenzfläche zwischen der p-Dotierungsregion 107 und der n–-Dotierungsregion 5 ausgehend ausdehnt, sich an einem Abschnitt unmittelbar unterhalb der Verbindungsleitung 20 ausdehnt. Daraus resultierend kann die Halbleitervorrichtung in nachteiliger Weise in dem ausgeschalteten Zustand eine verringerte Spannungsfestigkeit aufweisen.
  • Bei der vorliegenden Halbleitervorrichtung 1 umgibt im Gegensatz dazu der Graben 10 mit dem eingebrachten Isolator 12 einen Seitenabschnitt der n–-Dotierungsregion 5 mit Ausnahme eines Bereichs, der die p-Dotierungsregion 7 aufweist, wie in 6 bis 8 gezeigt. Weiterhin überquert die Verbindungsleitung 20 mit dem hohen Potential den Graben 10 mit dem darin eingebrachten Isolator 12. Als Folge hiervon ist in einem Bereich unmittelbar unter der Verbindungsleitung 20 nicht ein pn-Übergang vorhanden, der eine Verarmungsschicht ausbildet und eine verringerte Spannungsfestigkeit der Halbleitervorrichtung 1 kann verhindert werden.
  • Wie in 10 gezeigt, weisen weiterhin bei der Halbleitervorrichtung des Vergleichsbeispiels ein Seitenabschnitt der Drainregion oder n–-Dotierungsregion 5 (der sich in die Tiefe ausdehnt) und die n–-Typ-Halbleiterregion 3 eine Spannungsfestigkeit auf, welche durch eine Verarmungsschicht sichergestellt wird, die sich von einer Grenzfläche zwischen der n–-Dotierungsregion 5 und der p-Dotierungsregion 107 (d. h. einem pn-Übergang) ausgehend ausdehnt. Die p-Dotierungsregion 107 liegt auf dem Massepotential und die n+-Dotierungsregion 6, die in der n–-Dotierungsregion 5 vorgesehen ist, empfängt das hohe Potential (Vh) über die Verbindungsleitung 20. Zum Erhalt einer gewünschten Spannungsfestigkeit der n+-Dotierungsregion 6 zu der p-Dotierungsregion 107 hin muss folglich ein Bereich sichergestellt werden, in dem sich eine Verarmungsschicht ausdehnt, und die p-Dotierungsregion 7 muss von der n+-Dotierungsregion mit einem gewissen Abstand beabstandet sein. Dies war bislang ein Hindernis bei der Verkleinerung der Halbleitervorrichtung.
  • Bei der vorliegenden Halbleitervorrichtung 1 umgibt im Gegensatz dazu der Graben 10 mit dem eingebrachten Isolator 12 einen Seitenabschnitt der n–-Dotierungsregion 5 mit Ausnahme eines Bereichs, der die p-Dotierungsregion 7 aufweist, wie in 6 und 7 gezeigt. Dadurch ist an dem Seitenabschnitt der n–-Dotierungsregion 5 nicht ein pn-Übergang vorhanden und ein Abstand S zwischen der n+-Dotierungsregion 6 und dem Graben 10 kann verringert werden. Dies stellt sicher, dass die Halbleitervorrichtung 1 eine hinreichende Spannungsfestigkeit aufweist und ebenfalls verkleinert ist.
  • Die oben beschriebene Halbleitervorrichtung wird in einem Verfahren hergestellt, welches hier im folgenden beispielhaft beschrieben wird. Wie in 11 gezeigt, wird zunächst auf einer Oberfläche der n–-Typ-Halbleiterregion 3 eine Siliziumnitridschicht 23 bereitgestellt zum Vorsehen einer LOCOS-Schicht. Auf einer Oberfläche der Siliziumnitridschicht 23 wird ein Resistmuster 24 vorgesehen. Unter Verwendung des Resistmusters 24 als Maske wird Bor (B) mit einer Dosis von beispielsweise 1 × 1013 bis 5 × 1013 cm–2 eingebracht. Nachfolgend wird das Resistmuster 24 entfernt.
  • Wie in 12 gezeigt, wird danach auf einer Oberfläche der Siliziumnitridschicht 23 ein Resistmuster 25 vorgesehen. Unter Verwendung des Resistmusters 25 als Maske wird Bor (B) mit einer Dosis von beispielsweise ca. 1 × 1012 bis 3 × 1012 cm–2 durch eine Hochenergieimplantation von einer Oberfläche der n–-Typ-Halbleiterregion 3 in einen Bereich bis in eine Tiefe von ungefähr 2 μm bis 5 μm eingebracht. Nachfolgend wird das Resistmuster 25 entfernt.
  • Wie in 13 gezeigt, wird dann das Zwischenprodukt wärmebehandelt (annealed) bei einer vorbestimmten Temperatur zum Diffundieren des eingebrachten Bors zum Bereitstellen der p-Dotierungsregion 7 und der vergrabenen p–-Schicht 13. Dann wird in einem vorbestimmten Bereich die Siliziumnitridschicht 23 entfernt zum Freilegen einer Oberfläche der n–-Typ-Halbleiterregion 3. Danach wird das Zwischenprodukt oxidiert, so wie es im Vorhinein festgelegt wurde, zum Bereitstellen einer LOCOS-Schicht 4 an der freigelegten Oberfläche der n–-Typ-Halbleiterregion 3 (siehe 14). Danach wird die verbliebene Siliziumnitridschicht 23 entfernt zum Freilegen einer Oberfläche der n–-Typ-Halbleiterregion 3. Dann wird das Zwischenprodukt thermisch oxidiert, wie es im Vorhinein festgelegt wurde, zum Vorsehen eines Gateoxidfilms 19 an der freiliegenden Oberfläche der n–-Typ-Halbleiterregion 3, wie in 14 gezeigt.
  • Dann wird auf einer Oberfläche der n–-Typ-Halbleiterregion 3 eine Polysiliziumschicht (nicht gezeigt) vorgesehen. Auf einer Oberfläche der Polysiliziumschicht wird ein Resistmuster 26 vorgesehen. Unter Verwendung des Resistmusters 26 als Maske wird die Polysiliziumschicht anisotrop geätzt zum Bereitstellen der Gateelektrode 17, wie in 15 gezeigt. Danach wird das Resistmuster 26 entfernt. Wie in 16 gezeigt, wird dann ein Resistmuster 27 vorgesehen. Unter Verwendung des Resistmusters 27 als Maske wird Bor (B) mit einer Dosis von beispielsweise ca. 3 × 1015 bis 6 × 1015 cm–2 in die p-Dotierungsregion 7 eingebracht. Nachfolgend wird das Resistmuster 27 entfernt.
  • Wie in 17 gezeigt, wird dann ein Resistmuster 28 vorgesehen. Unter Verwendung des Resistmusters 28 als Maske wird Phosphor (P) mit einer Dosis von beispielsweise ca. 3 × 1015 bis 6 × 1015 cm–2 in die n–-Typ-Halbleiterregion 3 eingebracht. Nachfolgend wird das Resistmuster 28 entfernt. Dann wird die Gateelektrode 17 mit der Isolationsschicht 22 bedeckt. Danach wird das Zwischenprodukt wärmebehandelt (annealed), wie es im Vorhinein festgelegt wurde, zum Diffundieren des eingebrachten Bors und des eingebrachten Phosphors zum Bereitstellen der p–- Dotierungsregion 9 und der n+-Dotierungsregionen 8, 6 und 14 (siehe 18).
  • Dann wird ein Abschnitt der Isolationsschicht 22, der in einem Bereich vorhanden ist, der mit einem Graben versehen wird, entfernt zum Bereitstellen einer Isolationsschichtmaske zum Ausbilden des Grabens. Wie in 18 gezeigt, werden dann unter Verwendung der Isolationsschichtmaske als eine Maske die LOCOS-Schicht 4 und die n–-Typ-Halbleiterregion 3 anisotrop geätzt zum Bereitstellen eines Grabens 10, welcher die vergrabene p–-Schicht 13 erreicht.
  • Wie in 19 gezeigt, wird dann das Zwischenprodukt oxidiert, wie es im Vorhinein vorgesehen ist, zum Bereitstellen einer thermischen Oxidschicht 11 an einer Oberfläche der n–-Halbleiterregion, welche an einer Seitenwand des Grabens 10 freiliegt. Danach wird eine Tetraethylorthosilikat(TEOS)-Schicht (nicht gezeigt) auf der Isolationsschicht 22 vorgesehen und dadurch in den Graben 10 eingebracht. Die TEOS-Schicht wird anisotrop von einer Deckfläche der Isolationsschicht 22 weggeätzt, während die TEOS-Schicht in dem Graben 10 verbleibt. Der Graben 10 wird dadurch mit dem Isolator 12 aus der TEOS-Schicht darin bereitgestellt.
  • Wie in 20 gezeigt, wird dann die Isolationsschicht 22 einer Photolithographie unterzogen und wie im Vorhinein festgelegt prozessiert zum Ausbilden von Öffnungen 22a, 22b, 22c zum Vorsehen einer Elektrode. Danach wird ein Sputtervorgang durchgeführt zum Abscheiden einer Aluminium-Silizium(Al-Si)-Schicht (nicht gezeigt) auf der Isolationsschicht 22 und zum Einbringen derselben in die Öffnungen 22a, 22b, 22c. Die Aluminium-Silizium-Schicht wird einer Photolithographie unterzogen und wie im Vorhinein festgelegt prozessiert zum Bereitstellen der Drainelektrode 16, der Sourceelektrode 18 und der Elektrode 15. Die in 3 und 4 gezeigte Halbleitervorrichtung ist damit fertiggestellt.
  • Man beachte, dass während das obige Herstellungsverfahren zum Bereitstellen jeder Dotierungsregion die Implantation und thermische Diffusion von Verunreinigungen anwendet, alternativ für diesen Zweck ein epitaktisches Aufwachsen angewendet werden kann. Eine durch epitaktisches Aufwachsen bereitgestellte Halbleitervorrichtung hat einen Aufbau, wie er in 21 gezeigt ist. Jeder in 21 gezeigte Dotierungsbereich, der einem in 4 gezeigten Dotierungsbereich entspricht, ist identisch bezeichnet und wird nicht wiederholt beschrieben. Es sollte insbesondere beachtet werden, dass die durch epitaktisches Aufwachsen hergestellte Halbleitervorrichtung nicht die LOCOS-Schicht aufweist.
  • Erste beispielhafte Abwandlung
  • Zwischen der Drain und Source des Feldeffekttransistors T ist eine parasitäre Kapazität vorhanden. Die parasitäre Kapazität ist eine Einflussgröße bei einem fehlerhaften Betrieb. Zum Beseitigen solch eines Problems wird folglich eine Schaltung vorgesehen, welche zwei Feldeffekttransistoren T1 und T2 aufweist, die parallel geschaltet sind zum Beseitigen ihrer entsprechenden parasitären Kapazitäten C1 und C2, wie in 22 gezeigt.
  • Wie in 23 gezeigt, sind in diesem Falle zwei Feldeffekttransistoren T1 und T2 Seite an Seite angeordnet. Die entsprechenden Sourceregionen (N+-Dotierungsregion 8) der Feldeffekttransistoren T1 und T2 sind in dem Bereich der p-Dotierungsregion 7 vorgesehen und voneinander beabstandet und ihre entsprechenden Drainregionen (n–-Dotierungsregion 5) sind durch den Graben 10 elektrisch getrennt. Die weiteren Komponenten sind ähnlich zu jenen des in 3 und 4 gezeigten Aufbaus. Folglich sind sie identisch bezeichnet und werden nicht wiederholt beschrieben.
  • Diese Halbleitervorrichtung weist ebenfalls einen Graben 10 mit einem darin eingebrachten Isolator 12 auf, welcher sich zu einem Bereich hin erstreckt, der die p-Dotierungsregion 7 aufweist. Damit umgibt der Graben 10 einen Seitenabschnitt der n–-Dotierungsregion 5, wie es oben beschrieben wurde. Dadurch ist an dem Seitenabschnitt der n–-Dotierungsregion 5 nicht ein pn-Übergang vorhanden und der Abstand S zwischen der n+-Dotierungsregion 6 und dem Graben 10 kann verringert werden. Dies stellt sicher, dass die Halbleitervorrichtung 1 eine hinreichende Spannungsfestigkeit zeigt und ebenfalls verkleinert ist.
  • Zweite beispielhafte Abwandlung
  • Die oben beschriebene Halbleitervorrichtung 1 weist beispielhaft eine n–-Typ-Halbleiterregion 3 mit einer Oberfläche auf, die einen Feldeffekttransistor oder dergleichen aufweist. Wie in 24 und 25 gezeigt, kann die Halbleitervorrichtung alternativ eine solche n–-Typ-Halbleiterregion 3 an einer Oberfläche eines p-Typ-Halbleitersubstrates 2 und in einer Umgebung der Oberfläche aufweisen. Bei dieser Halbleitervorrichtung hat das p-Typ-Halbleitersubstrat eine Oberfläche, die mit einer p+-Dotierungsregion 27 versehen ist und die p+-Dotierungsregion 27 hat eine Oberfläche, die mit einer Elektrode 28 versehen ist. Der Rest des Aufbaus ist ähnlich zu jenem, der in 3 oder 4 gezeigt ist. Folglich sind identische Komponenten identisch bezeichnet und werden nicht wiederholt beschrieben. Man beachte, dass das Halbleitersubstrat des zweiten Leitungstyps, wie es in Anspruch 5 angeführt wird, dem p-Typ-Halbleitersubstrat 2 entspricht.
  • Diese Halbleitervorrichtung gestattet die elektrische Trennung des Potentials (Vsub) des p-Typ-Halbleitersubstrates 2 und des Sourcepotentials (Vs) in einem Ausmaß entsprechend einer Durchbruchsspannung in der n–-Typ-Halbleiterregion 3, welche zwischen das p-Typ-Halbleitersubstrat 2 und die p-Dotierungsregion 7 gefügt ist. Wie in 26 gezeigt, wird dadurch ein Logiksignal, welches bezüglich des Sourcepotentials (Vs) bereitgestellt wird, das unterschiedlich zu dem Potential (Vsub) des p-Typ-Halbleitersubstrates 2 ist, in ein Logiksignal umgewandelt, das bezüglich des hohen Potentials Vh bereitgestellt wird.
  • Wie in 27 gezeigt, kann eine Region TS, die mit einem Feldeffekttransistor oder dergleichen versehen ist, rund um die n–-Dotierungsregion 3 vorgesehen werden. Wenn der Feldeffekttransistor T in dem ausgeschalteten Zustand ist, dann kann, wie in 28 gezeigt, die n–-Dotierungsregion 3 vollständig verarmt werden und die vergrabene p–-Schicht 13 und die n–-Dotierungsregion 5 unmittelbar oberhalb der vergrabenen p–-Schicht 13 können ebenfalls vollständig verarmt werden. Die Verarmungsschichtenden bzw. -ränder 30, 31 und 32 zeigen diesen Zustand und ein Abschnitt der n–-Dotierungsregion 3, der unmittelbar unterhalb der vergrabenen p–-Schicht 13 liegt, wird vollständig verarmt.
  • Solch ein Aufbau erlaubt einen Betrieb des Transistors als Mehrfach-Sperrschicht-Feldeffekttransistor (JFET) mit hoher Spannungsfestigkeit, wie beispielsweise in US 6,468,847 B1 vorgeschlagen, bei dem die Durchbruchsspannung gehalten wird. Dadurch kann verhindert werden, dass die Spannungsfestigkeit zwischen dem p–-Substrat 2 und der n–-Dotierungsregion 3 deutlich beeinträchtigt wird und ein Logiksignal kann innerhalb des Bereichs der Spannungsfestigkeit in ein Logiksignal umgewandelt werden, welches bezüglich des hohen Potentials Vh bereitgestellt wird.
  • Bei diesem Aufbau liefern insbesondere die p-Dotierungsregion 7 und die n–-Dotierungsregion 3 nicht einen Übergang, der an einer Ecke der n–-Dotierungsregion 5 vorhanden ist. Wenn solch ein Aufbau verglichen wird mit einem Aufbau, bei dem solch ein Übergang die n–-Dotierungsregion 5 umgibt, kann solch ein Aufbau ein elektrisches Feld erniedrigen, welches andernfalls an der Ecke erhöht ist, und dadurch die Sicherstellung einer Spannungsfestigkeit von mindestens 500 V erleichtern. Als ein Ergebnis kann ein Logiksignal in ein Logiksignal eines hohen Potentials mit einem Potentialunterschied von mindestens 500 V umgewandelt werden.
  • Die Halbleitervorrichtung der zweiten beispielhaften Abwandlung wird in einem Verfahren hergestellt, welches hier im folgenden beispielhaft beschrieben wird. Wie in 29 gezeigt, wird zunächst eine Siliziumnitridschicht 23 auf einer Oberfläche des p-Typ-Halbleitersubstrates 2 zum Bereitstellen einer LOCOS-Schicht vorgesehen. Auf einer Oberfläche der Siliziumnitridschicht 23 wird ein Resistmuster 40 vorgesehen. Unter Verwendung des Resistmusters 40 als Maske wird Phosphor (P) mit einer Dosis von beispielsweise ca. 1 × 1012 bis 3 × 1012 cm–2 eingebracht. Nachfolgend wird das Resistmuster 40 entfernt.
  • Wie in 30 gezeigt, wird das Zwischenprodukt bei einer vorbestimmten Temperatur wärmebehandelt zum Diffundieren des eingebrachten Phosphors zum Bereitstellen der n–-Dotierungsregion 3. Wie in 31 gezeigt, wird dann auf einer Oberfläche der Siliziumnitridschicht 23 ein Resistmuster 41 vorgesehen. Unter Verwendung des Resistmusters 41 als Maske wird Bor (B) mit einer Dosis von beispielsweise ca. 1 × 1013 bis 5 × 1013 cm–2 eingebracht. Nachfolgend wird das Resistmuster 41 entfernt.
  • Wie in 32 gezeigt, wird auf einer Oberfläche der Siliziumnitridschicht 23 danach ein Resistmuster 42 vorgesehen. Unter Verwendung des Resistmusters 42 als Maske wird Bor mit einer Dosis von beispielsweise ca. 1 × 1012 bis 3 × 1012 cm–2 durch eine Hochenergieimplantation ausgehend von einer Oberfläche der n–-Typ-Halbleiterregion 3 in eine Region bis in eine Tiefe von ca. 2 μm bis 5 μm eingebracht. Nachfolgend wird das Resistmuster 42 entfernt.
  • Wie in 33 gezeigt, wird dann das Zwischenprodukt bei einer vorbestimmten Temperatur ausgeheilt (annealed) zum Diffundieren des eingebrachten Bors zum Bereitstellen der p-Dotierungsregion 7 und der vergrabenen p–-Schicht 13. Dann wird ein vorbestimmter Bereich der Siliziumnitridschicht 23 entfernt zum Freilegen einer Oberfläche der n–-Typ-Halbleiterregion 3. Dann wird das Zwischenprodukt oxidiert, wie es im Vorhinein festgelegt wurde, zum Bereitstellen der LOCOS-Schicht 4 an der freiliegenden Oberfläche der n–-Typ-Halbleiterregion 3 (siehe 34). Danach wird die Siliziumnitridschicht 23, die verblieben ist, entfernt zum Freilegen einer Oberfläche der n–-Typ-Halbleiterregion 3. Dann wird das Zwischenprodukt thermisch oxidiert, so wie es im Vorhinein festgelegt wurde, zum Bereitstellen des Gateoxidfilms 19 an der freiliegenden Oberfläche der n–-Typ-Halbleiterregion 3, wie in 34 gezeigt.
  • Dann wird auf einer Oberfläche des p–-Typ-Halbleitersubstrates 2 eine Polysiliziumschicht (nicht gezeigt) vorgesehen. Auf einer Oberfläche der Polysiliziumschicht wird ein Resistmuster 43 vorgesehen (siehe 35). Unter Verwendung des Resistmusters 43 als Maske wird die Polysiliziumschicht anisotrop geätzt zum Bereitstellen der Gateelektrode 17, wie in 35 gezeigt. Danach wird das Resistmuster 43 entfernt. Wie in 36 gezeigt, wird dann ein Resistmuster 44 bereitgestellt. Unter Verwendung des Resistmusters 44 als Maske wird Bor (B) mit einer Dosis von beispielsweise ca. 3 × 1015 bis 6 × 1015 cm–2 in einen vorbestimmten Bereich der p-Dotierungsregion 7 und einen vorbestimmten Bereich des p–-Typ-Halbleitersubstrates 2 eingebracht. Nachfolgend wird das Resistmuster 44 entfernt.
  • Wie in 37 gezeigt, wird dann ein Resistmuster 45 vorgesehen. Unter Verwendung des Resistmusters 45 als Maske wird Phosphor (P) mit einer Dosis von beispielsweise ca. 3 × 1015 bis 6 × 1015 cm–2 in die n–-Typ-Halbleiterregion 3 eingebracht. Nachfolgend wird das Resistmuster 45 entfernt. Dann wird die Gateelektrode 17 mit einer Isolationsschicht 22 bedeckt. Danach wird das Zwischenprodukt wärmebehandelt, wie es im Vorhinein festgelegt wurde, zum Diffundieren des eingebrachten Bors und Phosphors zum Bereitstellen der p+-Dotierungsregionen 9 und 27 und der n+-Dotierungsregionen 8, 6 und 14 (siehe 38).
  • Dann wird ein Abschnitt der Isolationsschicht 22, der in einem Bereich angeordnet ist, welcher mit einem Graben versehen wird, entfernt zum Bereitstellen einer Isolationsschichtmaske zum Ausbilden des Grabens. Wie in 38 gezeigt, werden dann unter Verwendung der Isolationsschichtmaske als Maske die LOCOS-Schicht 4 und die n–-Typ-Halbleiterregion 3 anisotrop geätzt zum Bereitstellen des Grabens 10, welcher die vergrabene p–-Schicht 13 erreicht.
  • Wie in 39 gezeigt, wird dann das Zwischenprodukt oxidiert, wie es im Vorhinein festgelegt wurde, zum Bereitstellen einer thermischen Oxidschicht 11 an einer Oberfläche der n–-Halbleiterregion, welche an einer Seitenwand des Grabens 10 freiliegt. Dann wird auf der Isolationsschicht 22 eine TEOS-Schicht (nicht gezeigt) vorgesehen und dadurch in den Graben 10 eingebracht. Die TEOS-Schicht wird von einer Deckfläche der Isolationsschicht 22 anisotrop weggeätzt, während die TEOS-Schicht in dem Graben 10 verbleibt. Dadurch wird der Graben 10 mit dem Isolator 12 aus der TEOS-Schicht darin versehen.
  • Wie in 40 gezeigt, wird dann die Isolationsschicht 22 einer Photolithographie unterzogen und wie im Vorhinein festgelegt prozessiert zum Ausbilden von Öffnungen 22a, 22b, 22c, 22d zum Bereitstellen einer Elektrode. Dann wird ein Sputtervorgang durchgeführt zum Abscheiden einer Aluminium-Silizium(Al-Si)-Schicht (nicht gezeigt) auf der Isolationsschicht 22 zum Einbringen der Aluminium-Silizium-Schicht in die Öffnungen 22a, 22b, 22c, 22d. Die Aluminium-Silizium-Schicht wird einer Photolithographie unterzogen und wie im Vorhinein festgelegt prozessiert zum Bereitstellen der Drainelektrode 16 der Sourceelektrode 18 und der Elektroden 15 und 28. Die in 24 und 25 gezeigte Halbleitervorrichtung ist dadurch komplettiert.
  • Man beachte, dass, während das obige Herstellungsverfahren beispielhaft implantierte und thermisch diffundierte Verunreinigungen verwendet zum Bereitstellen jedes Dotierungsbereichs, alternativ hierfür ein epitaktisches Aufwachsen verwendet werden kann. Eine mittels epitaktischen Auf Wachsens bereitgestellte Halbleitervorrichtung hat einen Aufbau, der in 41 gezeigt ist. Jeder Dotierungsbereich, der in 41 gezeigt ist und einem Dotierungsbereich entspricht, der in 25 gezeigt ist, ist identisch bezeichnet und wird nicht wiederholt beschrieben. Es sollte insbesondere beachtet werden, dass die mittels epitaktischen Auf Wachsens hergestellte Halbleitervorrichtung nicht die LOCOS-Schicht aufweist. Weiterhin ist die p+-Dotierungsregion 27 an einer Oberfläche der p-Dotierungsregion 29 und in einer Umgebung der Oberfläche vorgesehen.
  • Zweite Ausführungsform
  • Ein weiteres Beispiel der Halbleitervorrichtung, die auf eine Antriebsregelschaltung angewendet wird, wird hier im folgenden beschrieben. Die oben beschriebene Halbleitervorrichtung (siehe 3 und 4) weist einen Graben 10 auf, welcher die n–-Dotierungsregion 5 betrachtet in einer Ebene umgibt mit Ausnahme eines Bereichs, welcher die p-Dotierungsregion 7 aufweist. Im Gegensatz dazu weist die vorliegende Halbleitervorrichtung einen p-Dotierungsbereich auf, welcher in einer Ebene betrachtet eine n–-Dotierungsregion umgibt. Weiterhin weist eine vergrabene p–-Schicht eine Verunreinigungskonzentration auf, die im Vorhinein so gewählt wurde, dass, wenn ein Feldeffekttransistor sich in dem ausgeschalteten Zustand befindet, die vergrabene p–-Schicht vollständig verarmt ist.
  • Wie in 42 und 43 gezeigt, weist eine n–-Typ-Halbleiterregion 3 eine Hauptoberfläche auf, die mit einer LOGOS-Schicht 4 versehen ist. Eine n–-Typ-Dotierungsregion (n–-Dotierungsregion) 5, welche als die Drainregion des Feldeffekttransistors T dient, ist in der n–-Typ-Halbleiterregion 3 ausgehend von einer Oberfläche eines vorbestimmten Bereichs bis zu einer vorbestimmten Tiefe vorgesehen. Die n–-Dotierungsregion 5 dehnt sich von einer (ersten) Seite bis zu einer anderen (zweiten) Seite aus. Eine n+-Typ-Dotierungsregion (n+-Diffusionsregion) 6 ist an einer Oberfläche der n–-Dotierungsregion 5 und in einer Umgebung der Oberfläche vorgesehen. Die Drainelektrode 16 ist auf einer Oberfläche der n+-Dotierungsregion 6 vorgesehen.
  • Die n–-Dotierungsregion 5 ist durch eine p-Typ-Dotierungsregion (p-Dotierungsregion) 7 umgeben und in Kontakt mit ihr (berührt sie). Die p-Dotierungsregion 7 erstreckt sich von einer Oberfläche der n–-Typ-Halbleiterregion 3 bis zu einer vorbestimmten Tiefe, um einen Seitenabschnitt der n–-Dotierungsregion 5 und die n–-Typ-Halbleiterregion 3 mit einem Abstand zueinander zu versehen. In der p-Dotierungsregion 7 ist eine n+-Typ-Dotierungsregion (n+-Dotierungsregion) 8 vorgesehen, um als die Sourceregion des Feldeffekttransistors T zu dienen. Die n+-Dotierungsregion 8 ist in einem Bereich vorgesehen, der sich von einer Oberfläche der p-Dotierungsregion 7 bis zu einer Tiefe erstreckt, die geringer ist als der Boden der p-Dotierungsregion 7, so dass die n+-Dotierungsregion 8 von der n–-Typ-Halbleiterregion 3 durch die p-Dotierungsregion 7 beabstandet ist. Weiterhin ist in der p-Dotierungsregion 7 eine p+-Typ-Dotierungsregion (p+-Dotierungsregion) 9 vorgesehen. Eine Sourceelektrode 18 ist in Kontakt zu der n+-Dotierungsregion 8 und der p+-Dotierungsregion 9 vorgesehen.
  • Unmittelbar unterhalb der Drainregion oder n–-Dotierungsregion 5 ist eine vergrabene p–-Typ-Schicht (vergrabene p–-Schicht) 13 in Kontakt zu einem Boden der n–-Dotierungsregion 5 vorgesehen. Die vergrabene p–-Schicht 13 erstreckt sich von einem Bereich unmittelbar unterhalb eines Bodens der p-Dotierungsregion 7 bis zu einem Bereich unmittelbar unterhalb eines weiteren Bodens der p-Dotierungsregion 7, wodurch ein Boden der n–-Dotierungsregion 5 und die n–-Typ-Halbleiterregion 3 voneinander beabstandet sind.
  • Weiterhin ist ein Bereich der n–-Typ-Halbleiterregion 3, der von der p-Dotierungsregion 7 beabstandet ist, mit einer n+-Typ-Dotierungsregion (n+-Dotierungsregion) 14 versehen, welche ein vorbestimmtes hohes Potential empfängt. Eine Elektrode 15 ist auf einer Oberfläche der n+-Dotierungsregion 14 vorgesehen. Durch die Verbindungsleitung 20, welche mit dem Widerstand R versehen ist, sind die Elektrode 15 und die Drainelektrode 16 elektrisch miteinander verbunden. Die Gateelektrode 17 ist mit einem dazwischengefügten Gateisolationsfilm 19 auf einer Oberfläche eines Abschnitts der p-Dotierungsregion 7 vorgesehen, welcher zwischen die n+-Dotierungsregion 8 und die n–-Dotierungsregion 5 gefügt ist. Die Gateelektrode 17 ist mit der Isolationsschicht 22 bedeckt. Die vorliegende Halbleitervorrichtung 1 ist so konfiguriert.
  • Man beachte, dass die erste Halbleiterregion des ersten Leitungstyps, die in einer vor der Figurenbeschreibung beschriebenen weiteren Halbleitervorrichtung beschrieben wurde, der n–-Typ-Halbleiterregion 3 entspricht und die zweite dort beschriebene Halbleiterregion des zweiten Leitungstyps der n–-Dotierungsregion 5 entspricht. Weiterhin entspricht die dritte Halbleiterregion des zweiten Leitungstyps der p-Dotierungsregion 7 und die vierte Halbleiterregion des ersten Leitungstyps entspricht der n+-Dotierungsregion 8. Die fünfte Halbleiterregion des zweiten Leitungstyps entspricht der vergrabenen p–-Schicht 13 und die sechste Halbleiterregion des ersten Leitungstyps entspricht der n+-Dotierungsregion 14.
  • Die oben beschriebene Halbleitervorrichtung 1 arbeitet so, wie es hier im folgenden beschrieben wird. Wie in 44 gezeigt, empfängt zunächst in dem AN-Zustand der Feldeffekttransistor T eine vorbestimmte Spannung, die mindestens so hoch ist wie eine Schwellenspannung, d. h. Vg ≥ Vth, an der Gateelektrode 17. Wenn die vorbestimmte Spannung an die Gateelektrode 17 angelegt wird, wird ein Kanalbereich (nicht gezeigt) in der p-Dotierungsregion 7 unmittelbar unterhalb der Gateelektrode 17 ausgebildet und ein fester Strom Id fließt von der n+-Dotierungsregion 14 durch die Verbindungsleitung 20 und somit von der Drainregion (n–-Dotierungsregion 5) zu der Sourceregion (n+-Dotierungsregion 8). Da der feste Strom Id fließt, wird an dem Widerstand R bezüglich des Potentials Vh ein fester Spannungsabfall erzeugt. Dadurch wird ein bezüglich des Potentials Vs bereitgestelltes Logiksignal als ein Logiksignal bezüglich des Potentials Vh übertragen. Das übertragene Logiksignal wird zu der ersten Ansteuerschaltung 52 als ein Signal übertragen, welches zum Anschalten/Abschalten des ersten IGBT 51 angelegt wird.
  • In dem ausgeschalteten Zustand, der in 45 und 46 gezeigt ist, empfängt der Feldeffekttransistor T nicht die Spannung an der Gateelektrode 17, d. h. Vg = 0 V. Wenn zu dieser Zeit das hohe Potential Vh (eine positive Vorspannung) an die Elektrode 15 angelegt wird, nimmt das Potential Vd der Drainelektrode 16 ebenfalls das gleiche hohe Potential an und der ausgeschaltete Zustand wird beibehalten. Dadurch wird eine positive Vorspannung über die n+-Dotierungsregionen 6 und 14 an die n–-Typ-Halbleiterregion 3 und die Drainregion oder n–-Dotierungsregion 5 angelegt, um eine Ausdehnung einer Verarmungsschicht (Verarmungsschicht A) von einer Grenzfläche eines oberen Abschnitts der vergrabenen p–-Schicht 13 mit der n–-Dotierungsregion 5 (Grenzfläche A) zu der vergrabenen p–-Schicht 13 hin zu ermöglichen und die Ausdehnung einer Verarmungsschicht bzw. -zone (Verarmungsschicht B) von einer Grenzfläche eines Bodenabschnitts der vergrabenen p–-Schicht 13 mit der n–-Typ-Halbleiterregion 3 (Grenzfläche B) zu der vergrabenen p–-Schicht 13 hin zu ermöglichen.
  • Bei dieser Halbleitervorrichtung weist die vergrabene p–-Schicht 13 eine Verunreinigungskonzentration auf, welche verhältnismäßig niedrig entsprechend jener der n–-Dotierungsregion 5 multipliziert mit einem Faktor 3 bis 10, z. B. bis zu ungefähr 1 × 1017 cm–3, gewählt wurde, um eine Verbindung der Verarmungsschichten A und B zu ermöglichen zum vollständigen Verarmen der vergrabenen p–-Schicht 13.
  • Dadurch ist letztendlich in dem ausgeschalteten Zustand die vergrabene p–-Schicht 13 vollständig verarmt und in diesem verarmten Zustand hat die vergrabene p–-Schicht 13 unmittelbar unterhalb der n+-Dotierungsregion 6 ein Potential, das höher ist als das Potential Vs der Sourceregion. Dadurch nimmt der relative Potentialunterschied zwischen der n+-Dotierungsregion 6 und der vergrabenen p–-Schicht 13 unmittelbar darunter ab und eine hohe Spannungsfestigkeit von ungefähr 500 V kann erhalten werden. Weiterhin kann über eine innere Potentialbarriere in der vergrabenen p–-Schicht 13 eine Trennspannungsfestigkeit zwischen dem Potential Vd und dem Potential Vh erhalten werden.
  • Diese Spannungsfestigkeit wird nun in bezug auf einen Aufbau einer Halbleitervorrichtung eines Vergleichsbeispiels beschrieben. Wie in 47 gezeigt, weist die Halbleitervorrichtung des Vergleichsbeispiels eine vergrabene p+-Schicht 113 mit einer Verunreinigungskonzentration auf, die höher gewählt wurde als jene der vergrabenen p–-Schicht 13. Beispielsweise ist die Verunreinigungskonzentration auf ungefähr 1 × 1018 bis 1 × 1019 cm–3 gesetzt. Jene Komponenten der Halbleitervorrichtung des Vergleichsbeispiels, die identisch zu jenen der in 43 gezeigten Halbleitervorrichtung sind, sind identisch bezeichnet.
  • In dem ausgeschalteten Zustand wird sich eine Verarmungsschicht D1 (zwischen den Verarmungsschichtenden bzw. -rändern 35 und 36) von einer Grenzfläche eines oberen Abschnitts der vergrabenen p+-Schicht 113 mit der n–-Dotierungsregion 5 ausgehend ausdehnen und eine Verarmungsschicht D2 (zwischen den Verarmungsschichteneden bzw. -rändern 37 und 38) wird sich ebenfalls von einer Grenzfläche eines Bodenabschnitts der vergrabenen p+-Schicht 113 mit der n–-Typ-Halbleiterregion 3 ausgehend ausdehnen. Da die vergrabene p+-Dotierungsregion 113 eine verhältnismäßig hohe Verunreinigungskonzentration aufweist, verbinden sich die Verarmungsschichtenden 36 und 37 nicht. 48 stellt die elektrische Feldstärke in der Tiefenrichtung ausgehend von der n+-Dotierungsregion 6 in dem ausgeschalteten Zustand dar. Die Kurven 11 und 12 bezeichnen elektrische Felder in den Verarmungsschichten D1 bzw. D2.
  • Die Halbleitervorrichtung des Vergleichsbeispiels wird eine Spannungsfestigkeit aufweisen, die abhängig von der Verarmungsschicht D1 ist. Spezieller entspricht sie der Fläche eines Bereichs (ED1), der durch die Kurve D11 umgeben ist. Die Verarmungsschicht D1 weist das Ende 36 in der vergrabenen p+-Schicht 113 auf. Eine Spannung, die einem Abschnitt der Verarmungsschicht D1 entspricht, welcher in die vergrabene p+-Schicht 113 eindringt, ist höchstens ungefähr 50 % jener Spannung, die der Gesamtheit der Verarmungsschicht D1 zugeordnet ist und das elektrische Feld in der n–-Dotierungsregion 5 ist maximal Emax. Wenn die n–-Dotierungsregion 5 eine Ausdehnung L in der Tiefenrichtung aufweist, dann ist eine Gesamtspannungsfestigkeit, die durch den Bereich ED1 bereitgestellt wird, abgeschätzt ungefähr maximal Emax × L × 1,5.
  • Hier ist Emax ungefähr 2,5 × 105 V/cm und die n–-Dotierungsregion 5 hat eine Abmessung L von ungefähr 3 μm. Folglich liefert die Region ED1 eine Spannungsfestigkeit, die abgeschätzt bis zu ungefähr 113 V beträgt und die Halbleitervorrichtung des Vergleichsbeispiels wird eine Spannungsfestigkeit aufweisen, welche eine obere Grenze hat, die geringfügig 100 V überschreitet. Wenn die n–-Dotierungsregion 5 eine Verunreinigungskonzentration von ungefähr 7 × 1015 cm–3 aufweist, dann hat für Emax bei 2,5 × 105 V/cm die n–-Dotierungsregion 5 in der Tiefenrichtung eine Abmessung L, die mit maximal 2,3 μm abgeschätzt wird. Falls die n–-Dotierungsregion 5 eine Verunreinigungskonzentration von ungefähr 5 × 1015 cm–3 aufweist, hat die n–-Dotierungsregion 5 in der Tiefenrichtung eine Abmessung L, die mit maximal 3,2 μm abgeschätzt wird. Wenn somit die Spannungsfestigkeit der vorliegenden Halbleitervorrichtung mit jener der Halbleitervorrichtung des Vergleichsbeispiels (d. h. ungefähr 113 V) verglichen wird, so kann die Spannungsfestigkeit der vorliegenden Halbleitervorrichtung so abgeschätzt werden, dass sie einen ungefähr 4,5 bis 5 mal größeren Wert aufweist.
  • Die oben beschriebene Halbleitervorrichtung wird in einem Verfahren hergestellt, welches beispielhaft hier im folgenden beschrieben wird. Wie in 49 gezeigt, wird zunächst eine Siliziumnitridschicht 23 auf einer Oberfläche der n–-Typ-Halbleiterregion 3 bereitgestellt zum Vorsehen einer LOCOS-Schicht. Auf einer Oberfläche der Siliziumnitridschicht 23 wird ein Resistmuster 70 bereitgestellt. Unter Verwendung des Resistmusters 70 als Maske wird Bor (B) mit einer Dosis von beispielsweise ca. 1 × 1013 bis 5 × 1013 cm–2 eingebracht. Nachfolgend wird das Resistmuster 70 entfernt.
  • Wie in 50 gezeigt, wird auf einer Oberfläche der Siliziumnitridschicht 23 ein Resistmuster 71 bereitgestellt. Unter Verwendung des Resistmusters 71 als Maske wird Bor (B) mit einer Dosis von beispielsweise 1 × 1012 bis 3 × 1012 cm–2 mittels einer Hochenergieimplantation ausgehend von einer Oberfläche der n–-Typ-Halbleiterregion 3 in einen Bereich bis zu einer Tiefe von ungefähr 2 μm bis 5 μm eingebracht. Nachfolgend wird das Resistmuster 71 entfernt.
  • Wie in 51 gezeigt, wird dann das Zwischenprodukt bei einer vorbestimmten Temperatur ausgeheilt (wärmebehandelt) zum Diffundieren des eingebrachten Bors zum Bereitstellen der p-Dotierungsregion 7 und der vergrabenen p–-Schicht 13. Die p-Dotierungsregion 7 umgibt einen vorbestimmten Bereich der n–-Typ-Halbleiterregion 3 am Rande und dieser Bereich wird als die Drainregion, d. h. die n–-Dotierungsregion 5 dienen.
  • Dann wird ein vorbestimmter Bereich der Siliziumnitridschicht 23 entfernt zum Freilegen einer Oberfläche der n–-Typ-Halbleiterregion 3. Dann wird das Zwischenprodukt oxidiert, so wie es im Vorhinein festgelegt wurde, zum Bereitstellen der LOCOS-Schicht 4 an der freiliegenden Oberfläche der n–-Typ-Halbleiterregion 3 (siehe 52). Danach wird die Siliziumnitridschicht 23, die verblieben ist, zum Freilegen einer Oberfläche der n–-Typ-Halbleiterregion 3 entfernt. Dann wird das Zwischenprodukt thermisch oxidiert, so wie es im Vorhinein festgelegt wurde, zum Bereitstellen eines Gateoxidfilms 19 an der freiliegenden Oberfläche der n–-Typ-Halbleiterregion 3, wie in 52 gezeigt.
  • Dann wird auf einer Oberfläche der n–-Typ-Halbleiterregion 3 eine Polysiliziumschicht (nicht gezeigt) bereitgestellt. Auf einer Oberfläche der Polysiliziumschicht wird ein Resistmuster 72 vorgesehen (siehe 53). Unter Verwendung des Resistmusters 72 als Maske wird die Polysiliziumschicht anisotrop geätzt zum Bereitstellen der Gateelektrode 17, wie in 53 gezeigt. Danach wird das Resistmuster 72 entfernt. Wie in 54 gezeigt, wird dann ein Resistmuster 73 bereitgestellt. Unter Verwendung des Resistmusters 73 als Maske wird Bor (B) mit einer Dosis von beispielsweise ca. 3 × 1015 bis 6 × 1015 cm–2 in die p-Dotierungsregion 7 eingebracht. Nachfolgend wird das Resistmuster 73 entfernt.
  • Wie in 55 gezeigt, wird ein Resistmuster 74 bereitgestellt. Unter Verwendung des Resistmusters 74 als Maske wird Phosphor (P) mit einer Dosis von beispielsweise ca. 3 × 1015 bis 6 × 1015 cm–2 in die n–-Typ-Halbleiterregion 3 eingebracht. Nachfolgend wird das Resistmuster 74 entfernt. Wie in 56 gezeigt, wird dann die Gateelektrode 17 mit einer Isolationsschicht 22 bedeckt. Danach wird das Zwischenprodukt wärmebehandelt (ausgeheilt), wie es im Vorhinein festgelegt wurde, zum Diffundieren des eingebrachten Bors und Phosphors zum Bereitstellen der p+-Dotierungsregion 9 und der n+-Dotierungsregionen 8, 6 und 14.
  • Wie in 57 gezeigt, wird dann die Isolationsschicht 22 einer Photolithographie unterzogen und wie im Vorhinein festgelegt prozessiert zum Ausbilden der Öffnungen 22a, 22b, 22c zum Bereistellen einer Elektrode. Dann wird ein Sputtervorgang durchgeführt zum Abscheiden einer Aluminium-Silizium(Al-Si)-Schicht (nicht gezeigt) auf der Isolationsschicht 22 zum Einbringen der Aluminium-Silizium-Schicht in die Öffnungen 22a, 22b, 22c. Die Aluminium-Silizium-Schicht wird einer Photolithographie unterzogen und wie im Vorhinein festgelegt prozessiert zum Bereitstellen der Drainelektrode 16, der Sourceelektrode 18 und der Elektrode 15. Die in 42 und 43 gezeigte Halbleitervorrichtung ist dadurch vervollständigt.
  • Erste beispielhafte Abwandlung
  • Wie bei der ersten Ausführungsform beschrieben wurde gibt es als Schaltung zum Beseitigen einer parasitären Kapazität, welche zwischen der Source und der Drain eines Feldeffekttransistors vorhanden ist, eine Schaltung mit zwei Feldeffekttransistoren T1 und T2, die parallel geschaltet sind (siehe 22).
  • Eine Halbleitervorrichtung entsprechend solch einer Schaltung hat in einer Draufsicht einen Aufbau, wie er in 58 gezeigt ist. Wie in 58 gezeigt, sind die beiden Feldeffekttransistoren T1 und T2 Seite an Seite angeordnet. Die entsprechenden Sourceregionen (n+-Dotierungsregion 8) der Feldeffekttransistoren T1 und T2 sind in dem Bereich der p-Dotierungsregion 7 vorgesehen und voneinander beabstandet und ihre entsprechenden Drainregionen (n–-Dotierungsregion 5) sind am Rande durch die p-Dotierungsregion 7 umgeben und dadurch elektrisch voneinander getrennt. Die weiteren Komponenten sind ähnlich zu jenen des Aufbaus, der in 42 und 43 gezeigt ist. Folglich sind sie identisch bezeichnet und werden nicht wiederholt beschrieben.
  • Diese Halbleitervorrichtung 1 kann ebenfalls eine hinreichend hohe Spannungsfestigkeit erhalten, da sie eine vergrabene p–-Schicht 13 mit einer Verunreinigungskonzentration aufweist, welche verhältnismäßig niedrig gewählt wurde, so dass die vergrabene p–-Schicht 13 in dem ausgeschalteten Zustand vollständig verarmt werden kann, wie es oben beschrieben wurde.
  • Zweite beispielhafte Abwandlung
  • In der oben beschriebenen Halbleitervorrichtung umgibt die p-Dotierungsregion 7 die n–-Dotierungsregion 5 mit Kontakt (Berührung) zu der n–-Dotierungsregion 5. Von der p–-Dotierungsregion 7 kann ein Abschnitt unmittelbar unterhalb der Verbindungsleitung 20 mit einer p–-Dotierungsregion 80 ersetzt werden, die eine Verunreinigungskonzentration aufweist, welche eine vollständige Verarmung in dem ausgeschalteten Zustand gestattet, wie es die vergrabene p–-Schicht 13 tut und wie es in 59 gezeigt ist. Solch eine Ersetzung mit der p–-Dotierungsregion 80 kann eine Trennspannungsfestigkeit in einem Ausmaß entsprechend einer Potentialbarriere liefern und eine ansonsten einem elektrischen Feld der Verbindungsleitung 20 zuzuschreibende Verringerung der Spannungsfestigkeit verringern oder verhindern.
  • Abweichend von dem Vorsehen der p–-Dotierungsregion 80 in der p-Dotierungsregion 7 an einem Abschnitt unmittelbar unterhalb der Verbindungsleitung 20 kann in diesem Bereich ein Graben 3a vorgesehen werden, welcher die vergrabene p–-Schicht 13 erreicht, und eine Polysiliziumschicht 81 kann in den Graben 3a eingebracht werden und mit einer Oxidschicht oder dergleichen bedeckt werden, wie in 60 gezeigt. Wie in 61 gezeigt, kann alternativ der Graben 3a einen Isolator 82 aufweisen, der in ihn eingebracht wurde. Solche Strukturen können ebenfalls einen pn-Übergang an einem Abschnitt unmittelbar unterhalb der Verbindungsleitung 20 beseitigen und dadurch die einem elektrischen Feld zuzuschreibende Verringerung der Spannungsfestigkeit verringern oder verhindern.
  • Man beachte, dass die bei der zweiten Ausführungsform beschriebene Halbleitervorrichtung ebenfalls die n–-Typ-Halbleiterregion 3 aufweisen kann, die an einer Grenzfläche des p-Typ-Halbleitersubstrates 2 und in einer Umgebung der Grenzfläche vorgesehen ist, wie bei der zweiten beispielhaften Abwandlung der ersten Ausführungsform beschrieben. Ein mit Bezug auf das Sourcepotential (Vs), welches unterschiedlich von jenem (Vsub) des p-Typ-Halbleitersubstrates 2 ist, vorgesehenes Logiksignal wird in ein Logiksignal umgewandelt, welches mit Bezug auf ein hohes Potential Vh bereitgestellt wird (siehe 26).
  • Die vorliegende Halbleitervorrichtung ist wirkungsvoll anwendbar auf eine Antriebsregelschaltung und dergleichen zum Betreiben eines Induktionsmotors und dergleichen.

Claims (11)

  1. Halbleitervorrichtung mit: einer ersten Halbleiterregion (3) eines ersten Leitungstyps mit einer Hauptoberfläche; einer zweiten Halbleiterregion (5) des ersten Leitungstyps, welche als eine Drainregion eines Feldeffekttransistors (T) dient und sich von einer Seite zu einer anderen Seite erstreckt und sich ebenfalls von der Hauptoberfläche der ersten Halbleiterregion (3) bis zu einer vorbestimmten Tiefe erstreckt; einer dritten Halbleiterregion (7) des zweiten Leitungstyps, die an der einen Seite der zweiten Halbleiterregion (5) vorgesehen ist und sich von einer Oberfläche der ersten Halbleiterregion (3) bis zu einer vorbestimmten Tiefe erstreckt zum Beabstanden der einen Seite der zweiten Halbleiterregion (5) und der ersten Halbleiterregion (3) voneinander; einem Graben (10), der an der anderen Seite der zweiten Halbleiterregion (5) an einer Oberfläche der ersten Halbleiterregion (3) vorgesehen ist und eine vorbestimmte Tiefe aufweist zum Beabstanden der anderen Seite der zweiten Halbleiterregion (5) und der ersten Halbleiterregion (3) voneinander; einer vierten Halbleiterregion (8) des ersten Leitungstyps, welche als eine Sourceregion des Feldeffekttransistors (T) dient und in einem Bereich vorgesehen ist, der sich von einer Oberfläche der dritten Halbleiterregion (7) bis in eine Tiefe erstreckt, welche geringer ist, als ein Boden der dritten Halbleiterregion (7), so dass die vierte Halbleiterregion (8) von der ersten Halbleiterregion (3) durch die dritte Halbleiterregion (7) beabstandet wird; einer fünften Halbleiterregion (13) des zweiten Leitungstyps, die in Kontakt mit einem Boden der dritten Halbleiterregion (7) und einem Boden des Grabens (10) vorgesehen ist und sich von dem Boden der dritten Halbleiterregion (7) zu dem Boden des Grabens (10) erstreckt zum Beabstanden eines Bodens der zweiten Halbleiterregion (5) von der ersten Halbleiterregion (3); einer sechsten Halbleiterregion (14) des ersten Leitungstyps, mit welcher ein vorbestimmtes hohes Potential verbunden wird, wobei die sechste Halbleiterregion (14) von dem Graben (10) beabstandet ist und in einem Bereich gegenüberliegend der dritten Halbleiterregion (7) mit dem dazwischengefügten Graben (10) angeordnet ist und die sechste Halbleiterregion (14) sich von einer Oberfläche der ersten Halbleiterregion (3) bis in eine vorbestimmte Tiefe erstreckt; einem Elektrodenabschnitt (17), welcher als eine Gateelektrode des Feldeffekttransistors (T) dient und auf einer Oberfläche eines Abschnitts der dritten Halbleiterregion (7) mit einem dazwischengefügten Gateisolationsfilm (19) vorgesehen ist, wobei der Abschnitt der dritten Halbleiterregion (7) zwischen die zweite Halbleiterregion (5) und die vierte Halbleiterregion (8) gefügt ist; und einer Verbindungsleitung (20) mit einem vorbestimmten Widerstand (R), die elektrisch die zweite Halbleiterregion (5) und die sechste Halbleiterregion (14) miteinander verbindet.
  2. Halbleitervorrichtung nach Anspruch 1, bei der der Graben (10) sich von einem Abschnitt, der an der anderen Seite der zweiten Halbleiterregion (5) angeordnet ist, zu der dritten Halbleiterregion (7) erstreckt und in einer Ebene betrachtet die zweite Halbleiterregion (5) an ihrem Umfang umgibt.
  3. Halbleitervorrichtung nach Anspruch 1, bei der: der Feldeffekttransistor (T) einen ersten Feldeffekttransistor (T1) und einen zweiten Feldeffekttransistor (T2) enthält und der erste Feldeffekttransistor (T1) und der zweite Feldeffekttransistor (T2) parallel geschaltet sind.
  4. Halbleitervorrichtung nach Anspruch 3, bei der: die vierte Halbleiterregion (8) einen ersten Abschnitt (8) aufweist, der in der dritten Halbleiterregion (7) vorgesehen ist und als eine Sourceregion des ersten Feldeffekttransistors (T1) dient, und einen zweiten Abschnitt (8), der in der dritten Halbleiterregion (7) vorgesehen ist und von dem ersten Abschnitt (8) beabstandet ist und als eine Sourceregion des zweiten Feldeffekttransistors (T2) dient; die zweite Halbleiterregion (5) einen ersten Abschnitt (5) aufweist, der als eine Drainregion des ersten Feldeffekttransistors (T1) dient, und einen zweiten Abschnitt (5), der als eine Drainregion des zweiten Feldeffekttransistors (T2) dient; und der Graben (10) sich von einem Abschnitt, der an der anderen Seite der zweiten Halbleiterregion (5) angeordnet ist, sich zu der dritten Halbleiterregion (7) hin erstreckt und den ersten Abschnitt (5) der zweiten Halbleiterregion (5), in einer Ebene betrachtet, am Umfang umgibt und den zweiten Abschnitt (5) der zweiten Halbleiterregion (5), in der Ebene betrachtet, am Umfang umgibt zum Beabstanden des ersten Abschnitts (5) der zweiten Halbleiterregion (5) und des zweiten Abschnitts (5) der zweiten Halbleiterregion (5) voneinander.
  5. Halbleitervorrichtung mit: einer ersten Halbleiterregion (3) eines ersten Leitungstyps mit einer Hauptoberfläche; einer zweiten Halbleiterregion (5) des ersten Leitungstyps, die als eine Drainregion eines Feldeffekttransistors (T) dient und sich von einer Seite zu einer anderen Seite erstreckt und sich ebenfalls von der Hauptoberfläche der ersten Halbleiterregion (3) bis in eine erste Tiefe erstreckt; einer dritten Halbleiterregion (7) des zweiten Leitungstyps, die an einer Oberfläche der ersten Halbleiterregion (3) vorgesehen ist und sich bis in eine vorbestimmte Tiefe erstreckt, wobei die zweite Halbleiterregion (5) mit ihrer einen Seite und ihrer anderen Seite zwischen die dritte Halbleiterregion (7) eingeschoben ist zum Beabstanden der einen Seite der zweiten Halbleiterregion (5) von der ersten Halbleiterregion (3) und zum Beabstanden der anderen Seite der zweiten Halbleiterregion (5) und der ersten Halbleiterregion (3) voneinander; einer vierten Halbleiterregion (8) des ersten Leitungstyps, die als eine Sourceregion des Feldeffekttransistors (T) dient und in einem Bereich vorgesehen ist, der sich von einer Oberfläche der dritten Halbleiterregion (7) bis in eine Tiefe erstreckt, welche geringer ist als die Tiefe eines Bodens der dritten Halbleiterregion (7), so dass die vierte Halbleiterregion (8) von der ersten Halbleiterregion (3) durch die dritte Halbleiterregion (7) beabstandet wird; einer fünften Halbleiterregion (13) des zweiten Leitungstyps, die in Kontakt mit einem Boden der dritten Halbleiterregion (7) vorgesehen ist, welcher an der einen Seite der zweiten Halbleiterregion (5) angeordnet ist, und mit einem Boden der dritten Halbleiterregion (7), der an der anderen Seite der zweiten Halbleiterregion (5) angeordnet ist, wobei die fünfte Halbleiterregion (13) sich von dem Boden der dritten Halbleiterregion (7), der auf der einen Seite angeordnet ist, sich zu dem Boden der dritten Halbleiterregion (7), der auf der anderen Seite angeordnet ist, erstreckt und die fünfte Halbleiterregion (13) eine vorbestimmte Verunreinigungskonzentration aufweist, welche erlaubt, dass die fünfte Halbleiterregion, wenn der Feldeffekttransistor (T) in einem ausgeschalteten Zustand ist, durch eine Verarmungsschicht, welche sich ausgehend von einer Grenzfläche mit der zweiten Halbleiterregion (5) ausdehnt, und eine Verarmungsschicht, welche sich ausgehend von einer Grenzfläche mit der ersten Halbleiterregion (3) ausdehnt, vollständig verarmt wird; einer sechsten Halbleiterregion (14) des ersten Leitungstyps, an welche ein vorbestimmtes hohes Potential angeschlossen wird, wobei die sechste Halbleiterregion (14) von der dritten Halbleiterregion (7), die auf der anderen Seite angeordnet ist, beabstandet ist und die sechste Halbleiterregion (14) in einem Bereich angeordnet ist, der der dritten Halbleiterregion (7), die auf der einen Seite angeordnet ist, mit der dazwischengefügten dritten Halbleiterregion (7), die auf der anderen Seite angeordnet ist, gegenüberliegt und die sechste Halbleiterregion (14) sich von einer Oberfläche der ersten Halbleiterregion (3) bis in eine vorbestimmte Tiefe erstreckt; einem Elektrodenabschnitt (17) der als eine Gateelektrode des Feldeffekttransistors (T) dient und auf einer Oberfläche eines Abschnitts der dritten Halbleiterregion (7) mit einem dazwischengefügten Gateisolationsfilm (19) vorgesehen ist, wobei der Abschnitt der dritten Halbleiterregion (7) zwischen die zweite Halbleiterregion (5) und die vierte Halbleiterregion (8) gefügt ist; und einer Verbindungsleitung (20) mit einem vorbestimmten widerstand (R), die die zweite Halbleiterregion (5) und die sechste Halbleiterregion (14) miteinander elektrisch verbindet.
  6. Halbleitervorrichtung nach Anspruch 5, bei der die dritte Halbleiterregion (7) sich von einem Abschnitt, welcher an der anderen Seite der zweiten Halbleiterregion (5) angeordnet ist, zu einem Abschnitt, welcher auf der einen Seite der zweiten Halbleiterregion (5) angeordnet ist, hin erstreckt und die zweite Halbleiterregion (5) in einer Ebene betrachtet am Umfang umgibt.
  7. Halbleitervorrichtung nach Anspruch 5, bei der die dritte Halbleiterregion (7) eine Region (80) enthält, die einen Abschnitt (80) unmittelbar unterhalb der Verbindungsleitung (20) aufweist und eine Verunreinigungskonzentration, die niedriger ist als jene eines Abschnitts, der nicht unmittelbar unterhalb der Verbindungsleitung (20) liegt.
  8. Halbleitervorrichtung nach Anspruch 5, bei der: die dritte Halbleiterregion (7) die zweite Halbleiterregion (5) in einer Ebene betrachtet umgibt mit Ausnahme eines Bereichs eines Abschnittes, der unmittelbar unterhalb der Verbindungsleitung (20) liegt; die Region des Abschnitts unmittelbar unterhalb der Verbindungsleitung (20) eine Öffnung (3a) aufweist, welche die fünfte Halbleiterregion (13) erreicht; und in die Öffnung (3a) zumindest ein Isolator oder Polysilizium (81) eingebracht ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 5 bis 8, bei der: der Feldeffekttransistor (T) einen ersten Feldeffekttransistor (T1) und einen zweiten Feldeffekttransistor (T2) beinhaltet und der erste Feldeffekttransistor (T1) und der zweite Feldeffekttransistor (T2) parallel geschaltet sind.
  10. Halbleitervorrichtung nach Anspruch 9, bei der: die vierte Halbleiterregion (8) einen ersten Abschnitt (8) aufweist, der in der dritten Halbleiterregion (7) vorgesehen ist und als eine Sourceregion des ersten Feldeffekttransistors (T1) dient, sowie einen zweiten Abschnitt (8), der in der dritten Halbleiterregion (7) vorgesehen ist und von dem ersten Abschnitt (8) beabstandet ist und als eine Sourceregion des zweiten Feldeffekttransistors (T2) dient; die zweite Halbleiterregion (5) einen ersten Abschnitt (5) aufweist, der als eine Drainregion des ersten Feldeffekttransistors (T1) dient, und einen zweiten Abschnitt (5), der als eine Drainregion des zweiten Feldeffekttransistors (T2) dient; und die dritte Halbleiterregion (7) sich von einem Abschnitt, der an der anderen Seite der zweiten Halbleiterregion (5) angeordnet ist, sich zu einem Abschnitt erstreckt, der auf der einen Seite der zweiten Halbleiterregion (5) angeordnet ist, und den ersten Abschnitt (5) der zweiten Halbleiterregion (5) betrachtet in einer Ebene am Umfang umgibt und den zweiten Abschnitt (5) der zweiten Halbleiterregion (5) betrachtet in der Ebene am Umfang umgibt zum Beabstanden des ersten Abschnitts (5) der zweiten Halbleiterregion (5) und des zweiten Abschnitts (5) der zweiten Halbleiterregion (5) voneinander.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10 mit: einem Halbleitersubstrat (2) des zweiten Leitungstyps mit einer Hauptoberfläche, wobei die erste Halbleiterregion (3) sich von der Hauptoberfläche des Halbleitersubstrates (2) bis in eine vorbestimmte Tiefe erstreckt.
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