JP3694918B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、ＳＯＩ(Silicon On Insulator)構造を有する高耐圧素子を構成する半導体装置に係り、特にフラットパネルディスプレイ、とりわけエレクトロルミネッセンス(EL;Electro Luminescence) ディスプレイやプラズマディスプレイ等に用いられる高電圧で複数の出力段を有するディスプレイ駆動ＩＣを構成する高耐圧素子或いは車載用モータ駆動ＩＣを構成する半導体装置に関する。
【０００２】
【従来の技術】
従来、例えば電界効果型トランジスタにおいて素子の耐圧を向上させる技術として、図２に示されるように、ゲートとドレインの間に厚いＬＯＣＯＳ(LOCal Oxidation of Silicon)酸化膜３０を形成し、ゲート・ドレイン間の電界を緩和するようにしたものがある。
【０００３】
この種の電界緩和として、例えば特開平１−１０３８５１号公報では、ＳＯＩ基板の下層に低濃度（但し、その上層のＳＯＩ層よりは濃度が高い）の電界緩和層を設けるようにしたことを特徴とする「高耐圧半導体素子」に関する技術が開示されている。以下、図３を参照して当該技術について説明する。
【０００４】
この技術は、シリコン層５４の中央部にチャネル領域となるｐ型層５８が形成され、このｐ型層５８内にソース領域となるｎ+ 型層５９ａ，ｂが形成され、ｐ型層５８のｎ+ 型層５９ａ，ｂとシリコン層５４の間にゲート絶縁膜５６を介してゲート電極５７が形成されている。ｐ型層５８から僅かな距離離れてゲート電極５７下のシリコン層５４表面にｐ- 型層６０ａ，ｂが形成され、シリコン層５４の周辺部にはドレイン領域となるｎ+ 型層６１ａ，６１ｂ，６２ａ，６２ｂが形成されている。ｎ+ 型層６１ａ，ｂにはドレイン電極である第１の電極６３ａ，ｂが、ｐ型層５８およびｎ+ 型層５９ａ，ｂにはソース電極となる第２の電極６４が形成されている。高抵抗シリコン層５４の底部の酸化膜５２に接する領域にｎ- 型層５５が形成されている。
【０００５】
このような構成において、第１の電極６３ａ，ｂに、第２の電極６４に対して正となるドレイン電圧を印加して動作させる。ゲート電圧が零又は負でｐ型層５８にチャネルが形成されないオフ状態では、Ｐ型層５８から伸びる空乏層は容易にｐ− 型層６０ａ，ｂに達する。ドレイン・ソース間の電圧は空乏化したシリコン層５４，６０ａ，ｂ及びｎ− 型層５５により縦方向と横方向に分担されるため、高耐圧特性が得られる。即ち、この技術では、素子に印加される逆方向の高電圧の一部を電界緩和層に分担させることで、素子に印加される電圧の一部が埋め込み酸化膜に有効に分担され、高電圧が達成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述した従来技術では、ＳＯＩ半導体基板の下部に用いられた低濃度な電界緩和層と埋め込み酸化膜とにより高電圧を支えているが、当該技術により上記ＥＬディスプレイ駆動用のＩＣを構成しようとすると、上記高耐圧素子で大電流を出力した場合にＳＯＩ領域に発熱が起こる。そして、このＳＯＩ領域の埋め込み酸化膜が熱伝導率がＳｉ半導体に比べ１／１００と小さい為、発生した熱がＳＯＩ領域にこもり易く、ＩＣの温度が上昇してしまう。この温度上昇を防ぐために、高耐圧素子を大きくして高耐圧素子の電気抵抗を小さくし、電流の２乗と電気抵抗値の積によって決まる発熱を減らす方法も考えられるが、当該方法ではＩＣの面積が大きくなり歩留まり、コスト的に不便である。
【０００７】
本発明は上記問題に鑑みてなされたもので、その目的とするところは、相補型トランジスタなどの高耐圧化、発熱対策、ノイズ干渉等に優れた高耐圧・高集積化が可能な半導体装置を実現することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様による半導体装置は、第１の導電型半導体基板と、上記第１の導電型半導体基板上に積層される不純物濃度が１×１０14ｃｍ-3以下である第２の導電型半導体基板と、上記第１及び第２の導電型半導体基板の積層面の所定位置に部分的に配設される第１の絶縁膜と、上記第２の導電型半導体基板に設けられる所定の溝に配設される第２の絶縁膜とを具備し、上記第２の導電型半導体基板を上記第２の絶縁膜により複数の領域に分割し、上記第１の絶縁膜が配設されていない上記第２の導電型半導体基板の第１の領域に高電力素子を形成し、上記第１の絶縁膜が配設されている上記第２の導電型半導体基板の第２の領域に論理素子を形成し、更に上記高電力素子として上記第２の導電型半導体基板の上部に電流通路となる第１導電型もしくは第２導電型のドリフト領域を配設した構造とする、ことを特徴とする。
【０００９】
【作用】
即ち、本発明の一態様による半導体装置では、上記第１の導電型半導体基板上に不純物濃度が１×１０14ｃｍ-3以下である第２の導電型半導体基板が積層され、第１の絶縁膜が上記第１及び第２の導電型半導体基板の積層面の所定位置に部分的に配設され、第２の絶縁膜が上記第２の導電型半導体基板に設けられる所定の溝に配設され、上記第２の導電型半導体基板が上記第２の絶縁膜により複数の領域に分割され、上記第１の絶縁膜が配設されていない上記第２の導電型半導体基板の第１の領域に高電力素子が形成され、上記第１の絶縁膜が配設されている上記第２の導電型半導体基板の第２の領域に論理素子が形成され、更に上記高電力素子として上記第２の導電型半導体基板の上部に電流通路となる第１導電型もしくは第２導電型のドリフト領域が配設される。
【００１０】
【実施例】
以下、図１を参照して本発明の実施例に係る半導体装置について説明する。
同図に示されるように、Ｐ型シリコン（Ｓｉ）半導体基板上１に不純物（ドナー）濃度が１×１０14ｃｍ-3以下の低濃度のＮ型Ｓｉ半導体基板（以下、ｉ基板と称する）２ａ〜２ｃを厚さ略１０μｍで積層している。論理素子を形成すべき領域で且つ上記ｉ基板２ａの底部あたる位置には、厚さ略２μｍの埋め込み酸化膜（ＳｉＯ2 ）３を配設する。同様に、上記ｉ基板２ａの表面から上記埋め込み酸化膜３に達する深さの溝及びその側面には、厚さ０．５μｍの酸化膜４ａ，４ｂを素子の積層方向に垂直な方向に分離する目的で形成する。
【００１１】
この酸化膜３内には、更に酸化膜絶縁体５ａ，５ｂを設けて上記垂直な方向に分離している。こうして分離された上記Ｐ型Ｓｉ半導体基板１とｉ基板２ａ〜２ｃの境界に上記酸化膜３が無い直接接合領域１００には高耐圧素子を設け、酸化膜３があるＳＯＩ領域２００には論理制御素子を設けた構造とする。さらに、上記直接接合領域１００には、複数の高耐圧素子を配設すべく溝が設けられ、更にその溝に酸化膜４ｃ，４ｄが設けられ、該酸化膜内には酸化膜絶縁体５ｃ，５ｄが設けられている。
【００１２】
このように直接接合領域１００が複数に分離されているので、高耐圧素子として、Ｎチャネル型、Ｐチャネル型、或いは両タイプの電界効果型トランジスタ（FET;Field Effect Transistor)などを設けることが可能となる。装置を高耐圧化且つ高集積化するためには上記直接接合領域１００に設けられた電界効果型トランジスタのソース・ドレイン間における電界を局所的に集中することなく緩和させる必要があるが、上記ｉ基板２ｂ，２ｃを用いることで空乏層を拡がり易くなり、上記電界を緩和することが可能となる。更には、上記高耐圧トランジスタにおいてＮチャネルとＰチャネルの両立化のためには各々のドリフト領域よりも低濃度な基板が必要となるが、上記ｉ基板を用いればこれも可能となる。
【００１３】
以下、この半導体装置の実際の製造工程について説明する。先ず、上記Ｐ型Ｓｉ半導体基板１とｉ基板２を直接接合技術を用いて貼り合わせる。即ち２枚の基板１，２を鏡面研磨しておき、その研磨面同士を清浄な雰囲気下で密着させ、所定の熱処理を加えることにより一体化する。このとき、ｉ基板２の所定領域には酸化膜３を形成しておく。次に、フォトエッチングにより素子分離溝を形成し、島状に分離されたｉ基板２ａ〜２ｃの上面にＮ型Ｓｉ半導体基板６、Ｐ型Ｓｉ半導体基板７、Ｎ型Ｓｉ半導体基板８を形成する。
【００１４】
ｉ基板上２ａには、Ｐウェルの領域となるパターンをフォトレジストにより形成した後、Ｐウェル層９を形成する。そして、当該Ｐウェル層９にＰ+ 型層１０、Ｎ+ 型層１１，１２を拡散形成し、電極Ｓ１，Ｄ１を形成し、Ｎチャネル型トランジスタを形成する。同様に、Ｎ型Ｓｉ半導体基板６上にＰ+ 型層１３，１４、Ｎ+ 型層１５を拡散形成し、電極Ｓ２，Ｄ２を形成し、Ｐチャネル型トランジスタを形成する。こうしてＳＯＩ領域２００に論理制御素子が形成される。
【００１５】
一方、ｉ基板上２ｂには、Ｎウェルの領域となるパターンをフォトレジストにより形成した後、Ｎウェル層１６を形成し、当該Ｎウェル層１６にソース領域となるＰ+ 型層１７、Ｎ+ 型層１８を拡散形成し、Ｐ型Ｓｉ半導体基板７上にドレイン領域となるＰ+ 型層１９を拡散形成し、電極Ｓ３，Ｇ３，Ｄ３をそれぞれ形成する。こうして、ｉ基板２ｂ上にＰチャネル型トランジスタが形成される。
【００１６】
ｉ基板上２ｃには、Ｐウェルの領域となるパターンをフォトレジストにより形成した後、Ｐウェル層２０を形成し、当該Ｐウェル層２０にソース領域となるＰ+ 型層２１，Ｎ+ 型層２２を拡散形成し、Ｎ型Ｓｉ半導体基板上にドレイン領域となるＮ+ 型層２３を拡散形成し、電極Ｓ４，Ｇ４，Ｄ４を形成する。こうして、ｉ基板２ｃ上にＮチャネル型トランジスタが形成される。
【００１７】
前述したようにｉ基板２をＳＯＩ構造に用いてしまうと、高耐圧素子領域に発生した熱は、熱伝導率の低い酸化膜の存在の為に籠ってしまい温度上昇しやすくなるが、上記直接接合領域１００に高耐圧素子を形成することにより放熱性を良くすることができる。尚、ｉ基板２は電気伝導率は小さいが、熱伝導率は通常のＳｉ基板程度であり、酸化膜よりは十分高い。
【００１８】
以上説明したように、半導体素子の高耐圧且つ高集積化のためには、高耐圧素子のソース・ドレイン間における電界を局所的に集中することなく緩和させる必要があるが、本発明では、上記低濃度半導体層を用いることでソース・ドレイン間の空乏層を拡がり易くし、上記電界を緩和することができる。
【００１９】
さらに、上記低濃度の半導体層（ｉ基板）は電気伝導率は低いが、格子振動が支配的な熱伝導率は酸化膜に比べて１００倍近いため、高耐圧素子の発熱を逃し易くすることができる。即ち、上記ｉ基板は電界緩和と放熱の両方に効果的な役割をすることになる。
【００２０】
また、高耐圧電界効果型素子として、ＮチャネルとＰチャネルを両立させようとすると、薄い濃度のＰ型拡散層と同じくＮ型拡散層の両方が必要となるが、上記低濃度の半導体層を用いることにより、高耐圧のＮチャネル型、Ｐチャネル型ＦＥＴの両方を形成することが容易になる。
【００２１】
尚、本発明の半導体装置は前述した実施例に限定されることなく、その趣旨を逸脱しない範囲で種々の改良・変更が可能であることは勿論である。例えば、上記実施例では、Ｐ型Ｓｉ半導体基板の上に不純物濃度が１×１０14ｃｍ-3以下であるＮ型Ｓｉ半導体基板（ｉ基板）を積層する構造としたが、Ｎ型Ｓｉ半導体基板の上に不純物濃度が１×１０14ｃｍ-3以下であるＰ型Ｓｉ半導体基板を積層する構造としてもよい。
【００２２】
【発明の効果】
本発明によれば、放熱性に優れ、高耐圧・高集積化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の構成を示す図である。
【図２】従来技術に係る半導体装置の構成を示す図である。
【図３】従来技術に係る半導体装置の構成を示す図である。
【符号の説明】
１，７…Ｐ型Ｓｉ半導体基板
２，２ａ，２ｂ，２ｃ，６，８…Ｎ型Ｓｉ半導体基板
３，４ａ，４ｂ，４ｃ，４ｄ…酸化膜
５ａ，５ｂ，５ｃ，５ｄ…酸化膜絶縁体
９，２０…Ｐウェル層
１６…Ｎウェル層
１０，１３，１４，１７，１９，２１…Ｐ+ 層
１１，１２，１５，１８，２２，２３…Ｎ+ 層
１００…直接接合領域、２００…ＳＯＩ領域
【産業上の利用分野】
本発明は、ＳＯＩ(Silicon On Insulator)構造を有する高耐圧素子を構成する半導体装置に係り、特にフラットパネルディスプレイ、とりわけエレクトロルミネッセンス(EL;Electro Luminescence) ディスプレイやプラズマディスプレイ等に用いられる高電圧で複数の出力段を有するディスプレイ駆動ＩＣを構成する高耐圧素子或いは車載用モータ駆動ＩＣを構成する半導体装置に関する。
【０００２】
【従来の技術】
従来、例えば電界効果型トランジスタにおいて素子の耐圧を向上させる技術として、図２に示されるように、ゲートとドレインの間に厚いＬＯＣＯＳ(LOCal Oxidation of Silicon)酸化膜３０を形成し、ゲート・ドレイン間の電界を緩和するようにしたものがある。
【０００３】
この種の電界緩和として、例えば特開平１−１０３８５１号公報では、ＳＯＩ基板の下層に低濃度（但し、その上層のＳＯＩ層よりは濃度が高い）の電界緩和層を設けるようにしたことを特徴とする「高耐圧半導体素子」に関する技術が開示されている。以下、図３を参照して当該技術について説明する。
【０００４】
この技術は、シリコン層５４の中央部にチャネル領域となるｐ型層５８が形成され、このｐ型層５８内にソース領域となるｎ+ 型層５９ａ，ｂが形成され、ｐ型層５８のｎ+ 型層５９ａ，ｂとシリコン層５４の間にゲート絶縁膜５６を介してゲート電極５７が形成されている。ｐ型層５８から僅かな距離離れてゲート電極５７下のシリコン層５４表面にｐ- 型層６０ａ，ｂが形成され、シリコン層５４の周辺部にはドレイン領域となるｎ+ 型層６１ａ，６１ｂ，６２ａ，６２ｂが形成されている。ｎ+ 型層６１ａ，ｂにはドレイン電極である第１の電極６３ａ，ｂが、ｐ型層５８およびｎ+ 型層５９ａ，ｂにはソース電極となる第２の電極６４が形成されている。高抵抗シリコン層５４の底部の酸化膜５２に接する領域にｎ- 型層５５が形成されている。
【０００５】
このような構成において、第１の電極６３ａ，ｂに、第２の電極６４に対して正となるドレイン電圧を印加して動作させる。ゲート電圧が零又は負でｐ型層５８にチャネルが形成されないオフ状態では、Ｐ型層５８から伸びる空乏層は容易にｐ− 型層６０ａ，ｂに達する。ドレイン・ソース間の電圧は空乏化したシリコン層５４，６０ａ，ｂ及びｎ− 型層５５により縦方向と横方向に分担されるため、高耐圧特性が得られる。即ち、この技術では、素子に印加される逆方向の高電圧の一部を電界緩和層に分担させることで、素子に印加される電圧の一部が埋め込み酸化膜に有効に分担され、高電圧が達成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述した従来技術では、ＳＯＩ半導体基板の下部に用いられた低濃度な電界緩和層と埋め込み酸化膜とにより高電圧を支えているが、当該技術により上記ＥＬディスプレイ駆動用のＩＣを構成しようとすると、上記高耐圧素子で大電流を出力した場合にＳＯＩ領域に発熱が起こる。そして、このＳＯＩ領域の埋め込み酸化膜が熱伝導率がＳｉ半導体に比べ１／１００と小さい為、発生した熱がＳＯＩ領域にこもり易く、ＩＣの温度が上昇してしまう。この温度上昇を防ぐために、高耐圧素子を大きくして高耐圧素子の電気抵抗を小さくし、電流の２乗と電気抵抗値の積によって決まる発熱を減らす方法も考えられるが、当該方法ではＩＣの面積が大きくなり歩留まり、コスト的に不便である。
【０００７】
本発明は上記問題に鑑みてなされたもので、その目的とするところは、相補型トランジスタなどの高耐圧化、発熱対策、ノイズ干渉等に優れた高耐圧・高集積化が可能な半導体装置を実現することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様による半導体装置は、第１の導電型半導体基板と、上記第１の導電型半導体基板上に積層される不純物濃度が１×１０14ｃｍ-3以下である第２の導電型半導体基板と、上記第１及び第２の導電型半導体基板の積層面の所定位置に部分的に配設される第１の絶縁膜と、上記第２の導電型半導体基板に設けられる所定の溝に配設される第２の絶縁膜とを具備し、上記第２の導電型半導体基板を上記第２の絶縁膜により複数の領域に分割し、上記第１の絶縁膜が配設されていない上記第２の導電型半導体基板の第１の領域に高電力素子を形成し、上記第１の絶縁膜が配設されている上記第２の導電型半導体基板の第２の領域に論理素子を形成し、更に上記高電力素子として上記第２の導電型半導体基板の上部に電流通路となる第１導電型もしくは第２導電型のドリフト領域を配設した構造とする、ことを特徴とする。
【０００９】
【作用】
即ち、本発明の一態様による半導体装置では、上記第１の導電型半導体基板上に不純物濃度が１×１０14ｃｍ-3以下である第２の導電型半導体基板が積層され、第１の絶縁膜が上記第１及び第２の導電型半導体基板の積層面の所定位置に部分的に配設され、第２の絶縁膜が上記第２の導電型半導体基板に設けられる所定の溝に配設され、上記第２の導電型半導体基板が上記第２の絶縁膜により複数の領域に分割され、上記第１の絶縁膜が配設されていない上記第２の導電型半導体基板の第１の領域に高電力素子が形成され、上記第１の絶縁膜が配設されている上記第２の導電型半導体基板の第２の領域に論理素子が形成され、更に上記高電力素子として上記第２の導電型半導体基板の上部に電流通路となる第１導電型もしくは第２導電型のドリフト領域が配設される。
【００１０】
【実施例】
以下、図１を参照して本発明の実施例に係る半導体装置について説明する。
同図に示されるように、Ｐ型シリコン（Ｓｉ）半導体基板上１に不純物（ドナー）濃度が１×１０14ｃｍ-3以下の低濃度のＮ型Ｓｉ半導体基板（以下、ｉ基板と称する）２ａ〜２ｃを厚さ略１０μｍで積層している。論理素子を形成すべき領域で且つ上記ｉ基板２ａの底部あたる位置には、厚さ略２μｍの埋め込み酸化膜（ＳｉＯ2 ）３を配設する。同様に、上記ｉ基板２ａの表面から上記埋め込み酸化膜３に達する深さの溝及びその側面には、厚さ０．５μｍの酸化膜４ａ，４ｂを素子の積層方向に垂直な方向に分離する目的で形成する。
【００１１】
この酸化膜３内には、更に酸化膜絶縁体５ａ，５ｂを設けて上記垂直な方向に分離している。こうして分離された上記Ｐ型Ｓｉ半導体基板１とｉ基板２ａ〜２ｃの境界に上記酸化膜３が無い直接接合領域１００には高耐圧素子を設け、酸化膜３があるＳＯＩ領域２００には論理制御素子を設けた構造とする。さらに、上記直接接合領域１００には、複数の高耐圧素子を配設すべく溝が設けられ、更にその溝に酸化膜４ｃ，４ｄが設けられ、該酸化膜内には酸化膜絶縁体５ｃ，５ｄが設けられている。
【００１２】
このように直接接合領域１００が複数に分離されているので、高耐圧素子として、Ｎチャネル型、Ｐチャネル型、或いは両タイプの電界効果型トランジスタ（FET;Field Effect Transistor)などを設けることが可能となる。装置を高耐圧化且つ高集積化するためには上記直接接合領域１００に設けられた電界効果型トランジスタのソース・ドレイン間における電界を局所的に集中することなく緩和させる必要があるが、上記ｉ基板２ｂ，２ｃを用いることで空乏層を拡がり易くなり、上記電界を緩和することが可能となる。更には、上記高耐圧トランジスタにおいてＮチャネルとＰチャネルの両立化のためには各々のドリフト領域よりも低濃度な基板が必要となるが、上記ｉ基板を用いればこれも可能となる。
【００１３】
以下、この半導体装置の実際の製造工程について説明する。先ず、上記Ｐ型Ｓｉ半導体基板１とｉ基板２を直接接合技術を用いて貼り合わせる。即ち２枚の基板１，２を鏡面研磨しておき、その研磨面同士を清浄な雰囲気下で密着させ、所定の熱処理を加えることにより一体化する。このとき、ｉ基板２の所定領域には酸化膜３を形成しておく。次に、フォトエッチングにより素子分離溝を形成し、島状に分離されたｉ基板２ａ〜２ｃの上面にＮ型Ｓｉ半導体基板６、Ｐ型Ｓｉ半導体基板７、Ｎ型Ｓｉ半導体基板８を形成する。
【００１４】
ｉ基板上２ａには、Ｐウェルの領域となるパターンをフォトレジストにより形成した後、Ｐウェル層９を形成する。そして、当該Ｐウェル層９にＰ+ 型層１０、Ｎ+ 型層１１，１２を拡散形成し、電極Ｓ１，Ｄ１を形成し、Ｎチャネル型トランジスタを形成する。同様に、Ｎ型Ｓｉ半導体基板６上にＰ+ 型層１３，１４、Ｎ+ 型層１５を拡散形成し、電極Ｓ２，Ｄ２を形成し、Ｐチャネル型トランジスタを形成する。こうしてＳＯＩ領域２００に論理制御素子が形成される。
【００１５】
一方、ｉ基板上２ｂには、Ｎウェルの領域となるパターンをフォトレジストにより形成した後、Ｎウェル層１６を形成し、当該Ｎウェル層１６にソース領域となるＰ+ 型層１７、Ｎ+ 型層１８を拡散形成し、Ｐ型Ｓｉ半導体基板７上にドレイン領域となるＰ+ 型層１９を拡散形成し、電極Ｓ３，Ｇ３，Ｄ３をそれぞれ形成する。こうして、ｉ基板２ｂ上にＰチャネル型トランジスタが形成される。
【００１６】
ｉ基板上２ｃには、Ｐウェルの領域となるパターンをフォトレジストにより形成した後、Ｐウェル層２０を形成し、当該Ｐウェル層２０にソース領域となるＰ+ 型層２１，Ｎ+ 型層２２を拡散形成し、Ｎ型Ｓｉ半導体基板上にドレイン領域となるＮ+ 型層２３を拡散形成し、電極Ｓ４，Ｇ４，Ｄ４を形成する。こうして、ｉ基板２ｃ上にＮチャネル型トランジスタが形成される。
【００１７】
前述したようにｉ基板２をＳＯＩ構造に用いてしまうと、高耐圧素子領域に発生した熱は、熱伝導率の低い酸化膜の存在の為に籠ってしまい温度上昇しやすくなるが、上記直接接合領域１００に高耐圧素子を形成することにより放熱性を良くすることができる。尚、ｉ基板２は電気伝導率は小さいが、熱伝導率は通常のＳｉ基板程度であり、酸化膜よりは十分高い。
【００１８】
以上説明したように、半導体素子の高耐圧且つ高集積化のためには、高耐圧素子のソース・ドレイン間における電界を局所的に集中することなく緩和させる必要があるが、本発明では、上記低濃度半導体層を用いることでソース・ドレイン間の空乏層を拡がり易くし、上記電界を緩和することができる。
【００１９】
さらに、上記低濃度の半導体層（ｉ基板）は電気伝導率は低いが、格子振動が支配的な熱伝導率は酸化膜に比べて１００倍近いため、高耐圧素子の発熱を逃し易くすることができる。即ち、上記ｉ基板は電界緩和と放熱の両方に効果的な役割をすることになる。
【００２０】
また、高耐圧電界効果型素子として、ＮチャネルとＰチャネルを両立させようとすると、薄い濃度のＰ型拡散層と同じくＮ型拡散層の両方が必要となるが、上記低濃度の半導体層を用いることにより、高耐圧のＮチャネル型、Ｐチャネル型ＦＥＴの両方を形成することが容易になる。
【００２１】
尚、本発明の半導体装置は前述した実施例に限定されることなく、その趣旨を逸脱しない範囲で種々の改良・変更が可能であることは勿論である。例えば、上記実施例では、Ｐ型Ｓｉ半導体基板の上に不純物濃度が１×１０14ｃｍ-3以下であるＮ型Ｓｉ半導体基板（ｉ基板）を積層する構造としたが、Ｎ型Ｓｉ半導体基板の上に不純物濃度が１×１０14ｃｍ-3以下であるＰ型Ｓｉ半導体基板を積層する構造としてもよい。
【００２２】
【発明の効果】
本発明によれば、放熱性に優れ、高耐圧・高集積化が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の構成を示す図である。
【図２】従来技術に係る半導体装置の構成を示す図である。
【図３】従来技術に係る半導体装置の構成を示す図である。
【符号の説明】
１，７…Ｐ型Ｓｉ半導体基板
２，２ａ，２ｂ，２ｃ，６，８…Ｎ型Ｓｉ半導体基板
３，４ａ，４ｂ，４ｃ，４ｄ…酸化膜
５ａ，５ｂ，５ｃ，５ｄ…酸化膜絶縁体
９，２０…Ｐウェル層
１６…Ｎウェル層
１０，１３，１４，１７，１９，２１…Ｐ+ 層
１１，１２，１５，１８，２２，２３…Ｎ+ 層
１００…直接接合領域、２００…ＳＯＩ領域
Claims (1)
- 第１の導電型半導体基板と、上記第１の導電型半導体基板上に積層される不純物濃度が１×１０14ｃｍ-3以下である第２の導電型半導体基板と、上記第１及び第２の導電型半導体基板の積層面の所定位置に部分的に配設される第１の絶縁膜と、上記第２の導電型半導体基板に設けられる所定の溝に配設される第２の絶縁膜とを具備し、
上記第２の導電型半導体基板を上記第２の絶縁膜により複数の領域に分割し、上記第１の絶縁膜が配設されていない上記第２の導電型半導体基板の第１の領域に高電力素子を形成し、上記第１の絶縁膜が配設されている上記第２の導電型半導体基板の第２の領域に論理素子を形成し、更に上記高電力素子として上記第２の導電型半導体基板の上部に電流通路となる第１導電型もしくは第２導電型のドリフト領域を配設した構造とする、ことを特徴とする半導体装置。
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| JP13666395A JP3694918B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体装置 |
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| JP13666395A JP3694918B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体装置 |
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| JPH08330581A JPH08330581A (ja) | 1996-12-13 |
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ID=15180593
Family Applications (1)
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|---|---|---|---|
| JP13666395A Expired - Lifetime JP3694918B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体装置 |
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-
1995
- 1995-06-02 JP JP13666395A patent/JP3694918B2/ja not_active Expired - Lifetime
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