JP3489362B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3489362B2 JP3489362B2 JP34477796A JP34477796A JP3489362B2 JP 3489362 B2 JP3489362 B2 JP 3489362B2 JP 34477796 A JP34477796 A JP 34477796A JP 34477796 A JP34477796 A JP 34477796A JP 3489362 B2 JP3489362 B2 JP 3489362B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity
- conductivity type
- concentration
- type
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、電力変換用集積
回路に用いるのに良好なＬＤＭＯＳＦＥＴ（Lateral D
ouble DiffusedMOSFET）に関する。
の製造方法に関するものであり、特に、電力変換用集積
回路に用いるのに良好なＬＤＭＯＳＦＥＴ（Lateral D
ouble DiffusedMOSFET）に関する。
【０００２】
【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulator）技術を利用したＳＯＩパワー半導体
装置が注目されている。
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulator）技術を利用したＳＯＩパワー半導体
装置が注目されている。
【０００３】この種のパワー半導体装置の一つとして、
横型２重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬ
ＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFE
T）がある。図６は、従来例に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図であり、図７は、従来例に係るＬＤＭＯＳＦＥＴのド
リフト領域の電位分布を示す略断面図であり、（ａ）は
ドレイン電極９下部のドリフト領域の電位分布を示す略
断面図であり、（ｂ）は上部にドレイン電極９が形成さ
れていない箇所のドリフト領域の電位分布を示す略断面
図である。
横型２重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬ
ＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFE
T）がある。図６は、従来例に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図であり、図７は、従来例に係るＬＤＭＯＳＦＥＴのド
リフト領域の電位分布を示す略断面図であり、（ａ）は
ドレイン電極９下部のドリフト領域の電位分布を示す略
断面図であり、（ｂ）は上部にドレイン電極９が形成さ
れていない箇所のドリフト領域の電位分布を示す略断面
図である。
【０００４】このＬＤＭＯＳＦＥＴは、単結晶シリコン
等から成る半導体基板１の一主表面上にシリコン酸化膜
等の絶縁層２を形成し、絶縁層２上にｎ型半導体層３を
形成してＳＯＩ基板を構成している。
等から成る半導体基板１の一主表面上にシリコン酸化膜
等の絶縁層２を形成し、絶縁層２上にｎ型半導体層３を
形成してＳＯＩ基板を構成している。
【０００５】なお、ＳＯＩ基板の形成方法としては、絶
縁層上に気相，液相，固相の各相で単結晶シリコンを成
長させるＳＯＩ成長法や、基板を張り合わせる張り合わ
せＳＯＩ法や、単結晶シリコン中に酸素をイオン注入し
て内部に絶縁層を形成するＳＩＭＯＸ（Separation by
Implanted Oxygen）法や、陽極酸化によってシリコ
ンを部分的に多孔質化し酸化することによって形成する
方法等がある。
縁層上に気相，液相，固相の各相で単結晶シリコンを成
長させるＳＯＩ成長法や、基板を張り合わせる張り合わ
せＳＯＩ法や、単結晶シリコン中に酸素をイオン注入し
て内部に絶縁層を形成するＳＩＭＯＸ（Separation by
Implanted Oxygen）法や、陽極酸化によってシリコ
ンを部分的に多孔質化し酸化することによって形成する
方法等がある。
【０００６】そして、ＳＯＩ基板におけるｎ型半導体層
３の表面に露出するようにｎ型半導体層３内の略中央に
ｎ＋型ドレイン領域４が形成され、ｎ＋型ドレイン領域
４との間で所定の耐圧を保持できる最短の距離だけ離間
（この距離をドリフト距離という）されるようにｎ＋型
ドレイン領域４を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内にｐ型ウェル領域５が形成さ
れ、ｐ型ウェル領域５に内包され、ｎ型半導体層３の表
面に露出するようにｎ型半導体層３内にｎ＋型ソース領
域６が形成されている。このとき、ｎ＋型ドレイン領域
４とｐ型ウェル領域６との間のドリフト領域のネット不
純物濃度は一定である。
３の表面に露出するようにｎ型半導体層３内の略中央に
ｎ＋型ドレイン領域４が形成され、ｎ＋型ドレイン領域
４との間で所定の耐圧を保持できる最短の距離だけ離間
（この距離をドリフト距離という）されるようにｎ＋型
ドレイン領域４を囲み、ｎ型半導体層３の表面に露出す
るようにｎ型半導体層３内にｐ型ウェル領域５が形成さ
れ、ｐ型ウェル領域５に内包され、ｎ型半導体層３の表
面に露出するようにｎ型半導体層３内にｎ＋型ソース領
域６が形成されている。このとき、ｎ＋型ドレイン領域
４とｐ型ウェル領域６との間のドリフト領域のネット不
純物濃度は一定である。
【０００７】ここで、ドリフト距離を所定の耐圧を保持
できる最短の距離に設定しているのは、ドリフト距離と
オン抵抗とは比例関係にあり、ドリフト距離を耐圧等の
制約条件下で最も短くすることによって、オン抵抗が小
さく、ドリフト領域面積も小さな高性能のＬＤＭＯＳＦ
ＥＴを構成することができるからである。
できる最短の距離に設定しているのは、ドリフト距離と
オン抵抗とは比例関係にあり、ドリフト距離を耐圧等の
制約条件下で最も短くすることによって、オン抵抗が小
さく、ドリフト領域面積も小さな高性能のＬＤＭＯＳＦ
ＥＴを構成することができるからである。
【０００８】なお、ｎ＋型ドレイン領域４及びｎ＋型ソ
ース領域６の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及びドライブ工程により形成すること
ができ、ｐ型ウェル領域５の形成方法としては、ボロン
（Ｂ）等のｐ型不純物をイオン注入及びドライブ工程に
より形成することができる。
ース領域６の形成方法としては、リン（Ｐ）等のｎ型不
純物をイオン注入及びドライブ工程により形成すること
ができ、ｐ型ウェル領域５の形成方法としては、ボロン
（Ｂ）等のｐ型不純物をイオン注入及びドライブ工程に
より形成することができる。
【０００９】また、ｎ＋型ドレイン領域４とｎ＋型ソー
ス領域６との間に介在するｐ型ウェル領域５上には、絶
縁膜７を介してポリシリコン等から成る絶縁ゲート８が
形成されている。ここで、絶縁ゲート８は、ｎ＋型ドレ
イン領域４とｎ＋型ソース領域６との間でｎ型半導体層
３内を流れる主電流を制御するものである。
ス領域６との間に介在するｐ型ウェル領域５上には、絶
縁膜７を介してポリシリコン等から成る絶縁ゲート８が
形成されている。ここで、絶縁ゲート８は、ｎ＋型ドレ
イン領域４とｎ＋型ソース領域６との間でｎ型半導体層
３内を流れる主電流を制御するものである。
【００１０】そして、ｎ＋型ドレイン領域４と電気的に
接続され、ｎ型半導体層３の表面に露出するようにｎ型
半導体層２内に形成された素子分離領域（図示せず）を
跨いで他の半導体素子まで引き出されるようにアルミニ
ウム（Ａｌ）等から成るドレイン電極９が形成され、ｐ
型ウェル領域５及びｎ＋型ソース領域６と電気的に接続
されるようにアルミニウム（Ａｌ）等から成るソース電
極１０が形成され、絶縁ゲート８と電気的に接続される
ようにアルミニウム（Ａｌ）等から成るゲート電極（図
示せず）が形成されている。
接続され、ｎ型半導体層３の表面に露出するようにｎ型
半導体層２内に形成された素子分離領域（図示せず）を
跨いで他の半導体素子まで引き出されるようにアルミニ
ウム（Ａｌ）等から成るドレイン電極９が形成され、ｐ
型ウェル領域５及びｎ＋型ソース領域６と電気的に接続
されるようにアルミニウム（Ａｌ）等から成るソース電
極１０が形成され、絶縁ゲート８と電気的に接続される
ようにアルミニウム（Ａｌ）等から成るゲート電極（図
示せず）が形成されている。
【００１１】このＬＤＭＯＳＦＥＴは、ｎ＋型ソース領
域６の長手方向に垂直な面で切断した場合の断面素子構
造が常に一定になるように、そして、前記断面素子構造
がｎ＋型ソース領域６の長手方向に常に連続して構成さ
れるように、ｎ＋型ソース領域６はｎ型半導体層３内で
円弧を描いて閉じた図形となっている。
域６の長手方向に垂直な面で切断した場合の断面素子構
造が常に一定になるように、そして、前記断面素子構造
がｎ＋型ソース領域６の長手方向に常に連続して構成さ
れるように、ｎ＋型ソース領域６はｎ型半導体層３内で
円弧を描いて閉じた図形となっている。
【００１２】ところで、上述のＬＤＭＯＳＦＥＴにおい
ては、ｎ型半導体層３の厚みとドリフト領域の不純物濃
度との間に、 ｎ型半導体層３の厚み（ｃｍ）×ドリフト領域の不純物
濃度（atm／ｃｍ3）＝１×１０12（atm／ｃｍ2） という式で表されるＲＥＳＵＲＦ（Reduced Surface
Field）条件と呼ばれる表面電界に関する最適条件が存
在し、上記ＲＥＳＵＲＦ条件を満たすとき、ＬＤＭＯＳ
ＦＥＴのｎ型半導体層３内の電界の局所集中が緩和さ
れ、電界は高耐圧に適した分布となることが知られてい
る。
ては、ｎ型半導体層３の厚みとドリフト領域の不純物濃
度との間に、 ｎ型半導体層３の厚み（ｃｍ）×ドリフト領域の不純物
濃度（atm／ｃｍ3）＝１×１０12（atm／ｃｍ2） という式で表されるＲＥＳＵＲＦ（Reduced Surface
Field）条件と呼ばれる表面電界に関する最適条件が存
在し、上記ＲＥＳＵＲＦ条件を満たすとき、ＬＤＭＯＳ
ＦＥＴのｎ型半導体層３内の電界の局所集中が緩和さ
れ、電界は高耐圧に適した分布となることが知られてい
る。
【００１３】このようにして形成されたＬＤＭＯＳＦＥ
Ｔは、大電流を流すためにゲート幅を大きくする必要が
あり、そのために図８に示すように、racetrack形状の
ＬＤＭＯＳＦＥＴを複数個隣接配置し、各ＬＤＭＯＳＦ
ＥＴのドレイン電極，ソース電極及びゲート電極同士を
接続して同時に動作する一群のＬＤＭＯＳＦＥＴを構成
する方法や、図９に示すように、ＬＤＭＯＳＦＥＴを変
形して櫛型のＬＤＭＯＳＦＥＴを構成する方法がある。
Ｔは、大電流を流すためにゲート幅を大きくする必要が
あり、そのために図８に示すように、racetrack形状の
ＬＤＭＯＳＦＥＴを複数個隣接配置し、各ＬＤＭＯＳＦ
ＥＴのドレイン電極，ソース電極及びゲート電極同士を
接続して同時に動作する一群のＬＤＭＯＳＦＥＴを構成
する方法や、図９に示すように、ＬＤＭＯＳＦＥＴを変
形して櫛型のＬＤＭＯＳＦＥＴを構成する方法がある。
【００１４】図９に示すＬＤＭＯＳＦＥＴでは、ドレイ
ン，ソース及びゲートの各領域が連続して形成されてい
るので、配線に特別な配慮が不要であるという利点を有
するが、所定の耐圧を維持するためには各部の曲率を適
正に設定する必要があり、このために不要な領域１６が
大きく、面積効率が悪いという欠点がある。
ン，ソース及びゲートの各領域が連続して形成されてい
るので、配線に特別な配慮が不要であるという利点を有
するが、所定の耐圧を維持するためには各部の曲率を適
正に設定する必要があり、このために不要な領域１６が
大きく、面積効率が悪いという欠点がある。
【００１５】また、分離島をソース領域に沿わずに、ソ
ース領域が内接する四角形の形状をとる場合、不要な領
域１６によって絶縁層２を介してｎ型半導体層３と半導
体基板１との間に形成される寄生容量が大きくなり、Ｌ
ＤＭＯＳＦＥＴのスイッチング時間を長くしてしまう等
の悪影響も及ぼす。
ース領域が内接する四角形の形状をとる場合、不要な領
域１６によって絶縁層２を介してｎ型半導体層３と半導
体基板１との間に形成される寄生容量が大きくなり、Ｌ
ＤＭＯＳＦＥＴのスイッチング時間を長くしてしまう等
の悪影響も及ぼす。
【００１６】これらの問題点を解決するためには、図８
に示すように、複数個のracetrack形状のＬＤＭＯＳＦ
ＥＴを並列接続するようにすれば良く、この場合、耐圧
を維持するための曲率を考慮する必要がなく、不要な領
域が生じないので面積効率が良く、スイッチング時間も
良好なＬＤＭＯＳＦＥＴを構成することができる。
に示すように、複数個のracetrack形状のＬＤＭＯＳＦ
ＥＴを並列接続するようにすれば良く、この場合、耐圧
を維持するための曲率を考慮する必要がなく、不要な領
域が生じないので面積効率が良く、スイッチング時間も
良好なＬＤＭＯＳＦＥＴを構成することができる。
【００１７】しかし、図８に示すようなＬＤＭＯＳＦＥ
Ｔを構成するためには、各ＬＤＭＯＳＦＥＴの全ての電
極を並列配線する必要があり、また、複数のパワーＬＤ
ＭＯＳＦＥＴを用いた回路ブロックを１チップに集積す
る場合等にも各ＬＤＭＯＳＦＥＴの全ての電極を、ｎ型
半導体層３の一主表面上で配線する必要がある。
Ｔを構成するためには、各ＬＤＭＯＳＦＥＴの全ての電
極を並列配線する必要があり、また、複数のパワーＬＤ
ＭＯＳＦＥＴを用いた回路ブロックを１チップに集積す
る場合等にも各ＬＤＭＯＳＦＥＴの全ての電極を、ｎ型
半導体層３の一主表面上で配線する必要がある。
【００１８】従って、ＬＤＭＯＳＦＥＴの中心電極（ド
レイン電極９）を外周の半導体領域（ｎ＋型ソース領域
６）の外まで延設する必要が生じる。
レイン電極９）を外周の半導体領域（ｎ＋型ソース領域
６）の外まで延設する必要が生じる。
【００１９】
【発明が解決しようとする課題】ところが、上述の場
合、所定の耐圧が得られるように半導体領域の寸法や濃
度を設計していても、ｎ型半導体層３の一主表面上に絶
縁膜７を介してドレイン電極９を配線すると、ドレイン
電極９の下部領域では、図７（ａ）に示すように、ｎ型
半導体層３内部のポテンシャルがドレイン電極９のポテ
ンシャルに引かれてｎ型半導体層３の一主表面でのポテ
ンシャルがソース側に密集するようになり、絶縁ゲート
８下部のｐ型ウェル領域５近傍で電界集中が発生して耐
圧を低下させるという問題があった。
合、所定の耐圧が得られるように半導体領域の寸法や濃
度を設計していても、ｎ型半導体層３の一主表面上に絶
縁膜７を介してドレイン電極９を配線すると、ドレイン
電極９の下部領域では、図７（ａ）に示すように、ｎ型
半導体層３内部のポテンシャルがドレイン電極９のポテ
ンシャルに引かれてｎ型半導体層３の一主表面でのポテ
ンシャルがソース側に密集するようになり、絶縁ゲート
８下部のｐ型ウェル領域５近傍で電界集中が発生して耐
圧を低下させるという問題があった。
【００２０】また、この電界集中を緩和するためにドリ
フト距離を長く設定すると、オン抵抗が大きくなる、素
子面積が大きくなる、スイッチング速度が遅くなる等の
問題があった。
フト距離を長く設定すると、オン抵抗が大きくなる、素
子面積が大きくなる、スイッチング速度が遅くなる等の
問題があった。
【００２１】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレイン領域に接続
されたドレイン電極を、周囲のソース領域よりも外部に
配線する場合において耐圧が低下することのない半導体
装置及びその製造方法を提供することにある。
であり、その目的とするところは、ドレイン領域に接続
されたドレイン電極を、周囲のソース領域よりも外部に
配線する場合において耐圧が低下することのない半導体
装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】 請求項１記載の発明
は、半導体基板と該半導体基板上に絶縁層を介して形成
された第一導電型半導体層とから成るＳＯＩ基板と、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ドレイ
ン領域と、該高濃度第一導電型ドレイン領域と離間して
該高濃度第一導電型ドレイン領域を囲むように前記第一
導電型半導体層の表面に露出するように前記第一導電型
半導体層内に形成された第二導電型ウェル領域と、該第
二導電型ウェル領域に内包され、前記第一導電型半導体
層の表面に露出するように前記第一導電型半導体層内に
形成された高濃度第一導電型ソース領域と、前記高濃度
第一導電型ドレイン領域と前記高濃度第一導電型ソース
領域との間に介在する前記第二導電型ウェル領域上に絶
縁膜を介して形成された絶縁ゲートと、前記高濃度第一
導電型ドレイン領域と電気的に接続され、前記高濃度第
一導電型ソース領域を跨いで引き出されるように形成さ
れたドレイン電極と、前記高濃度第一導電型ソース領域
と電気的に接続されるように形成されたソース電極と、
前記絶縁ゲートと電気的に接続されるように形成された
ゲート電極とを有して成る半導体装置において、前記ド
レイン電極の下部及びその近傍の前記第一導電型半導体
層内における前記第二導電型ウェル領域と前記高濃度第
一導電型ドレイン領域との間の第一導電型不純物濃度
が、前記第一導電型半導体層の他の箇所の第一導電型不
純物濃度よりも相対的に低濃度であり、かつ、前記第二
導電型ウェル領域から前記高濃度第一導電型ドレイン領
域の方向に向かって一様に上昇して成ることを特徴とす
るものである。
は、半導体基板と該半導体基板上に絶縁層を介して形成
された第一導電型半導体層とから成るＳＯＩ基板と、前
記第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ドレイ
ン領域と、該高濃度第一導電型ドレイン領域と離間して
該高濃度第一導電型ドレイン領域を囲むように前記第一
導電型半導体層の表面に露出するように前記第一導電型
半導体層内に形成された第二導電型ウェル領域と、該第
二導電型ウェル領域に内包され、前記第一導電型半導体
層の表面に露出するように前記第一導電型半導体層内に
形成された高濃度第一導電型ソース領域と、前記高濃度
第一導電型ドレイン領域と前記高濃度第一導電型ソース
領域との間に介在する前記第二導電型ウェル領域上に絶
縁膜を介して形成された絶縁ゲートと、前記高濃度第一
導電型ドレイン領域と電気的に接続され、前記高濃度第
一導電型ソース領域を跨いで引き出されるように形成さ
れたドレイン電極と、前記高濃度第一導電型ソース領域
と電気的に接続されるように形成されたソース電極と、
前記絶縁ゲートと電気的に接続されるように形成された
ゲート電極とを有して成る半導体装置において、前記ド
レイン電極の下部及びその近傍の前記第一導電型半導体
層内における前記第二導電型ウェル領域と前記高濃度第
一導電型ドレイン領域との間の第一導電型不純物濃度
が、前記第一導電型半導体層の他の箇所の第一導電型不
純物濃度よりも相対的に低濃度であり、かつ、前記第二
導電型ウェル領域から前記高濃度第一導電型ドレイン領
域の方向に向かって一様に上昇して成ることを特徴とす
るものである。
【００２３】請求項２記載の発明は、半導体基板と該半
導体基板上に絶縁層を介して形成された半導体層とから
成るＳＯＩ基板の該半導体層に第一導電型不純物をイオ
ン注入することにより第一導電型半導体層が形成され、
該第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に第二導電型ウェル領域が形成され、
該第二導電型ウェル領域に囲まれ、前記第一導電型半導
体層の表面に露出するように前記第一導電型半導体層内
に高濃度第一導電型ドレイン領域が形成され、前記第二
導電型ウェル領域に内包され、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に高
濃度第一導電型ソース領域が形成され、前記高濃度第一
導電型ドレイン領域と前記高濃度第一導電型ソース領域
との間に介在する前記第二導電型ウェル領域上に絶縁膜
を介して絶縁ゲートが形成され、前記高濃度第一導電型
ドレイン領域と電気的に接続され、前記高濃度第一導電
型ソース領域を跨いで引き出されるようにドレイン電極
が形成され、前記高濃度第一導電型ソース領域と電気的
に接続されるようにソース電極が形成され、前記絶縁ゲ
ートと電気的に接続されるようにゲート電極が形成され
て成る半導体装置の製造方法において、前記ドレイン電
極の下部及びその近傍の前記半導体層上に、前記第二導
電型ウェル領域から前記高濃度第一導電型ドレイン領域
の方向の向かって開口部の面積が大きくなるように形成
されたフォトマスクを用いてイオン注入することによ
り、前記ドレイン電極の下部及びその近傍の前記半導体
層内における前記第二導電型ウェル領域と前記高濃度第
一導電型ドレイン領域との間の第一導電型不純物濃度
が、前記半導体層の他の箇所の第一導電型不純物濃度よ
りも相対的に低濃度であり、かつ、前記第二導電型ウェ
ル領域から前記高濃度第一導電型ドレイン領域の方向に
向かって一様に上昇するようにしたことを特徴とするも
のである。
導体基板上に絶縁層を介して形成された半導体層とから
成るＳＯＩ基板の該半導体層に第一導電型不純物をイオ
ン注入することにより第一導電型半導体層が形成され、
該第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に第二導電型ウェル領域が形成され、
該第二導電型ウェル領域に囲まれ、前記第一導電型半導
体層の表面に露出するように前記第一導電型半導体層内
に高濃度第一導電型ドレイン領域が形成され、前記第二
導電型ウェル領域に内包され、前記第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に高
濃度第一導電型ソース領域が形成され、前記高濃度第一
導電型ドレイン領域と前記高濃度第一導電型ソース領域
との間に介在する前記第二導電型ウェル領域上に絶縁膜
を介して絶縁ゲートが形成され、前記高濃度第一導電型
ドレイン領域と電気的に接続され、前記高濃度第一導電
型ソース領域を跨いで引き出されるようにドレイン電極
が形成され、前記高濃度第一導電型ソース領域と電気的
に接続されるようにソース電極が形成され、前記絶縁ゲ
ートと電気的に接続されるようにゲート電極が形成され
て成る半導体装置の製造方法において、前記ドレイン電
極の下部及びその近傍の前記半導体層上に、前記第二導
電型ウェル領域から前記高濃度第一導電型ドレイン領域
の方向の向かって開口部の面積が大きくなるように形成
されたフォトマスクを用いてイオン注入することによ
り、前記ドレイン電極の下部及びその近傍の前記半導体
層内における前記第二導電型ウェル領域と前記高濃度第
一導電型ドレイン領域との間の第一導電型不純物濃度
が、前記半導体層の他の箇所の第一導電型不純物濃度よ
りも相対的に低濃度であり、かつ、前記第二導電型ウェ
ル領域から前記高濃度第一導電型ドレイン領域の方向に
向かって一様に上昇するようにしたことを特徴とするも
のである。
【００２４】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、前記半導体層に第一導電
型不純物をイオン注入する際に、同時に前記フォトマス
クを用いて前記ドレイン電極の下部及びその近傍に第一
導電型不純物をイオン注入するようにしたことを特徴と
するものである。
導体装置の製造方法において、前記半導体層に第一導電
型不純物をイオン注入する際に、同時に前記フォトマス
クを用いて前記ドレイン電極の下部及びその近傍に第一
導電型不純物をイオン注入するようにしたことを特徴と
するものである。
【００２５】請求項４記載の発明は、半導体基板と該半
導体基板上に絶縁層を介して形成された第一導電型半導
体層とから成るＳＯＩ基板の該第一導電型半導体層の表
面に露出するように前記第一導電型半導体層内に第二導
電型ウェル領域が形成され、該第二導電型ウェル領域に
囲まれ、前記第一導電型半導体層の表面に露出するよう
に前記第一導電型半導体層内に高濃度第一導電型ドレイ
ン領域が形成され、前記第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に高濃度第一導電型ソース領域
が形成され、前記高濃度第一導電型ドレイン領域と前記
高濃度第一導電型ソース領域との間に介在する前記第二
導電型ウェル領域上に絶縁膜を介して絶縁ゲートが形成
され、前記高濃度第一導電型ドレイン領域と電気的に接
続され、前記高濃度第一導電型ソース領域を跨いで引き
出されるようにドレイン電極が形成され、前記高濃度第
一導電型ソース領域と電気的に接続されるようにソース
電極が形成され、前記絶縁ゲートと電気的に接続される
ようにゲート電極が形成されて成る半導体装置の製造方
法において、前記ドレイン電極の下部及びその近傍の前
記第一導電型半導体層上に、前記第二導電型ウェル領域
から前記高濃度第一導電型ドレイン領域の方向の向かっ
て開口部の面積が小さくなるように形成されたフォトマ
スクを用いて第二導電型不純物をイオン注入することに
より、前記ドレイン電極の下部及びその近傍の前記第一
導電型半導体層内における前記第二導電型ウェル領域と
前記高濃度第一導電型ドレイン領域との間の第一導電型
不純物濃度が、前記第一導電型半導体層の他の箇所の第
一導電型不純物濃度よりも相対的に低濃度であり、か
つ、前記第二導電型ウェル領域から前記高濃度第一導電
型ドレイン領域の方向に向かって一様に上昇するように
したことを特徴とするものである。
導体基板上に絶縁層を介して形成された第一導電型半導
体層とから成るＳＯＩ基板の該第一導電型半導体層の表
面に露出するように前記第一導電型半導体層内に第二導
電型ウェル領域が形成され、該第二導電型ウェル領域に
囲まれ、前記第一導電型半導体層の表面に露出するよう
に前記第一導電型半導体層内に高濃度第一導電型ドレイ
ン領域が形成され、前記第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に高濃度第一導電型ソース領域
が形成され、前記高濃度第一導電型ドレイン領域と前記
高濃度第一導電型ソース領域との間に介在する前記第二
導電型ウェル領域上に絶縁膜を介して絶縁ゲートが形成
され、前記高濃度第一導電型ドレイン領域と電気的に接
続され、前記高濃度第一導電型ソース領域を跨いで引き
出されるようにドレイン電極が形成され、前記高濃度第
一導電型ソース領域と電気的に接続されるようにソース
電極が形成され、前記絶縁ゲートと電気的に接続される
ようにゲート電極が形成されて成る半導体装置の製造方
法において、前記ドレイン電極の下部及びその近傍の前
記第一導電型半導体層上に、前記第二導電型ウェル領域
から前記高濃度第一導電型ドレイン領域の方向の向かっ
て開口部の面積が小さくなるように形成されたフォトマ
スクを用いて第二導電型不純物をイオン注入することに
より、前記ドレイン電極の下部及びその近傍の前記第一
導電型半導体層内における前記第二導電型ウェル領域と
前記高濃度第一導電型ドレイン領域との間の第一導電型
不純物濃度が、前記第一導電型半導体層の他の箇所の第
一導電型不純物濃度よりも相対的に低濃度であり、か
つ、前記第二導電型ウェル領域から前記高濃度第一導電
型ドレイン領域の方向に向かって一様に上昇するように
したことを特徴とするものである。
【００２６】請求項５記載の発明は、請求項４記載の半
導体装置の製造方法において、前記第二導電型ウェル領
域を形成する際に、同時に前記フォトマスクを用いて第
二導電型不純物をイオン注入するようにしたことを特徴
とするものである。
導体装置の製造方法において、前記第二導電型ウェル領
域を形成する際に、同時に前記フォトマスクを用いて第
二導電型不純物をイオン注入するようにしたことを特徴
とするものである。
【００２７】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。なお、本実施形態においては、
説明の便宜上、第一導電型をｎ型，第二導電型をｐ型と
して説明するが、ｎ型とｐ型が逆の場合にも適用され
る。
図面に基づき説明する。なお、本実施形態においては、
説明の便宜上、第一導電型をｎ型，第二導電型をｐ型と
して説明するが、ｎ型とｐ型が逆の場合にも適用され
る。
【００２８】＝実施形態１＝
図１は、本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図であり、図２は、本実施形態に係るＬＤＭＯＳＦＥＴ
のドリフト領域の電位分布を示す略断面図であり、
（ａ）はドレイン電極９下部のドリフト領域の電位分布
を示す略断面図であり、（ｂ）は上部にドレイン電極９
が形成されていない箇所のドリフト領域の電位分布を示
す略断面図である。なお、本実施形態に係る半導体装置
の基本構造は、従来例として図６に示す半導体装置と同
様であるので、同一箇所には同一符号を付して、ここで
は説明を省略する。
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図であり、図２は、本実施形態に係るＬＤＭＯＳＦＥＴ
のドリフト領域の電位分布を示す略断面図であり、
（ａ）はドレイン電極９下部のドリフト領域の電位分布
を示す略断面図であり、（ｂ）は上部にドレイン電極９
が形成されていない箇所のドリフト領域の電位分布を示
す略断面図である。なお、本実施形態に係る半導体装置
の基本構造は、従来例として図６に示す半導体装置と同
様であるので、同一箇所には同一符号を付して、ここで
は説明を省略する。
【００２９】本実施形態に係る半導体装置は、従来例と
して図６に示す半導体装置において、ドレイン電極９の
下部及びその近傍のドリフト領域のｎ型不純物濃度を、
他の箇所のドリフト領域のｎ型不純物濃度よりも相対的
に低濃度とし、かつ、ｐ型ウェル領域５からｎ＋型ドレ
イン領域４の方向に向かってｎ型不純物濃度が一様に上
昇するようにした構造である。
して図６に示す半導体装置において、ドレイン電極９の
下部及びその近傍のドリフト領域のｎ型不純物濃度を、
他の箇所のドリフト領域のｎ型不純物濃度よりも相対的
に低濃度とし、かつ、ｐ型ウェル領域５からｎ＋型ドレ
イン領域４の方向に向かってｎ型不純物濃度が一様に上
昇するようにした構造である。
【００３０】以下、本実施形態に係るＬＤＭＯＳＦＥＴ
の製造工程について、図面に基づき説明する。図３は、
本実施形態に係るＬＤＭＯＳＦＥＴのドレイン電極９の
下部及びその近傍のドリフト領域の不純物濃度を、ｐ型
ウェル領域５からｎ＋型ドレイン領域４の方向に向かっ
て一様に上昇するように形成する製造工程を示す略断面
図である。先ず、半導体基板１上に絶縁層２を介して半
導体層１０が形成されて成るＳＯＩ基板の半導体層１０
上に、フォトレジスト１１を塗布し、露光，現像を行う
ことによりフォトレジスト１１を所定形状にパターニン
グする。ここで、本実施形態においては、ドレイン電極
９の下部及びその近傍でのフォトレジスト１１に、ｐ型
ウェル領域５形成箇所からｎ＋型ドレイン領域４形成箇
所の方向に向かって、開口面積が大きくなるように複数
の開口部１１ａが形成され、ドレイン電極９の下部及び
その近傍以外のフォトレジスト１１は除去されている。
の製造工程について、図面に基づき説明する。図３は、
本実施形態に係るＬＤＭＯＳＦＥＴのドレイン電極９の
下部及びその近傍のドリフト領域の不純物濃度を、ｐ型
ウェル領域５からｎ＋型ドレイン領域４の方向に向かっ
て一様に上昇するように形成する製造工程を示す略断面
図である。先ず、半導体基板１上に絶縁層２を介して半
導体層１０が形成されて成るＳＯＩ基板の半導体層１０
上に、フォトレジスト１１を塗布し、露光，現像を行う
ことによりフォトレジスト１１を所定形状にパターニン
グする。ここで、本実施形態においては、ドレイン電極
９の下部及びその近傍でのフォトレジスト１１に、ｐ型
ウェル領域５形成箇所からｎ＋型ドレイン領域４形成箇
所の方向に向かって、開口面積が大きくなるように複数
の開口部１１ａが形成され、ドレイン電極９の下部及び
その近傍以外のフォトレジスト１１は除去されている。
【００３１】続いて、開口部１１ａが形成されたフォト
レジスト１１をマスクとしてＲＥＳＵＲＦ条件を満たす
ようにリン（Ｐ）等のｎ型不純物をイオン注入し（図３
（ａ））、プラズマアッシング等によりフォトレジスト
１１を除去した後、ドライブ工程によりｎ型不純物領域
１２を形成する。このドライブ工程により、ドレイン電
極９の下部及びその近傍以外の半導体層１０のｎ型不純
物濃度は、ＲＥＳＵＲＦ条件を満たし、ドレイン電極９
の下部及びその近傍では、ｐ型ウェル領域５形成箇所か
らｎ＋型ドレイン領域４形成箇所の方向に向かってｎ型
不純物濃度が上昇するとともに、他の箇所よりも相対的
に低濃度となる。
レジスト１１をマスクとしてＲＥＳＵＲＦ条件を満たす
ようにリン（Ｐ）等のｎ型不純物をイオン注入し（図３
（ａ））、プラズマアッシング等によりフォトレジスト
１１を除去した後、ドライブ工程によりｎ型不純物領域
１２を形成する。このドライブ工程により、ドレイン電
極９の下部及びその近傍以外の半導体層１０のｎ型不純
物濃度は、ＲＥＳＵＲＦ条件を満たし、ドレイン電極９
の下部及びその近傍では、ｐ型ウェル領域５形成箇所か
らｎ＋型ドレイン領域４形成箇所の方向に向かってｎ型
不純物濃度が上昇するとともに、他の箇所よりも相対的
に低濃度となる。
【００３２】次に、半導体層１０上にフォトレジスト１
３を塗布し、露光，現像を行うことにより所定形状にパ
ターニングする。このとき、ｐ型ウェル領域５形成箇所
上のフォトレジスト１３は除去されて、開口部１３ａが
形成されている。そして、開口部１３ａが形成されたフ
ォトレジスト１３をマスクとして、ボロン（Ｂ）等のｐ
型不純物をイオン注入し（図３（ｂ））、プラズマアッ
シング等によりフォトレジスト１１を除去した後、ドラ
イブ行程によりｎ型半導体層３の表面から絶縁層２に到
達するｐ型ウェル領域５を形成する。
３を塗布し、露光，現像を行うことにより所定形状にパ
ターニングする。このとき、ｐ型ウェル領域５形成箇所
上のフォトレジスト１３は除去されて、開口部１３ａが
形成されている。そして、開口部１３ａが形成されたフ
ォトレジスト１３をマスクとして、ボロン（Ｂ）等のｐ
型不純物をイオン注入し（図３（ｂ））、プラズマアッ
シング等によりフォトレジスト１１を除去した後、ドラ
イブ行程によりｎ型半導体層３の表面から絶縁層２に到
達するｐ型ウェル領域５を形成する。
【００３３】なお、本実施形態においては、ｐ型ウェル
領域５をｎ型半導体層３の表面から絶縁層２に到達する
ように形成したが、これに限定される必要はなく、ｎ型
半導体層２の表面に露出するようにｎ型半導体層２内に
形成されていればよい。
領域５をｎ型半導体層３の表面から絶縁層２に到達する
ように形成したが、これに限定される必要はなく、ｎ型
半導体層２の表面に露出するようにｎ型半導体層２内に
形成されていればよい。
【００３４】次に、ｎ型半導体層３上にＣＶＤ法等によ
り絶縁膜７を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いてｐ型ウェル領域５上の絶縁膜７を除
去し、熱酸化等により薄い絶縁膜７（ゲート酸化膜）を
形成し、絶縁膜７上に減圧ＣＶＤ法等によりポリシリコ
ン等から成る絶縁ゲート８を形成し、フォトリソグラフ
ィ技術及びエッチング技術により所定形状にパターニン
グする。このとき、絶縁ゲート８は、ｎ＋型ドレイン領
域４形成箇所とｎ＋型ソース領域６形成箇所との間に介
在するｐ型ウェル領域５上に、薄い絶縁膜７を介して形
成される。
り絶縁膜７を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いてｐ型ウェル領域５上の絶縁膜７を除
去し、熱酸化等により薄い絶縁膜７（ゲート酸化膜）を
形成し、絶縁膜７上に減圧ＣＶＤ法等によりポリシリコ
ン等から成る絶縁ゲート８を形成し、フォトリソグラフ
ィ技術及びエッチング技術により所定形状にパターニン
グする。このとき、絶縁ゲート８は、ｎ＋型ドレイン領
域４形成箇所とｎ＋型ソース領域６形成箇所との間に介
在するｐ型ウェル領域５上に、薄い絶縁膜７を介して形
成される。
【００３５】そして、ｎ＋型ドレイン領域４及びｎ＋型
ソース領域６形成箇所上の絶縁膜７をエッチングにより
除去することにより開口部７ａを形成し、開口部７ａが
形成された絶縁膜７をマスクとしてリン（Ｐ）等のｎ型
不純物のイオン注入を行い（図３（ｃ））、ドライブ行
程によりｎ＋型ドレイン領域４及びｎ＋型ソース領域６
を形成する。
ソース領域６形成箇所上の絶縁膜７をエッチングにより
除去することにより開口部７ａを形成し、開口部７ａが
形成された絶縁膜７をマスクとしてリン（Ｐ）等のｎ型
不純物のイオン注入を行い（図３（ｃ））、ドライブ行
程によりｎ＋型ドレイン領域４及びｎ＋型ソース領域６
を形成する。
【００３６】次に、ＳＯＩ基板におけるイオン注入を行
った面側に、ＣＶＤ法を用いて絶縁膜７を形成する。こ
のとき、開口部７ａ，絶縁膜７及び絶縁ゲート８上に絶
縁膜７が形成される。
った面側に、ＣＶＤ法を用いて絶縁膜７を形成する。こ
のとき、開口部７ａ，絶縁膜７及び絶縁ゲート８上に絶
縁膜７が形成される。
【００３７】次に、絶縁ゲート８，ｎ＋型ドレイン領域
４及びｎ＋型ソース領域６上の任意の箇所の絶縁膜７を
エッチングすることにより開口部７ｂを形成し（図３
（ｄ））、開口部７ｂを埋め込み、かつ、絶縁ゲート
８，ｎ＋型ドレイン領域４及びｎ＋型ソース領域６と電
気的に接続されるようにアルミニウム（Ａｌ）等から成
るゲート電極（図示せず），ドレイン電極９及びソース
電極（図示せず）を形成する（図３（ｅ））。
４及びｎ＋型ソース領域６上の任意の箇所の絶縁膜７を
エッチングすることにより開口部７ｂを形成し（図３
（ｄ））、開口部７ｂを埋め込み、かつ、絶縁ゲート
８，ｎ＋型ドレイン領域４及びｎ＋型ソース領域６と電
気的に接続されるようにアルミニウム（Ａｌ）等から成
るゲート電極（図示せず），ドレイン電極９及びソース
電極（図示せず）を形成する（図３（ｅ））。
【００３８】なお、ゲート電極，ドレイン電極９及びソ
ース電極の形成方法の一例としては、アルミニウム（Ａ
ｌ）をターゲットとしてスパッタリングを行うことによ
りアルミニウム層を形成し、フォトリソグラフィ技術及
びエッチング技術を用いて所定形状にパターニングする
ことにより形成できる。
ース電極の形成方法の一例としては、アルミニウム（Ａ
ｌ）をターゲットとしてスパッタリングを行うことによ
りアルミニウム層を形成し、フォトリソグラフィ技術及
びエッチング技術を用いて所定形状にパターニングする
ことにより形成できる。
【００３９】従って、本実施形態においては、ドレイン
電極９の下部及びその近傍のドリフト領域の不純物濃度
を、他の箇所のドリフト領域の不純物濃度よりも低濃度
にするとともに、ｐ型ウェル領域５からｎ＋型ドレイン
領域４の方向に向かって不純物濃度が上昇するように形
成したので、ｎ＋型ドレイン領域４とｐ型ウェル領域５
との間のドリフト領域内のポテンシャルは、よりｎ＋型
ドレイン領域４側に移動する傾向を持ち、電界集中を緩
和することができ、耐圧の低下を防止することができ
る。
電極９の下部及びその近傍のドリフト領域の不純物濃度
を、他の箇所のドリフト領域の不純物濃度よりも低濃度
にするとともに、ｐ型ウェル領域５からｎ＋型ドレイン
領域４の方向に向かって不純物濃度が上昇するように形
成したので、ｎ＋型ドレイン領域４とｐ型ウェル領域５
との間のドリフト領域内のポテンシャルは、よりｎ＋型
ドレイン領域４側に移動する傾向を持ち、電界集中を緩
和することができ、耐圧の低下を防止することができ
る。
【００４０】また、ｎ型半導体層３のＲＥＳＵＲＦ条件
を満足する際に、同時にドレイン電極９の下部及びその
近傍の不純物濃度に濃度勾配を持たせるようにしている
ので、特別なイオン注入を付加することなく耐圧の低下
を防止することができる。
を満足する際に、同時にドレイン電極９の下部及びその
近傍の不純物濃度に濃度勾配を持たせるようにしている
ので、特別なイオン注入を付加することなく耐圧の低下
を防止することができる。
【００４１】＝実施形態２＝
図４は、本発明の他の実施形態に係るＬＤＭＯＳＦＥＴ
のドレイン電極９の下部及びその近傍のドリフト領域の
不純物濃度を、ｐ型ウェル領域５からｎ＋型ドレイン領
域４の方向に向かって一様に上昇するように形成する製
造工程を示す略断面図であり、図５は、本実施形態に係
るＬＤＭＯＳＦＥＴのｐ型ウェル領域５とｎ＋型ドレイ
ン領域４との間のｎ型不純物濃度分布を示す模式図であ
る。先ず、半導体基板１上に絶縁層２を介して半導体層
１０が形成されて成るＳＯＩ基板の半導体層１０の表面
全面に、リン（Ｐ）等のｎ型不純物をＲＥＳＵＲＦ条件
を満足するようにイオン注入してｎ型半導体層３を形成
し（図４（ａ））、ｎ型半導体層３上にフォトレジスト
１４を塗布し、露光，現像を行うことによりフォトレジ
スト１４を所定形状にパターニングする。ここで、本実
施形態においては、ドレイン電極９の下部及びその近傍
でのフォトレジスト１４に、ｐ型ウェル領域５形成箇所
からｎ＋型ドレイン領域４形成箇所の方向に向かって、
開口面積が小さくなるように複数の開口部１４ａが形成
されている。
のドレイン電極９の下部及びその近傍のドリフト領域の
不純物濃度を、ｐ型ウェル領域５からｎ＋型ドレイン領
域４の方向に向かって一様に上昇するように形成する製
造工程を示す略断面図であり、図５は、本実施形態に係
るＬＤＭＯＳＦＥＴのｐ型ウェル領域５とｎ＋型ドレイ
ン領域４との間のｎ型不純物濃度分布を示す模式図であ
る。先ず、半導体基板１上に絶縁層２を介して半導体層
１０が形成されて成るＳＯＩ基板の半導体層１０の表面
全面に、リン（Ｐ）等のｎ型不純物をＲＥＳＵＲＦ条件
を満足するようにイオン注入してｎ型半導体層３を形成
し（図４（ａ））、ｎ型半導体層３上にフォトレジスト
１４を塗布し、露光，現像を行うことによりフォトレジ
スト１４を所定形状にパターニングする。ここで、本実
施形態においては、ドレイン電極９の下部及びその近傍
でのフォトレジスト１４に、ｐ型ウェル領域５形成箇所
からｎ＋型ドレイン領域４形成箇所の方向に向かって、
開口面積が小さくなるように複数の開口部１４ａが形成
されている。
【００４２】続いて、開口部１４ａが形成されたフォト
レジスト１４をマスクとしてボロン（Ｂ）等のｐ型不純
物をイオン注入し（図４（ｂ））、プラズマアッシング
等によりフォトレジスト１４を除去した後、ドライブ工
程によりｐ型ウェル領域５及びｐ型不純物領域１５を形
成する。このドライブ工程により、ドレイン電極９の下
部及びその近傍以外のｎ型半導体層３のｎ型不純物濃度
は、ＲＥＳＵＲＦ条件を満たし、ドレイン電極９の下部
及びその近傍では、ｐ型ウェル領域５形成箇所からｎ＋
型ドレイン領域４形成箇所の方向に向かってｎ型不純物
濃度が上昇するとともに、他の箇所よりも相対的に低濃
度となる。
レジスト１４をマスクとしてボロン（Ｂ）等のｐ型不純
物をイオン注入し（図４（ｂ））、プラズマアッシング
等によりフォトレジスト１４を除去した後、ドライブ工
程によりｐ型ウェル領域５及びｐ型不純物領域１５を形
成する。このドライブ工程により、ドレイン電極９の下
部及びその近傍以外のｎ型半導体層３のｎ型不純物濃度
は、ＲＥＳＵＲＦ条件を満たし、ドレイン電極９の下部
及びその近傍では、ｐ型ウェル領域５形成箇所からｎ＋
型ドレイン領域４形成箇所の方向に向かってｎ型不純物
濃度が上昇するとともに、他の箇所よりも相対的に低濃
度となる。
【００４３】次に、ｎ型半導体層３上にＣＶＤ法等によ
り絶縁膜７を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いてｐ型ウェル領域５上の絶縁膜７を除
去し、熱酸化等により薄い絶縁膜７（ゲート酸化膜）を
形成し、絶縁膜７上に減圧ＣＶＤ法等によりポリシリコ
ン等から成る絶縁ゲート８を形成し、フォトリソグラフ
ィ技術及びエッチング技術により所定形状にパターニン
グする。このとき、絶縁ゲート８は、ｎ＋型ドレイン領
域４形成箇所とｎ＋型ソース領域６形成箇所との間に介
在するｐ型ウェル領域５上に、薄い絶縁膜７を介して形
成される。
り絶縁膜７を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いてｐ型ウェル領域５上の絶縁膜７を除
去し、熱酸化等により薄い絶縁膜７（ゲート酸化膜）を
形成し、絶縁膜７上に減圧ＣＶＤ法等によりポリシリコ
ン等から成る絶縁ゲート８を形成し、フォトリソグラフ
ィ技術及びエッチング技術により所定形状にパターニン
グする。このとき、絶縁ゲート８は、ｎ＋型ドレイン領
域４形成箇所とｎ＋型ソース領域６形成箇所との間に介
在するｐ型ウェル領域５上に、薄い絶縁膜７を介して形
成される。
【００４４】そして、ｎ＋型ドレイン領域４及びｎ＋型
ソース領域６形成箇所上の絶縁膜７をエッチングにより
除去することにより開口部７ａを形成し、開口部７ａが
形成された絶縁膜７をマスクとしてリン（Ｐ）等のｎ型
不純物のイオン注入を行い（図４（ｃ））、ドライブ行
程によりｎ＋型ドレイン領域４及びｎ＋型ソース領域６
を形成する。
ソース領域６形成箇所上の絶縁膜７をエッチングにより
除去することにより開口部７ａを形成し、開口部７ａが
形成された絶縁膜７をマスクとしてリン（Ｐ）等のｎ型
不純物のイオン注入を行い（図４（ｃ））、ドライブ行
程によりｎ＋型ドレイン領域４及びｎ＋型ソース領域６
を形成する。
【００４５】次に、ＳＯＩ基板におけるイオン注入を行
った面側に、ＣＶＤ法を用いて絶縁膜７を形成する。こ
のとき、開口部７ａ，絶縁膜７及び絶縁ゲート８上に絶
縁膜７が形成される。
った面側に、ＣＶＤ法を用いて絶縁膜７を形成する。こ
のとき、開口部７ａ，絶縁膜７及び絶縁ゲート８上に絶
縁膜７が形成される。
【００４６】次に、絶縁ゲート８，ｎ＋型ドレイン領域
４及びｎ＋型ソース領域６上の任意の箇所の絶縁膜７を
エッチングすることにより開口部７ｂを形成し（図４
（ｄ））、開口部７ｂを埋め込み、かつ、絶縁ゲート
８，ｎ＋型ドレイン領域４及びｎ＋型ソース領域６と電
気的に接続されるようにアルミニウム（Ａｌ）等から成
るゲート電極（図示せず），ドレイン電極９及びソース
電極（図示せず）を形成する（図４（ｅ））。
４及びｎ＋型ソース領域６上の任意の箇所の絶縁膜７を
エッチングすることにより開口部７ｂを形成し（図４
（ｄ））、開口部７ｂを埋め込み、かつ、絶縁ゲート
８，ｎ＋型ドレイン領域４及びｎ＋型ソース領域６と電
気的に接続されるようにアルミニウム（Ａｌ）等から成
るゲート電極（図示せず），ドレイン電極９及びソース
電極（図示せず）を形成する（図４（ｅ））。
【００４７】従って、本実施形態においては、ドレイン
電極９の下部及びその近傍のドリフト領域の不純物濃度
を、他の箇所のドリフト領域の不純物濃度よりも低濃度
にするとともに、ｐ型ウェル領域５からｎ＋型ドレイン
領域４の方向に向かって不純物濃度が上昇するように形
成したので、ｎ＋型ドレイン領域４とｐ型ウェル領域５
との間のドリフト領域内のポテンシャルは、よりｎ＋型
ドレイン領域４側に移動する傾向を持ち、電界集中を緩
和することができ、耐圧の低下を防止することができ
る。
電極９の下部及びその近傍のドリフト領域の不純物濃度
を、他の箇所のドリフト領域の不純物濃度よりも低濃度
にするとともに、ｐ型ウェル領域５からｎ＋型ドレイン
領域４の方向に向かって不純物濃度が上昇するように形
成したので、ｎ＋型ドレイン領域４とｐ型ウェル領域５
との間のドリフト領域内のポテンシャルは、よりｎ＋型
ドレイン領域４側に移動する傾向を持ち、電界集中を緩
和することができ、耐圧の低下を防止することができ
る。
【００４８】また、ｐ型ウェル領域５を形成する際に、
同時にドレイン電極９の下部及びその近傍の不純物濃度
に濃度勾配を持たせるようにしているので、特別なイオ
ン注入を付加することなく耐圧の低下を防止することが
できる。
同時にドレイン電極９の下部及びその近傍の不純物濃度
に濃度勾配を持たせるようにしているので、特別なイオ
ン注入を付加することなく耐圧の低下を防止することが
できる。
【００４９】
【発明の効果】 請求項１記載の発明は、半導体基板と
半導体基板上に絶縁層を介して形成された第一導電型半
導体層とから成るＳＯＩ基板と、第一導電型半導体層の
表面に露出するように第一導電型半導体層内に形成され
た高濃度第一導電型ドレイン領域と、高濃度第一導電型
ドレイン領域と離間して該高濃度第一導電型ドレイン領
域を囲むように第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、第二導電型ウェル領域に内包され、第一
導電型半導体層の表面に露出するように第一導電型半導
体層内に形成された高濃度第一導電型ソース領域と、高
濃度第一導電型ドレイン領域と高濃度第一導電型ソース
領域との間に介在する第二導電型ウェル領域上に絶縁膜
を介して形成された絶縁ゲートと、高濃度第一導電型ド
レイン領域と電気的に接続され、高濃度第一導電型ソー
ス領域を跨いで引き出されるように形成されたドレイン
電極と、高濃度第一導電型ソース領域と電気的に接続さ
れるように形成されたソース電極と、絶縁ゲートと電気
的に接続されるように形成されたゲート電極とを有して
成る半導体装置において、ドレイン電極の下部及びその
近傍の第一導電型半導体層内における第二導電型ウェル
領域と高濃度第一導電型ドレイン領域との間の第一導電
型不純物濃度が、第一導電型半導体層の他の箇所の第一
導電型不純物濃度よりも相対的に低濃度であり、かつ、
第二導電型ウェル領域から高濃度第一導電型ドレイン領
域の方向に向かって一様に上昇して成るので、第一導電
型半導体層内のポテンシャル分布が、ドレイン電極の持
つポテンシャルによって高濃度第一導電型ソース領域の
方向に偏るのを防止することができ、ドレイン領域に接
続されたドレイン電極を、周囲のソース領域よりも外部
に配線する場合において耐圧が低下することのない半導
体装置を提供することができた。
半導体基板上に絶縁層を介して形成された第一導電型半
導体層とから成るＳＯＩ基板と、第一導電型半導体層の
表面に露出するように第一導電型半導体層内に形成され
た高濃度第一導電型ドレイン領域と、高濃度第一導電型
ドレイン領域と離間して該高濃度第一導電型ドレイン領
域を囲むように第一導電型半導体層の表面に露出するよ
うに前記第一導電型半導体層内に形成された第二導電型
ウェル領域と、第二導電型ウェル領域に内包され、第一
導電型半導体層の表面に露出するように第一導電型半導
体層内に形成された高濃度第一導電型ソース領域と、高
濃度第一導電型ドレイン領域と高濃度第一導電型ソース
領域との間に介在する第二導電型ウェル領域上に絶縁膜
を介して形成された絶縁ゲートと、高濃度第一導電型ド
レイン領域と電気的に接続され、高濃度第一導電型ソー
ス領域を跨いで引き出されるように形成されたドレイン
電極と、高濃度第一導電型ソース領域と電気的に接続さ
れるように形成されたソース電極と、絶縁ゲートと電気
的に接続されるように形成されたゲート電極とを有して
成る半導体装置において、ドレイン電極の下部及びその
近傍の第一導電型半導体層内における第二導電型ウェル
領域と高濃度第一導電型ドレイン領域との間の第一導電
型不純物濃度が、第一導電型半導体層の他の箇所の第一
導電型不純物濃度よりも相対的に低濃度であり、かつ、
第二導電型ウェル領域から高濃度第一導電型ドレイン領
域の方向に向かって一様に上昇して成るので、第一導電
型半導体層内のポテンシャル分布が、ドレイン電極の持
つポテンシャルによって高濃度第一導電型ソース領域の
方向に偏るのを防止することができ、ドレイン領域に接
続されたドレイン電極を、周囲のソース領域よりも外部
に配線する場合において耐圧が低下することのない半導
体装置を提供することができた。
【００５０】請求項２記載の発明は、半導体基板と半導
体基板上に絶縁層を介して形成された半導体層とから成
るＳＯＩ基板の半導体層に第一導電型不純物をイオン注
入することにより第一導電型半導体層が形成され、第一
導電型半導体層の表面に露出するように第一導電型半導
体層内に第二導電型ウェル領域が形成され、第二導電型
ウェル領域に囲まれ、第一導電型半導体層の表面に露出
するように第一導電型半導体層内に高濃度第一導電型ド
レイン領域が形成され、第二導電型ウェル領域に内包さ
れ、第一導電型半導体層の表面に露出するように第一導
電型半導体層内に高濃度第一導電型ソース領域が形成さ
れ、高濃度第一導電型ドレイン領域と高濃度第一導電型
ソース領域との間に介在する第二導電型ウェル領域上に
絶縁膜を介して絶縁ゲートが形成され、高濃度第一導電
型ドレイン領域と電気的に接続され、高濃度第一導電型
ソース領域を跨いで引き出されるようにドレイン電極が
形成され、高濃度第一導電型ソース領域と電気的に接続
されるようにソース電極が形成され、絶縁ゲートと電気
的に接続されるようにゲート電極が形成されて成る半導
体装置の製造方法において、ドレイン電極の下部及びそ
の近傍の半導体層上に、第二導電型ウェル領域から高濃
度第一導電型ドレイン領域の方向の向かって開口部の面
積が大きくなるように形成されたフォトマスクを用いて
イオン注入することにより、ドレイン電極の下部及びそ
の近傍の半導体層内における第二導電型ウェル領域と高
濃度第一導電型ドレイン領域との間の第一導電型不純物
濃度が、半導体層の他の箇所の第一導電型不純物濃度よ
りも相対的に低濃度であり、かつ、第二導電型ウェル領
域から高濃度第一導電型ドレイン領域の方向に向かって
一様に上昇するようにしたので、第一導電型半導体層内
のポテンシャル分布が、ドレイン電極の持つポテンシャ
ルによって高濃度第一導電型ソース領域の方向に偏るの
を防止することができ、ドレイン領域に接続されたドレ
イン電極を、周囲のソース領域よりも外部に配線する場
合において耐圧が低下することのない半導体装置の製造
方法を提供することができた。
体基板上に絶縁層を介して形成された半導体層とから成
るＳＯＩ基板の半導体層に第一導電型不純物をイオン注
入することにより第一導電型半導体層が形成され、第一
導電型半導体層の表面に露出するように第一導電型半導
体層内に第二導電型ウェル領域が形成され、第二導電型
ウェル領域に囲まれ、第一導電型半導体層の表面に露出
するように第一導電型半導体層内に高濃度第一導電型ド
レイン領域が形成され、第二導電型ウェル領域に内包さ
れ、第一導電型半導体層の表面に露出するように第一導
電型半導体層内に高濃度第一導電型ソース領域が形成さ
れ、高濃度第一導電型ドレイン領域と高濃度第一導電型
ソース領域との間に介在する第二導電型ウェル領域上に
絶縁膜を介して絶縁ゲートが形成され、高濃度第一導電
型ドレイン領域と電気的に接続され、高濃度第一導電型
ソース領域を跨いで引き出されるようにドレイン電極が
形成され、高濃度第一導電型ソース領域と電気的に接続
されるようにソース電極が形成され、絶縁ゲートと電気
的に接続されるようにゲート電極が形成されて成る半導
体装置の製造方法において、ドレイン電極の下部及びそ
の近傍の半導体層上に、第二導電型ウェル領域から高濃
度第一導電型ドレイン領域の方向の向かって開口部の面
積が大きくなるように形成されたフォトマスクを用いて
イオン注入することにより、ドレイン電極の下部及びそ
の近傍の半導体層内における第二導電型ウェル領域と高
濃度第一導電型ドレイン領域との間の第一導電型不純物
濃度が、半導体層の他の箇所の第一導電型不純物濃度よ
りも相対的に低濃度であり、かつ、第二導電型ウェル領
域から高濃度第一導電型ドレイン領域の方向に向かって
一様に上昇するようにしたので、第一導電型半導体層内
のポテンシャル分布が、ドレイン電極の持つポテンシャ
ルによって高濃度第一導電型ソース領域の方向に偏るの
を防止することができ、ドレイン領域に接続されたドレ
イン電極を、周囲のソース領域よりも外部に配線する場
合において耐圧が低下することのない半導体装置の製造
方法を提供することができた。
【００５１】請求項３記載の発明は、請求項２記載の半
導体装置の製造方法において、半導体層に第一導電型不
純物をイオン注入する際に、同時にフォトマスクを用い
てドレイン電極の下部及びその近傍に第一導電型不純物
をイオン注入するようにしたので、製造工程を増やすこ
となく、第一導電型半導体層内のポテンシャル分布が、
ドレイン電極の持つポテンシャルによって高濃度第一導
電型ソース領域の方向に偏るのを防止することができ、
耐圧の低下を防止することができる。
導体装置の製造方法において、半導体層に第一導電型不
純物をイオン注入する際に、同時にフォトマスクを用い
てドレイン電極の下部及びその近傍に第一導電型不純物
をイオン注入するようにしたので、製造工程を増やすこ
となく、第一導電型半導体層内のポテンシャル分布が、
ドレイン電極の持つポテンシャルによって高濃度第一導
電型ソース領域の方向に偏るのを防止することができ、
耐圧の低下を防止することができる。
【００５２】請求項４記載の発明は、半導体基板と半導
体基板上に絶縁層を介して形成された第一導電型半導体
層とから成るＳＯＩ基板の第一導電型半導体層の表面に
露出するように第一導電型半導体層内に第二導電型ウェ
ル領域が形成され、第二導電型ウェル領域に囲まれ、第
一導電型半導体層の表面に露出するように第一導電型半
導体層内に高濃度第一導電型ドレイン領域が形成され、
第二導電型ウェル領域に内包され、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に高濃度
第一導電型ソース領域が形成され、高濃度第一導電型ド
レイン領域と高濃度第一導電型ソース領域との間に介在
する第二導電型ウェル領域上に絶縁膜を介して絶縁ゲー
トが形成され、高濃度第一導電型ドレイン領域と電気的
に接続され、高濃度第一導電型ソース領域を跨いで引き
出されるようにドレイン電極が形成され、高濃度第一導
電型ソース領域と電気的に接続されるようにソース電極
が形成され、絶縁ゲートと電気的に接続されるようにゲ
ート電極が形成されて成る半導体装置の製造方法におい
て、ドレイン電極の下部及びその近傍の第一導電型半導
体層上に、第二導電型ウェル領域から高濃度第一導電型
ドレイン領域の方向の向かって開口部の面積が小さくな
るように形成されたフォトマスクを用いて第二導電型不
純物をイオン注入することにより、ドレイン電極の下部
及びその近傍の第一導電型半導体層内における第二導電
型ウェル領域と高濃度第一導電型ドレイン領域との間の
第一導電型不純物濃度が、第一導電型半導体層の他の箇
所の第一導電型不純物濃度よりも相対的に低濃度であ
り、かつ、第二導電型ウェル領域から高濃度第一導電型
ドレイン領域の方向に向かって一様に上昇するようにし
たので、第一導電型半導体層内のポテンシャル分布が、
ドレイン電極の持つポテンシャルによって高濃度第一導
電型ソース領域の方向に偏るのを防止することができ、
ドレイン領域に接続されたドレイン電極を、周囲のソー
ス領域よりも外部に配線する場合において耐圧が低下す
ることのない半導体装置の製造方法を提供することがで
きた。
体基板上に絶縁層を介して形成された第一導電型半導体
層とから成るＳＯＩ基板の第一導電型半導体層の表面に
露出するように第一導電型半導体層内に第二導電型ウェ
ル領域が形成され、第二導電型ウェル領域に囲まれ、第
一導電型半導体層の表面に露出するように第一導電型半
導体層内に高濃度第一導電型ドレイン領域が形成され、
第二導電型ウェル領域に内包され、第一導電型半導体層
の表面に露出するように第一導電型半導体層内に高濃度
第一導電型ソース領域が形成され、高濃度第一導電型ド
レイン領域と高濃度第一導電型ソース領域との間に介在
する第二導電型ウェル領域上に絶縁膜を介して絶縁ゲー
トが形成され、高濃度第一導電型ドレイン領域と電気的
に接続され、高濃度第一導電型ソース領域を跨いで引き
出されるようにドレイン電極が形成され、高濃度第一導
電型ソース領域と電気的に接続されるようにソース電極
が形成され、絶縁ゲートと電気的に接続されるようにゲ
ート電極が形成されて成る半導体装置の製造方法におい
て、ドレイン電極の下部及びその近傍の第一導電型半導
体層上に、第二導電型ウェル領域から高濃度第一導電型
ドレイン領域の方向の向かって開口部の面積が小さくな
るように形成されたフォトマスクを用いて第二導電型不
純物をイオン注入することにより、ドレイン電極の下部
及びその近傍の第一導電型半導体層内における第二導電
型ウェル領域と高濃度第一導電型ドレイン領域との間の
第一導電型不純物濃度が、第一導電型半導体層の他の箇
所の第一導電型不純物濃度よりも相対的に低濃度であ
り、かつ、第二導電型ウェル領域から高濃度第一導電型
ドレイン領域の方向に向かって一様に上昇するようにし
たので、第一導電型半導体層内のポテンシャル分布が、
ドレイン電極の持つポテンシャルによって高濃度第一導
電型ソース領域の方向に偏るのを防止することができ、
ドレイン領域に接続されたドレイン電極を、周囲のソー
ス領域よりも外部に配線する場合において耐圧が低下す
ることのない半導体装置の製造方法を提供することがで
きた。
【００５３】請求項５記載の発明は、請求項４記載の半
導体装置の製造方法において、第二導電型ウェル領域を
形成する際に、同時にフォトマスクを用いて第二導電型
不純物をイオン注入するようにしたので、製造工程を増
やすことなく、第一導電型半導体層内のポテンシャル分
布が、ドレイン電極の持つポテンシャルによって高濃度
第一導電型ソース領域の方向に偏るのを防止することが
でき、耐圧の低下を防止することができる。
導体装置の製造方法において、第二導電型ウェル領域を
形成する際に、同時にフォトマスクを用いて第二導電型
不純物をイオン注入するようにしたので、製造工程を増
やすことなく、第一導電型半導体層内のポテンシャル分
布が、ドレイン電極の持つポテンシャルによって高濃度
第一導電型ソース領域の方向に偏るのを防止することが
でき、耐圧の低下を防止することができる。
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図である。
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図である。
【図２】本実施形態に係るＬＤＭＯＳＦＥＴのドリフト
領域の電位分布を示す略断面図であり、（ａ）はドレイ
ン電極下部のドリフト領域の電位分布を示す略断面図で
あり、（ｂ）は上部にドレイン電極が形成されていない
箇所のドリフト領域の電位分布を示す略断面図である。
領域の電位分布を示す略断面図であり、（ａ）はドレイ
ン電極下部のドリフト領域の電位分布を示す略断面図で
あり、（ｂ）は上部にドレイン電極が形成されていない
箇所のドリフト領域の電位分布を示す略断面図である。
【図３】本実施形態に係るＬＤＭＯＳＦＥＴのドレイン
電極の下部及びその近傍のドリフト領域の不純物濃度
を、ｐ型ウェル領域からｎ＋型ドレイン領域の方向に向
かって一様に上昇するように形成する製造工程を示す略
断面図である。
電極の下部及びその近傍のドリフト領域の不純物濃度
を、ｐ型ウェル領域からｎ＋型ドレイン領域の方向に向
かって一様に上昇するように形成する製造工程を示す略
断面図である。
【図４】本発明の他の実施形態にかかるＬＤＭＯＳＦＥ
Ｔのドレイン電極の下部及びその近傍のドリフト領域の
不純物濃度を、ｐ型ウェル領域からｎ＋型ドレイン領域
の方向に向かって一様に上昇するように形成する製造工
程を示す略断面図である。
Ｔのドレイン電極の下部及びその近傍のドリフト領域の
不純物濃度を、ｐ型ウェル領域からｎ＋型ドレイン領域
の方向に向かって一様に上昇するように形成する製造工
程を示す略断面図である。
【図５】本実施形態に係るＬＤＭＯＳＦＥＴのドリフト
領域の電位分布及びｎ型不純物濃度分布を示す模式図で
ある。
領域の電位分布及びｎ型不純物濃度分布を示す模式図で
ある。
【図６】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）はＬＤＭＯＳＦＥＴを示す略平面図であ
り、（ｂ）は（ａ）のＸ−Ｘ’における略断面図であ
り、（ｃ）は（ａ）のＹ−Ｙ’における略断面図であ
る。
あり、（ａ）はＬＤＭＯＳＦＥＴを示す略平面図であ
り、（ｂ）は（ａ）のＸ−Ｘ’における略断面図であ
り、（ｃ）は（ａ）のＹ−Ｙ’における略断面図であ
る。
【図７】従来例に係るＬＤＭＯＳＦＥＴのドリフト領域
の電位分布を示す略断面図であり、（ａ）はドレイン電
極下部のドリフト領域の電位分布を示す略断面図であ
り、（ｂ）は上部にドレイン電極が形成されていない箇
所のドリフト領域の電位分布を示す略断面図である。
の電位分布を示す略断面図であり、（ａ）はドレイン電
極下部のドリフト領域の電位分布を示す略断面図であ
り、（ｂ）は上部にドレイン電極が形成されていない箇
所のドリフト領域の電位分布を示す略断面図である。
【図８】従来例に係るracetrack形状のＬＤＭＯＳＦＥ
Ｔを複数個配列した状態を示す略平面図である。
Ｔを複数個配列した状態を示す略平面図である。
【図９】従来例に係るracetrack-interdigited形状のＬ
ＤＭＯＳＦＥＴをを示す略平面図である。
ＤＭＯＳＦＥＴをを示す略平面図である。
１ 半導体基板
２ 絶縁層
３ ｎ型半導体層
４ ｎ＋型ドレイン領域
５ ｐ型ウェル領域
６ ｎ＋型ソース領域
７ 絶縁膜
７ａ，７ｂ 開口部
８ 絶縁ゲート
９ ドレイン電極
１０ 半導体層
１１ フォトレジスト
１１ａ 開口部
１２ ｎ型不純物領域
１３ フォトレジスト
１３ａ 開口部
１４ フォトレジスト
１４ａ 開口部
１５ ｐ型不純物領域
１６ 不要な領域
フロントページの続き
(72)発明者 白井 良史
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 岸田 貴司
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 高野 仁路
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 吉田 岳司
大阪府門真市大字門真1048番地松下電工
株式会社内
(56)参考文献 特開 平７−211917（ＪＰ，Ａ)
特開 平４−309234（ＪＰ，Ａ)
特開 平５−190693（ＪＰ，Ａ)
特開 平７−235597（ＪＰ，Ａ)
特開 平２−248078（ＪＰ，Ａ)
特開 昭61−84830（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
H01L 21/265
H01L 27/12
Claims (5)
- 【請求項１】 半導体基板と該半導体基板上に絶縁層を
介して形成された第一導電型半導体層とから成るＳＯＩ
基板と、前記第一導電型半導体層の表面に露出するよう
に前記第一導電型半導体層内に形成された高濃度第一導
電型ドレイン領域と、該高濃度第一導電型ドレイン領域
と離間して該高濃度第一導電型ドレイン領域を囲むよう
に前記第一導電型半導体層の表面に露出するように前記
第一導電型半導体層内に形成された第二導電型ウェル領
域と、該第二導電型ウェル領域に内包され、前記第一導
電型半導体層の表面に露出するように前記第一導電型半
導体層内に形成された高濃度第一導電型ソース領域と、
前記高濃度第一導電型ドレイン領域と前記高濃度第一導
電型ソース領域との間に介在する前記第二導電型ウェル
領域上に絶縁膜を介して形成された絶縁ゲートと、前記
高濃度第一導電型ドレイン領域と電気的に接続され、前
記高濃度第一導電型ソース領域を跨いで引き出されるよ
うに形成されたドレイン電極と、前記高濃度第一導電型
ソース領域と電気的に接続されるように形成されたソー
ス電極と、前記絶縁ゲートと電気的に接続されるように
形成されたゲート電極とを有して成る半導体装置におい
て、前記ドレイン電極の下部及びその近傍の前記第一導
電型半導体層内における前記第二導電型ウェル領域と前
記高濃度第一導電型ドレイン領域との間の第一導電型不
純物濃度が、前記第一導電型半導体層の他の箇所の第一
導電型不純物濃度よりも相対的に低濃度であり、かつ、
前記第二導電型ウェル領域から前記高濃度第一導電型ド
レイン領域の方向に向かって一様に上昇して成ることを
特徴とする半導体装置。 - 【請求項２】 半導体基板と該半導体基板上に絶縁層を
介して形成された半導体層とから成るＳＯＩ基板の該半
導体層に第一導電型不純物をイオン注入することにより
第一導電型半導体層が形成され、該第一導電型半導体層
の表面に露出するように前記第一導電型半導体層内に第
二導電型ウェル領域が形成され、該第二導電型ウェル領
域に囲まれ、前記第一導電型半導体層の表面に露出する
ように前記第一導電型半導体層内に高濃度第一導電型ド
レイン領域が形成され、前記第二導電型ウェル領域に内
包され、前記第一導電型半導体層の表面に露出するよう
に前記第一導電型半導体層内に高濃度第一導電型ソース
領域が形成され、前記高濃度第一導電型ドレイン領域と
前記高濃度第一導電型ソース領域との間に介在する前記
第二導電型ウェル領域上に絶縁膜を介して絶縁ゲートが
形成され、前記高濃度第一導電型ドレイン領域と電気的
に接続され、前記高濃度第一導電型ソース領域を跨いで
引き出されるようにドレイン電極が形成され、前記高濃
度第一導電型ソース領域と電気的に接続されるようにソ
ース電極が形成され、前記絶縁ゲートと電気的に接続さ
れるようにゲート電極が形成されて成る半導体装置の製
造方法において、前記ドレイン電極の下部及びその近傍
の前記半導体層上に、前記第二導電型ウェル領域から前
記高濃度第一導電型ドレイン領域の方向の向かって開口
部の面積が大きくなるように形成されたフォトマスクを
用いてイオン注入することにより、前記ドレイン電極の
下部及びその近傍の前記半導体層内における前記第二導
電型ウェル領域と前記高濃度第一導電型ドレイン領域と
の間の第一導電型不純物濃度が、前記半導体層の他の箇
所の第一導電型不純物濃度よりも相対的に低濃度であ
り、かつ、前記第二導電型ウェル領域から前記高濃度第
一導電型ドレイン領域の方向に向かって一様に上昇する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記半導体層に第一導電型不純物をイオ
ン注入する際に、同時に前記フォトマスクを用いて前記
ドレイン電極の下部及びその近傍に第一導電型不純物を
イオン注入するようにしたことを特徴とする請求項２記
載の半導体装置の製造方法。 - 【請求項４】 半導体基板と該半導体基板上に絶縁層を
介して形成された第一導電型半導体層とから成るＳＯＩ
基板の該第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に第二導電型ウェル領域が形成
され、該第二導電型ウェル領域に囲まれ、前記第一導電
型半導体層の表面に露出するように前記第一導電型半導
体層内に高濃度第一導電型ドレイン領域が形成され、前
記第二導電型ウェル領域に内包され、前記第一導電型半
導体層の表面に露出するように前記第一導電型半導体層
内に高濃度第一導電型ソース領域が形成され、前記高濃
度第一導電型ドレイン領域と前記高濃度第一導電型ソー
ス領域との間に介在する前記第二導電型ウェル領域上に
絶縁膜を介して絶縁ゲートが形成され、前記高濃度第一
導電型ドレイン領域と電気的に接続され、前記高濃度第
一導電型ソース領域を跨いで引き出されるようにドレイ
ン電極が形成され、前記高濃度第一導電型ソース領域と
電気的に接続されるようにソース電極が形成され、前記
絶縁ゲートと電気的に接続されるようにゲート電極が形
成されて成る半導体装置の製造方法において、前記ドレ
イン電極の下部及びその近傍の前記第一導電型半導体層
上に、前記第二導電型ウェル領域から前記高濃度第一導
電型ドレイン領域の方向の向かって開口部の面積が小さ
くなるように形成されたフォトマスクを用いて第二導電
型不純物をイオン注入することにより、前記ドレイン電
極の下部及びその近傍の前記第一導電型半導体層内にお
ける前記第二導電型ウェル領域と前記高濃度第一導電型
ドレイン領域との間の第一導電型不純物濃度が、前記第
一導電型半導体層の他の箇所の第一導電型不純物濃度よ
りも相対的に低濃度であり、かつ、前記第二導電型ウェ
ル領域から前記高濃度第一導電型ドレイン領域の方向に
向かって一様に上昇するようにしたことを特徴とする半
導体装置の製造方法。 - 【請求項５】 前記第二導電型ウェル領域を形成する際
に、同時に前記フォトマスクを用いて第二導電型不純物
をイオン注入するようにしたことを特徴とする請求項４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34477796A JP3489362B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34477796A JP3489362B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189983A JPH10189983A (ja) | 1998-07-21 |
| JP3489362B2 true JP3489362B2 (ja) | 2004-01-19 |
Family
ID=18371906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34477796A Expired - Fee Related JP3489362B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489362B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011096967A (ja) * | 2009-11-02 | 2011-05-12 | Fuji Electric Systems Co Ltd | 半導体装置 |
| US8368141B2 (en) | 2009-04-08 | 2013-02-05 | Fuji Electric Co., Ltd. | High breakdown voltage semiconductor device and high voltage integrated circuit |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001352070A (ja) * | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP5479671B2 (ja) | 2007-09-10 | 2014-04-23 | ローム株式会社 | 半導体装置 |
| JP2014192278A (ja) * | 2013-03-27 | 2014-10-06 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP2014192279A (ja) * | 2013-03-27 | 2014-10-06 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JP6061979B2 (ja) * | 2015-04-16 | 2017-01-18 | ローム株式会社 | 半導体装置 |
-
1996
- 1996-12-25 JP JP34477796A patent/JP3489362B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8368141B2 (en) | 2009-04-08 | 2013-02-05 | Fuji Electric Co., Ltd. | High breakdown voltage semiconductor device and high voltage integrated circuit |
| JP2011096967A (ja) * | 2009-11-02 | 2011-05-12 | Fuji Electric Systems Co Ltd | 半導体装置 |
| US8242572B2 (en) | 2009-11-02 | 2012-08-14 | Fuji Electric Co., Ltd. | Semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189983A (ja) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5285874B2 (ja) | 半導体装置の製造方法 | |
| US6673680B2 (en) | Field coupled power MOSFET bus architecture using trench technology | |
| JP3641547B2 (ja) | 横型ｍｏｓ素子を含む半導体装置 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JP4616856B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
| JPH09219512A (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| JP2007123887A (ja) | レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法 | |
| JPH04146674A (ja) | 半導体装置及びその製造方法 | |
| US6548864B2 (en) | High density MOS technology power device | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| JP2001513270A (ja) | 改良されたオン状態特性を有する高電圧薄膜トランジスタ及びその製造方法 | |
| SE513284C3 (sv) | Halvledarkomponent med linjär ström-till-spänningskarakteristik | |
| JP3489362B2 (ja) | 半導体装置及びその製造方法 | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JPH10214969A (ja) | 半導体装置 | |
| JP2723868B2 (ja) | 半導体装置 | |
| JP5876008B2 (ja) | 半導体装置 | |
| JP3646343B2 (ja) | 半導体装置の製造方法 | |
| JPH11340454A (ja) | 半導体装置およびその製造方法 | |
| JPH09153609A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
| US20050199965A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP3513851B2 (ja) | 半導体装置 | |
| JP4345186B2 (ja) | 半導体装置 | |
| KR100405450B1 (ko) | 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 | |
| JPH10270693A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |